JPS5864077A - 電歪素子駆動回路 - Google Patents
電歪素子駆動回路Info
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- JPS5864077A JPS5864077A JP56162787A JP16278781A JPS5864077A JP S5864077 A JPS5864077 A JP S5864077A JP 56162787 A JP56162787 A JP 56162787A JP 16278781 A JP16278781 A JP 16278781A JP S5864077 A JPS5864077 A JP S5864077A
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- Japan
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- electrostrictive element
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- 230000003111 delayed effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 11
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/80—Constructional details
- H10N30/802—Circuitry or processes for operating piezoelectric or electrostrictive devices not otherwise provided for, e.g. drive circuits
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- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電歪効果によシミ歪素子を間欠的に変形するた
めの駆動回路に関する。
めの駆動回路に関する。
近年電歪素子を印字ヘッドなどのアクチェータとして利
用することが考えられている。これは電歪素子が小形、
低消費電力および長寿命になる可能性を有するためであ
るが、その駆動回路については余り考慮されていなかっ
た。
用することが考えられている。これは電歪素子が小形、
低消費電力および長寿命になる可能性を有するためであ
るが、その駆動回路については余り考慮されていなかっ
た。
第１図は従来の駆動回路を示す図であり、電源Ｅに対し
て抵抗１、電歪素子２、トランジスタ３が直列接続され
、との電歪素子２に放電用抵抗４を並列接続している。
て抵抗１、電歪素子２、トランジスタ３が直列接続され
、との電歪素子２に放電用抵抗４を並列接続している。
８
この従来のものは第２図（ａ）に示す駆動ノソルスをト
ランジスタ３のペースに入力することにより動作し、こ
のとき電歪素子２の端子間電圧は第２図（ｂ）に示すよ
うに変化する。′すなわち電歪素子２は電気的にはコン
デンサと等価であシ、このため一旦蓄積された電力を放
電用抵抗４により放電し、次の駆動に備えていた。
ランジスタ３のペースに入力することにより動作し、こ
のとき電歪素子２の端子間電圧は第２図（ｂ）に示すよ
うに変化する。′すなわち電歪素子２は電気的にはコン
デンサと等価であシ、このため一旦蓄積された電力を放
電用抵抗４により放電し、次の駆動に備えていた。
しかしながら、前記従来のものは放電用抵抗４によ多消
費される無駄な電力が電歪素子２に使用される有効電力
の５〜１０倍となり、極めて多い欠点があり、低消費電
力という電歪素子の特長を損っていた。
費される無駄な電力が電歪素子２に使用される有効電力
の５〜１０倍となり、極めて多い欠点があり、低消費電
力という電歪素子の特長を損っていた。
本発明は前記欠点を除去するために、電歪素子にコイル
を接続して共振回路を臀成し、この共振回路に直列接続
した交流制御手段を制御して電歪素子に電圧を印加し、
この後電歪素子に蓄積された電力を電源側へ回生させる
もので、以下図面にしたがい詳細に説明する。
を接続して共振回路を臀成し、この共振回路に直列接続
した交流制御手段を制御して電歪素子に電圧を印加し、
この後電歪素子に蓄積された電力を電源側へ回生させる
もので、以下図面にしたがい詳細に説明する。
第３図は本発明の一実施例を示す回路図であって、５は
コイル、６はトライアック、７は入力端子、８は遅延回
路、９はオアゲート回路であり、コイル５、電歪素子２
およびトライアック６は電源Ｅに対して直列接続されて
いる。また遅延回路８およびオアゲート回路９は入力端
子に入力されてきた駆動・ぐルスから駆動開始パルスと
駆動停止パルスとを生成Ｌトライアック６のダートへ供
給するものである。
コイル、６はトライアック、７は入力端子、８は遅延回
路、９はオアゲート回路であり、コイル５、電歪素子２
およびトライアック６は電源Ｅに対して直列接続されて
いる。また遅延回路８およびオアゲート回路９は入力端
子に入力されてきた駆動・ぐルスから駆動開始パルスと
駆動停止パルスとを生成Ｌトライアック６のダートへ供
給するものである。
前記構成において第４図の波形図を参照して動作を説明
する。まず第４図（ａ）に示’ｆ駆動パルスを入力端子
７に入力すると、この駆動パルスと、遅延回路８に１時
間遅延されたパルスとがオアゲート回路９に入力され、
この結果オアゲート回路９からは第４図（ｂ）に示す２
個のパルスが出力される。
する。まず第４図（ａ）に示’ｆ駆動パルスを入力端子
７に入力すると、この駆動パルスと、遅延回路８に１時
間遅延されたパルスとがオアゲート回路９に入力され、
この結果オアゲート回路９からは第４図（ｂ）に示す２
個のパルスが出力される。
この２個のパルスのうち最初の・ぐルスが駆動開始パル
スであり、τ時間遅れて生成されたパルスが駆動停止パ
ルスである。
スであり、τ時間遅れて生成されたパルスが駆動停止パ
ルスである。
さて、このようにしてオアゲート回路９がら出力された
駆動開始ノ母ルスがトライア、り６のダートに与えられ
ると、このトライアック６がターンオンとなり、コイル
５、電歪素子２およびトライアック６に図示実線の如く
電流Ｉが流れる。今コイル５のインダクタンスをＬとし
、電歪素子２のキャパシタンスをＣとすると、Ｌｃ直列
共振回路を形成するためこの電流■は（１）式にしたが
って変ゝ化する。
駆動開始ノ母ルスがトライア、り６のダートに与えられ
ると、このトライアック６がターンオンとなり、コイル
５、電歪素子２およびトライアック６に図示実線の如く
電流Ｉが流れる。今コイル５のインダクタンスをＬとし
、電歪素子２のキャパシタンスをＣとすると、Ｌｃ直列
共振回路を形成するためこの電流■は（１）式にしたが
って変ゝ化する。
またコイル５の端子間電圧■、および電歪素子２の陰極
−陽極間電圧Ｖ、は（２）式および（３）式にしたがっ
て変化する。
−陽極間電圧Ｖ、は（２）式および（３）式にしたがっ
て変化する。
ところがトライアック６は周知のように電流Ｉが＠Ｏ＃
になるとターンオフとなる。このため前記（１）、（２
）および（３）式は前半周期について成立し、コイル５
および電歪素子２には電力が蓄積されたままとなる。
になるとターンオフとなる。このため前記（１）、（２
）および（３）式は前半周期について成立し、コイル５
および電歪素子２には電力が蓄積されたままとなる。
この後、１時間経過した時点でオアゲート回路９から出
された駆動停止ノ４ルスがトライアック６のダートに与
えられると、このトライアック６が再びターンオンとな
り、前記電流１１コイル５の端子間電圧ｖＬおよび電歪
素子２の陰極−陽極間電圧ｖＦは前記（１）、（２）お
よび（３）式にしたがって変化する。但しコイル５およ
び電歪素子２に蓄積された電力があるため初期条件は最
初のターンオン時と異なシ、このため後半周期を形成す
る。この後半周期の最後において電流Ｉが再び“０″と
なシ、このためトライアック６が再びターンオフとなる
。
された駆動停止ノ４ルスがトライアック６のダートに与
えられると、このトライアック６が再びターンオンとな
り、前記電流１１コイル５の端子間電圧ｖＬおよび電歪
素子２の陰極−陽極間電圧ｖＦは前記（１）、（２）お
よび（３）式にしたがって変化する。但しコイル５およ
び電歪素子２に蓄積された電力があるため初期条件は最
初のターンオン時と異なシ、このため後半周期を形成す
る。この後半周期の最後において電流Ｉが再び“０″と
なシ、このためトライアック６が再びターンオフとなる
。
したがって１個の駆動パルスによシミ流Ｉは第４図（ｃ
）に示すように変化し、コイル５の端子間電圧ｖＬは第
４図（ｄ）に示すように変化し、電歪素子２の陰極−陽
極間電圧Ｖ、は第４図（、）に示すように変化する。な
お第４図（Ｃ）によれば電流Ｉが正となる期間は電源Ｅ
から電歪素子２へ電力が供給され、また負となる期間は
電歪素子２から電源Ｅへ電力が、回生されていることが
わかる。
）に示すように変化し、コイル５の端子間電圧ｖＬは第
４図（ｄ）に示すように変化し、電歪素子２の陰極−陽
極間電圧Ｖ、は第４図（、）に示すように変化する。な
お第４図（Ｃ）によれば電流Ｉが正となる期間は電源Ｅ
から電歪素子２へ電力が供給され、また負となる期間は
電歪素子２から電源Ｅへ電力が、回生されていることが
わかる。
また前記実施−において駆動開始・母ルスと駆動停止ノ
争ルスとの間にτ時間なる時間差を設けたのは、共振周
波数を高くして第４図（、）に示す波形の立上シを急峻
とし、かつ電歪素子２が所望量変位するまでこの電歪素
子２に蓄積された電力を保持するためｒｃあり、これに
より電歪素子２の変形動作が高速となり、かつ十分な変
形量が得られる。
争ルスとの間にτ時間なる時間差を設けたのは、共振周
波数を高くして第４図（、）に示す波形の立上シを急峻
とし、かつ電歪素子２が所望量変位するまでこの電歪素
子２に蓄積された電力を保持するためｒｃあり、これに
より電歪素子２の変形動作が高速となり、かつ十分な変
形量が得られる。
第３図に示す一実施例では幅の狭い１個の駆動・ぐルス
から駆動開始・ぐルスと駆動停止パルスとを生成したが
、幅の広い１個の駆動パルスから駆動開始・ぐルスと駆
動停止パルスとを生成することもできる。
から駆動開始・ぐルスと駆動停止パルスとを生成したが
、幅の広い１個の駆動パルスから駆動開始・ぐルスと駆
動停止パルスとを生成することもできる。
第５図はこれを実現するためのパルス生成回路を示す図
であシ、第１フリツグフロツゾ回路（以下第１ Ｆ、Ｆ
という）１０と第２７リツプフロツプ回路（以下第２
Ｆ、Ｆという）１１とに第６図（ａ）に示すクロックを
供給し、第１ Ｆ、Ｆ １０に第６図（ｂ）に示す駆動
パルスを入力すると、第１ Ｆ、Ｆ １０は第６図（ｃ
）に示すタイミングでセットされ、第２Ｆ、Ｆ １１は
第６図（ｄ）に示すタイミングでセットされる。このた
め第１ Ｆ、Ｆ １０のセット出力が“１″で、第２
Ｆ、Ｆ Ｉ Ｊのリセット出力が“１″のとき第１アン
ドゲート回路１２から第６図（、）に示す駆動開始・９
ルスが出力され、また第１・Ｆ、Ｆ １０のり′セット
出力が“１″で、第２ Ｆ、Ｆ １１のセット出゛力が
１”のとき第２アンドゲート回路１３から第６図（ｆ）
に示す駆動停止Ａ？ルスが出力され、それぞれオアゲー
ト回路１４を通シ第６図優）に示すタイミングにてトラ
イアック６のダートへ出力される。
であシ、第１フリツグフロツゾ回路（以下第１ Ｆ、Ｆ
という）１０と第２７リツプフロツプ回路（以下第２
Ｆ、Ｆという）１１とに第６図（ａ）に示すクロックを
供給し、第１ Ｆ、Ｆ １０に第６図（ｂ）に示す駆動
パルスを入力すると、第１ Ｆ、Ｆ １０は第６図（ｃ
）に示すタイミングでセットされ、第２Ｆ、Ｆ １１は
第６図（ｄ）に示すタイミングでセットされる。このた
め第１ Ｆ、Ｆ １０のセット出力が“１″で、第２
Ｆ、Ｆ Ｉ Ｊのリセット出力が“１″のとき第１アン
ドゲート回路１２から第６図（、）に示す駆動開始・９
ルスが出力され、また第１・Ｆ、Ｆ １０のり′セット
出力が“１″で、第２ Ｆ、Ｆ １１のセット出゛力が
１”のとき第２アンドゲート回路１３から第６図（ｆ）
に示す駆動停止Ａ？ルスが出力され、それぞれオアゲー
ト回路１４を通シ第６図優）に示すタイミングにてトラ
イアック６のダートへ出力される。
また上記実施例では交流制御素子としてトライアックを
用いたが、本発明はこれに限定されるものではなく、例
えば第７図の如き回路により同様の動作を行なわせるこ
とができる。
用いたが、本発明はこれに限定されるものではなく、例
えば第７図の如き回路により同様の動作を行なわせるこ
とができる。
第７図は本発明の他の実施例を示す回路図であり、１５
ａ 〜１５ｄおよび１６ａ〜１６ｄはダイオード、１７
〜２ノはトランジスタ、２２は絶縁トランス、２３は抵
抗である。
ａ 〜１５ｄおよび１６ａ〜１６ｄはダイオード、１７
〜２ノはトランジスタ、２２は絶縁トランス、２３は抵
抗である。
前記構成の実施例において、トランジスタ１７のペース
に幅の狭い第１の・やルスを入力すると、このトランジ
スタ１７がオンとなり、トランジスタ１８がオフとなり
、トランジスタ１９がオンとなり、絶縁トランス２２を
介して与えられる電圧によりトランジスタ２０もオンと
なる。このためコイル６、電歪素子２、ダイオード１５
ｂ、トランジスタ２０、ダイオード１５ｄ１抵抗２３を
通り、電流が流れる。この電流により抵抗２３に生じた
電圧をダイオード１６ａ〜１６ｄが全波整流するため、
トランジスタ２１がオンとなる。これにより前記同様に
してトランジスタ２０のオン状態が保持されるが、前記
電流は第３図の実施例において説明したように正弦波形
を描いて変化するため、抵抗２８に生じた電圧も正弦波
形を描いて変化し、前記電流が０＃になる少し手前でト
ランジスタ２１がオフとなることによりトランジスタ２
０もオフとなる。電歪素子２が十分に変形した後にトラ
ンジスタ１７のペースに再び幅の狭い第２パルスを入力
すると前述のようにしてトランジスタ２０がオンとなる
が、このときには電歪素子２に蓄積された電力がダイオ
ード７５０％ トランジスタ２０、ダイオード１５ａ
を通シ前記とは逆方向に電流が流れる。すなわち電歪素
子２に蓄積された電力が電源に回生される。したがって
トランジスタ１７のペースに第８図（ａ）に示す・母ル
ス列を入力すると、電歪素子２に流れる電流が第８図（
ｂ）に示すように変化し、この電流によりトランジスタ
２１のペースには第８図（ｃ）に示す電圧が与えられ、
トランジスタ２０が第８図（ｄ）に示すタイミングでオ
ン・オンする。なお第８図（ｅ）の破線はトランジスタ
２１がオン・オフする境界の電圧を示している。
に幅の狭い第１の・やルスを入力すると、このトランジ
スタ１７がオンとなり、トランジスタ１８がオフとなり
、トランジスタ１９がオンとなり、絶縁トランス２２を
介して与えられる電圧によりトランジスタ２０もオンと
なる。このためコイル６、電歪素子２、ダイオード１５
ｂ、トランジスタ２０、ダイオード１５ｄ１抵抗２３を
通り、電流が流れる。この電流により抵抗２３に生じた
電圧をダイオード１６ａ〜１６ｄが全波整流するため、
トランジスタ２１がオンとなる。これにより前記同様に
してトランジスタ２０のオン状態が保持されるが、前記
電流は第３図の実施例において説明したように正弦波形
を描いて変化するため、抵抗２８に生じた電圧も正弦波
形を描いて変化し、前記電流が０＃になる少し手前でト
ランジスタ２１がオフとなることによりトランジスタ２
０もオフとなる。電歪素子２が十分に変形した後にトラ
ンジスタ１７のペースに再び幅の狭い第２パルスを入力
すると前述のようにしてトランジスタ２０がオンとなる
が、このときには電歪素子２に蓄積された電力がダイオ
ード７５０％ トランジスタ２０、ダイオード１５ａ
を通シ前記とは逆方向に電流が流れる。すなわち電歪素
子２に蓄積された電力が電源に回生される。したがって
トランジスタ１７のペースに第８図（ａ）に示す・母ル
ス列を入力すると、電歪素子２に流れる電流が第８図（
ｂ）に示すように変化し、この電流によりトランジスタ
２１のペースには第８図（ｃ）に示す電圧が与えられ、
トランジスタ２０が第８図（ｄ）に示すタイミングでオ
ン・オンする。なお第８図（ｅ）の破線はトランジスタ
２１がオン・オフする境界の電圧を示している。
本発明は前記実施例に限らず、例えば電歪素子とコイル
とを並列接続して並列共振回路を形成してもよい。
とを並列接続して並列共振回路を形成してもよい。
また電歪素子を印字ヘッド以外のアクチェータとして利
用することができることはもちろんである。
用することができることはもちろんである。
以上詳細に説明したように本発明によれば、電歪素子に
コイルを接続して共振回路を形成し、この共振回路に交
流制御素子を直列接続しているので、この交流制御素子
を制御することによシミ歪素子に電圧を印加して変形さ
せた後、この電歪素子に蓄積された電力を電源に回生さ
せることが可能となり、消費電力を少なくできる効果が
ある。
コイルを接続して共振回路を形成し、この共振回路に交
流制御素子を直列接続しているので、この交流制御素子
を制御することによシミ歪素子に電圧を印加して変形さ
せた後、この電歪素子に蓄積された電力を電源に回生さ
せることが可能となり、消費電力を少なくできる効果が
ある。
第１図は従来の駆動回路を示す図、第２図は第１図に示
す駆動回路の波形図、第３図は本発明の一実施例を示す
回路図、第４図は第、３図に示す実施例の波形図、第５
図はパルス生成回路を示す図、第６図は第５図に示すパ
ルス生成回路のタイムチャート、第７図は本癲明の他の
実施例を示す回路図、第８図は第７図に示す実施例の波
形図である。 ２・・・電歪素子、−５・・・コイル、６・・・トライ
アック、７・・・入力端子、８・・・遅延回路、９・・
・オアダート回路、１０・・・第１ Ｆ、Ｆ、 、１１
・・・第２Ｆ、Ｆ、１２・・・第１アンドダート回路、
１３・・・第２アンドゲート回路、１４・・・オアゲー
ト回路、１５ａ〜１５ｄおよび１６ｈ〜１６ｄ・・・ダ
イオード、１７〜２ノ・・・トランジスタ、２２・・・
絶縁トランス、２３・・・抵抗〇第４図 （０） 第５図 ２ 第６図 （９）
す駆動回路の波形図、第３図は本発明の一実施例を示す
回路図、第４図は第、３図に示す実施例の波形図、第５
図はパルス生成回路を示す図、第６図は第５図に示すパ
ルス生成回路のタイムチャート、第７図は本癲明の他の
実施例を示す回路図、第８図は第７図に示す実施例の波
形図である。 ２・・・電歪素子、−５・・・コイル、６・・・トライ
アック、７・・・入力端子、８・・・遅延回路、９・・
・オアダート回路、１０・・・第１ Ｆ、Ｆ、 、１１
・・・第２Ｆ、Ｆ、１２・・・第１アンドダート回路、
１３・・・第２アンドゲート回路、１４・・・オアゲー
ト回路、１５ａ〜１５ｄおよび１６ｈ〜１６ｄ・・・ダ
イオード、１７〜２ノ・・・トランジスタ、２２・・・
絶縁トランス、２３・・・抵抗〇第４図 （０） 第５図 ２ 第６図 （９）
Claims (1)
- 電歪素子と、との電歪素子に接続して共振回路を形成す
るコイルと、前記電歪素子に直列接続された交流制御素
子と、駆動開始時および駆動停止時に前記交流制御素子
を所定時間導通させる手段と示らなる電歪素子駆動回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162787A JPS5864077A (ja) | 1981-10-14 | 1981-10-14 | 電歪素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162787A JPS5864077A (ja) | 1981-10-14 | 1981-10-14 | 電歪素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5864077A true JPS5864077A (ja) | 1983-04-16 |
Family
ID=15761193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162787A Pending JPS5864077A (ja) | 1981-10-14 | 1981-10-14 | 電歪素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864077A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198885A (ja) * | 1983-04-25 | 1984-11-10 | Nec Corp | 圧電アクチェータ励振回路 |
| US4767959A (en) * | 1986-09-17 | 1988-08-30 | Nippondenso Co., Ltd. | Method and apparatus for driving capacitive-type load |
| US5036263A (en) * | 1988-11-09 | 1991-07-30 | Nippondenso Co., Ltd. | Piezoelectric actuator driving apparatus |
| US5892314A (en) * | 1994-08-29 | 1999-04-06 | Oceaneering International, Inc. | Piezoelectric circuit |
-
1981
- 1981-10-14 JP JP56162787A patent/JPS5864077A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59198885A (ja) * | 1983-04-25 | 1984-11-10 | Nec Corp | 圧電アクチェータ励振回路 |
| JPH0468869B2 (ja) * | 1983-04-25 | 1992-11-04 | Nippon Electric Co | |
| US4767959A (en) * | 1986-09-17 | 1988-08-30 | Nippondenso Co., Ltd. | Method and apparatus for driving capacitive-type load |
| US5036263A (en) * | 1988-11-09 | 1991-07-30 | Nippondenso Co., Ltd. | Piezoelectric actuator driving apparatus |
| US5892314A (en) * | 1994-08-29 | 1999-04-06 | Oceaneering International, Inc. | Piezoelectric circuit |
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