JPS5860855A - ２線式電流インタフエ−ス回路 - Google Patents
２線式電流インタフエ−ス回路Info
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- JPS5860855A JPS5860855A JP15913681A JP15913681A JPS5860855A JP S5860855 A JPS5860855 A JP S5860855A JP 15913681 A JP15913681 A JP 15913681A JP 15913681 A JP15913681 A JP 15913681A JP S5860855 A JPS5860855 A JP S5860855A
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- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
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- G08C19/02—Electric signal transmission systems in which the signal transmitted is magnitude of current or voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電流インタフェース回路駆動用電源と論理回路
駆動用電源とを使用する２線式電流インタフェース回路
に関する。
駆動用電源とを使用する２線式電流インタフェース回路
に関する。
第１図は従来回路を示す回路図である。
作成回路２０２とから構成される。
論理回路駆動用電源ｖＬを端子ａおよびｂを介して電流
インタフェース回路Ｎ５２０１と制御信号作成回路２０
２とに供給する。さらに、電流インタフェース回路部２
０１を２線式電流インタフェース回路を有する対局装置
２０３に接続する。
インタフェース回路Ｎ５２０１と制御信号作成回路２０
２とに供給する。さらに、電流インタフェース回路部２
０１を２線式電流インタフェース回路を有する対局装置
２０３に接続する。
電流インタフェース回路部２０１は、ＰＮＰ形トランジ
スタ１５および１８と、ＮＰＮ形トランジスタ１６およ
び１７と、抵抗器１９，２０．２１および２２と、ホト
カプラ１１，１２．１３および１４と、電流制限回路３
１シよび３２と、電流インタフ、−ス回路駆動用電源（
＋Ｖｏ ）および（−％）とから構成される。
スタ１５および１８と、ＮＰＮ形トランジスタ１６およ
び１７と、抵抗器１９，２０．２１および２２と、ホト
カプラ１１，１２．１３および１４と、電流制限回路３
１シよび３２と、電流インタフ、−ス回路駆動用電源（
＋Ｖｏ ）および（−％）とから構成される。
制御信号作成回路２０２け、端子ＩＫ供給され念信号ｔ
１電流インタフェース回路１ｉ５２０１の出力電流の流
れる方向を制御する信号に変換し、端子２および３に出
力する。
１電流インタフェース回路１ｉ５２０１の出力電流の流
れる方向を制御する信号に変換し、端子２および３に出
力する。
電流制限回路３１および３２は、電流インタフェース回
路部２０１の出力電流の電流量を制限する。
路部２０１の出力電流の電流量を制限する。
前記４個のトランジスタ１５〜１８が動作してコレクタ
電流が流れ几ときの電流インタフェース回路部２０１の
電流は、（”Ｖｏ）→（ＰＮＰ形トランジスタ１５）→
（電流制限回路３１）→（ＮＰＮ形トランジスタ１７）
→（−Ｖ２Ｃと流れるとともに、（＋Ｖｏ ）→（Ｐ
Ｎ Ｐ形トランジスタ１８）−＋（電流制限回路３２）
→（ＮＰＮ形トランジスタ１６）→（−Ｖｏ ）という
順序で流れ、電流インタフェース回路部を流れる電流の
電流量は電流制限回路３１および３２により制限できる
。
電流が流れ几ときの電流インタフェース回路部２０１の
電流は、（”Ｖｏ）→（ＰＮＰ形トランジスタ１５）→
（電流制限回路３１）→（ＮＰＮ形トランジスタ１７）
→（−Ｖ２Ｃと流れるとともに、（＋Ｖｏ ）→（Ｐ
Ｎ Ｐ形トランジスタ１８）−＋（電流制限回路３２）
→（ＮＰＮ形トランジスタ１６）→（−Ｖｏ ）という
順序で流れ、電流インタフェース回路部を流れる電流の
電流量は電流制限回路３１および３２により制限できる
。
最初に、論理回路駆動用電源ｖＬが印加されているとき
の動作を説明する。
の動作を説明する。
〔動作１−１〕
端子１から入力され危信号に応答して端子２から制御信
号が供給されると、ホトカプラ１１および１２のダイオ
ードに電流が流れ、ホトカプラ１１、シ および１２）ランジスタが飽和領域で動作し、（＋Ｖ□
）→（ホトカプラ１１のトランジスタのコレ李 フタ）→（ホトカプラ１１トランジスタのエミッタ）→
（抵抗器１９）→（地気）および（地気）→（抵抗器２
０）→（ホトカプラ１２のトランジスタのコレクタ）→
（トランジスタ１２のエミッタ）→（Ｖｏ ）という順
序でそれぞれ電流が流れる。このため、トランジスタ１
５および１６のペースエミッタ間に、動作バイアス電位
が印加されス、トランジスタ１５および１６は力、トオ
フ状態になる。
号が供給されると、ホトカプラ１１および１２のダイオ
ードに電流が流れ、ホトカプラ１１、シ および１２）ランジスタが飽和領域で動作し、（＋Ｖ□
）→（ホトカプラ１１のトランジスタのコレ李 フタ）→（ホトカプラ１１トランジスタのエミッタ）→
（抵抗器１９）→（地気）および（地気）→（抵抗器２
０）→（ホトカプラ１２のトランジスタのコレクタ）→
（トランジスタ１２のエミッタ）→（Ｖｏ ）という順
序でそれぞれ電流が流れる。このため、トランジスタ１
５および１６のペースエミッタ間に、動作バイアス電位
が印加されス、トランジスタ１５および１６は力、トオ
フ状態になる。
同様に、端子１から入力され九信号に応答して端子３か
ら制御信号が供給されると、ホトカプラ１３および１４
のダイオードに電流が流れ、ホトカプラ１３および１４
のトランジスタが飽和領域で動作し、トランジスタ１７
および１８は力、トオフ状態になる。このとき、電流イ
ンタフェース回路部２０１の出力電流は流れない。
ら制御信号が供給されると、ホトカプラ１３および１４
のダイオードに電流が流れ、ホトカプラ１３および１４
のトランジスタが飽和領域で動作し、トランジスタ１７
および１８は力、トオフ状態になる。このとき、電流イ
ンタフェース回路部２０１の出力電流は流れない。
〔動作１−２〕
端子１から入力された信号に応答して端子２から制御信
号が供給されないと、ホトカプラ１１および１２のダイ
オードに電流が流れず、ホトカプラ１１および１２のト
ランジスタが力、トオフ状態となり、トランジスタ１５
および１６０ベース・工Ｒｑタ間に動作バイアス電位か
印加されるため、トランジスタ１５および１６は動作し
、抵抗器１９訃よび２０にペース電流を供給することに
ヨリ各々のトランジスタ１５および１６のコレクタに電
流が流れる。
号が供給されないと、ホトカプラ１１および１２のダイ
オードに電流が流れず、ホトカプラ１１および１２のト
ランジスタが力、トオフ状態となり、トランジスタ１５
および１６０ベース・工Ｒｑタ間に動作バイアス電位か
印加されるため、トランジスタ１５および１６は動作し
、抵抗器１９訃よび２０にペース電流を供給することに
ヨリ各々のトランジスタ１５および１６のコレクタに電
流が流れる。
同様に、端子１から入力された信号に応答して端子３か
ら制御信号が供給されまいと、ホトカプラ１３および１
４のダイオードに電流が流れず、ホトカプラ１３および
１４のトランジスタがカットオフ状態となり、トラジス
タ１７および１８は動作し、抵抗器２１および２２にペ
ース電流を供給することにより各々のトランジスター７
および１８のコレクタに電流が流れる。
ら制御信号が供給されまいと、ホトカプラ１３および１
４のダイオードに電流が流れず、ホトカプラ１３および
１４のトランジスタがカットオフ状態となり、トラジス
タ１７および１８は動作し、抵抗器２１および２２にペ
ース電流を供給することにより各々のトランジスター７
および１８のコレクタに電流が流れる。
このとき、電流インタフェース回路部２０１の出力電流
は、トランジスタ１５〜１８の＝レクタ飽和電位ＣＶｏ
訃−５ａｔ）がほぼ等しくかつ電流量＼ 限回路３１および３２のインピーダンスがほぼ等しいと
すると端子４および５間の電位がほぼ等しくなるので、
（＋Ｖ□）→（ＰＮＰ形トテトランジスター５（電流制
限回路３１）→（ＮＰＮ形トランジス／ １７ ）→（
−Ｖｏ） Ｔｈ！ヒ（＋Ｖ□）→（ＰＮＰ形トランジス
タ１８）→（電流制限回路３２）→（ＮＰＮ形トランジ
スター６）→（−Ｖｏ）という順序でそれぞれ流れ、対
局装置２０３に流れる電流はほぼ零となる。
は、トランジスタ１５〜１８の＝レクタ飽和電位ＣＶｏ
訃−５ａｔ）がほぼ等しくかつ電流量＼ 限回路３１および３２のインピーダンスがほぼ等しいと
すると端子４および５間の電位がほぼ等しくなるので、
（＋Ｖ□）→（ＰＮＰ形トテトランジスター５（電流制
限回路３１）→（ＮＰＮ形トランジス／ １７ ）→（
−Ｖｏ） Ｔｈ！ヒ（＋Ｖ□）→（ＰＮＰ形トランジス
タ１８）→（電流制限回路３２）→（ＮＰＮ形トランジ
スター６）→（−Ｖｏ）という順序でそれぞれ流れ、対
局装置２０３に流れる電流はほぼ零となる。
〔動゛作１−３〕
端子１から入力された信号に応答して端子２から制御信
号が供給されず端子３から制御信号が供給されると、電
流インタフェース回路部２０１の出力電流は、（＋ＶＯ
）→（ＰＮＰ形トランジスタ１５）→（電流制限回、路
３１）→（端子４）→（対局袋Ｒ２０３）→（端子５）
→（ＮＰＮ形トランジスタ１６）→（−Ｖｏ ）という
順序で流れる。
号が供給されず端子３から制御信号が供給されると、電
流インタフェース回路部２０１の出力電流は、（＋ＶＯ
）→（ＰＮＰ形トランジスタ１５）→（電流制限回、路
３１）→（端子４）→（対局袋Ｒ２０３）→（端子５）
→（ＮＰＮ形トランジスタ１６）→（−Ｖｏ ）という
順序で流れる。
〔動作１−４〕
端子１から入力された信号に応答して端子２から制御信
号が供給され端子３から制御信号が供給されないと、電
流インタフェース回路１２ｏｘ。
号が供給され端子３から制御信号が供給されないと、電
流インタフェース回路１２ｏｘ。
出力電流は、（＋Ｖｏ ）→（ＰＮＰ形トランジスタ１
８）→（電流制限回路３２）→（端子５）→（対局装置
２０３）峠（端子４）→（ＮＰＮ形トランジスタ１７）
→（Ｔｏ ）という順序で流れる。
８）→（電流制限回路３２）→（端子５）→（対局装置
２０３）峠（端子４）→（ＮＰＮ形トランジスタ１７）
→（Ｔｏ ）という順序で流れる。
次に、論理回路駆動用電源ｖＬが印加されなくなったと
きの動作を説明する。
きの動作を説明する。
論理回路駆動用電源ｖＬが印加されなくなると、制御信
号作成回路２０２は動作しなくなり、端子２および３に
は制御信号が出力されない、このため、ホトカプラ１１
〜１４のダイオードに電流が流れず、ホトカプラ１１〜
１４のトランジスタが力、トオフ状態になる。このとき
、トランジスタスミ位が加わる九め、トランジスタ１５
〜１８は動作し、抵抗器１９〜２２にベース電流を供給
して−る友め、各々のトランジスタ１５〜１９のコレク
タに電流が流れる。
号作成回路２０２は動作しなくなり、端子２および３に
は制御信号が出力されない、このため、ホトカプラ１１
〜１４のダイオードに電流が流れず、ホトカプラ１１〜
１４のトランジスタが力、トオフ状態になる。このとき
、トランジスタスミ位が加わる九め、トランジスタ１５
〜１８は動作し、抵抗器１９〜２２にベース電流を供給
して−る友め、各々のトランジスタ１５〜１９のコレク
タに電流が流れる。
このときの電流インタフェース回路部２０１の出力電流
は、トランジスタ１５〜１８のコレクタ飽和電位（Ｖｏ
ｗ−ｓａｔ）がほぼ等しく、かつ電流制限回路３１およ
び３２のインピーダンス２＞ｆ ホｆｆ等しいとすると
、端子４および５間の電位がほぼ等しくなるので、（＋
Ｖ□ ）→（ＰＮＰ形トランジスタ１５）→（電流制限
回路３１）→（ＮＰＮ形トランジスタ１′７）→（−Ｖ
ｏ ）および（＋Ｖ。）→（ＰＮＰ形トランジスタ１８
）→（電流制限回路３２ ）−＋ＣＮＰＮ形トランジス
タ１６）→（−Ｖｏ）という順序でそれぞれ流れ、対局
装置２０３に流れる電流はほぼ零となる。
は、トランジスタ１５〜１８のコレクタ飽和電位（Ｖｏ
ｗ−ｓａｔ）がほぼ等しく、かつ電流制限回路３１およ
び３２のインピーダンス２＞ｆ ホｆｆ等しいとすると
、端子４および５間の電位がほぼ等しくなるので、（＋
Ｖ□ ）→（ＰＮＰ形トランジスタ１５）→（電流制限
回路３１）→（ＮＰＮ形トランジスタ１′７）→（−Ｖ
ｏ ）および（＋Ｖ。）→（ＰＮＰ形トランジスタ１８
）→（電流制限回路３２ ）−＋ＣＮＰＮ形トランジス
タ１６）→（−Ｖｏ）という順序でそれぞれ流れ、対局
装置２０３に流れる電流はほぼ零となる。
以上説明したように、論理回路駆動用電源ＶＬが印加さ
れている。ときには、端子２および３からの制御信号に
より電流インタフェース回路部２０１の出力電流の流れ
る方向を制御し、論理回路駆動用電源ｖＬが印加されて
いないときには、対局装置２０３に流れる電流インタフ
ェース回路部２０１の出力電流をほぼ零にする。
れている。ときには、端子２および３からの制御信号に
より電流インタフェース回路部２０１の出力電流の流れ
る方向を制御し、論理回路駆動用電源ｖＬが印加されて
いないときには、対局装置２０３に流れる電流インタフ
ェース回路部２０１の出力電流をほぼ零にする。
しかしながら、このような回路構成では、論理回路駆動
用電源ｖＬが印加されないときには、対局装置２０３へ
の出力電流を任意に制御できないという欠点がある。
用電源ｖＬが印加されないときには、対局装置２０３へ
の出力電流を任意に制御できないという欠点がある。
本発明の目的は、上述の欠点を除去した２線式電流イン
タフェース回路を提供することにある。
タフェース回路を提供することにある。
本発明の回路は、２線回線を流れる電流の方向を利用し
てデータ信号を伝送する２線式電流インタフェース回路
において、それぞれコレクタが前記２線回線の一方の線
と接続されｅＮＰＮ形およびＰＮＰ形トランジスタと、
それぞれコレクタが前記２線回線の他方の線と接続され
たＮＰＮ形およびＰＮＰ形トランジスタと、前記各トラ
ンジスタのエミ、りと接続されたインタフェース回路駆
動用電源と、前記各トランジスタのベースと接続され前
記各トランジスタの動作を制御するスイッチ回路と、該
スイッチ回路を制御する信号を出力する制御信号作成回
路と、前記スイッチ回路および前記制御信号作成回路を
動作させるための論理回路駆動用電源と、該電源の状態
を監視し該電源から電圧が供給されなくな−）たときに
前記各トランジスタのペース電流を制御する監視回路と
を備えている。
てデータ信号を伝送する２線式電流インタフェース回路
において、それぞれコレクタが前記２線回線の一方の線
と接続されｅＮＰＮ形およびＰＮＰ形トランジスタと、
それぞれコレクタが前記２線回線の他方の線と接続され
たＮＰＮ形およびＰＮＰ形トランジスタと、前記各トラ
ンジスタのエミ、りと接続されたインタフェース回路駆
動用電源と、前記各トランジスタのベースと接続され前
記各トランジスタの動作を制御するスイッチ回路と、該
スイッチ回路を制御する信号を出力する制御信号作成回
路と、前記スイッチ回路および前記制御信号作成回路を
動作させるための論理回路駆動用電源と、該電源の状態
を監視し該電源から電圧が供給されなくな−）たときに
前記各トランジスタのペース電流を制御する監視回路と
を備えている。
次に本発明について図面を参照して詳細に説明する。
第２図は、本発明の一実施例を示す構成図である。
本実施例は、制御信号作成回路２０２と、論理回路駆動
用電源の監視回路２０４と、電流インタフェース回路部
２０５とから構成される。
用電源の監視回路２０４と、電流インタフェース回路部
２０５とから構成される。
論理回路駆動用電源ｖＬが端子ｃ、ｄおよびｅを介して
制御信号作成回路、監視回路２０４および電流インタフ
ェース回路部２０５に供給される。
制御信号作成回路、監視回路２０４および電流インタフ
ェース回路部２０５に供給される。
また、電流インタフェース回路部２０５と２線式電流イ
ンタフェース回路を有する対局装置２０３とを接続する
。
ンタフェース回路を有する対局装置２０３とを接続する
。
制御信号作成回路２０２は端子１から供給された信号を
電流インタフェース回路部２０５の出方電流の流れる方
向を制御する信号に変換し、端子２および３に出力する
。
電流インタフェース回路部２０５の出方電流の流れる方
向を制御する信号に変換し、端子２および３に出力する
。
監視回路２０４は１抵抗器２３〜２６に供給されるトラ
ンジスタ１５〜１８のベース電流を制御する。
ンジスタ１５〜１８のベース電流を制御する。
電流インタフェース回路部２０５は、ＰＮＰ形トランジ
スタ１５および１８と、ＮＰＮ形トランジスタ１６およ
び１７と、抵抗器２３〜２６と、スイッチ回路２７〜３
０と、電流制限回路３１および３２と、電流インタフェ
ース回路駆動用電源（＋Ｖｏ ）および（−Ｖｏ）
とから構成される。
スタ１５および１８と、ＮＰＮ形トランジスタ１６およ
び１７と、抵抗器２３〜２６と、スイッチ回路２７〜３
０と、電流制限回路３１および３２と、電流インタフェ
ース回路駆動用電源（＋Ｖｏ ）および（−Ｖｏ）
とから構成される。
スイッチ回路２７〜３０は、端子２および３から供給さ
れる制御信号により内部のスイッチが開放または短絡さ
れ、トランジスタ１５〜１８０ベース・工きツタ間の動
作バイアス電位を制御する。
れる制御信号により内部のスイッチが開放または短絡さ
れ、トランジスタ１５〜１８０ベース・工きツタ間の動
作バイアス電位を制御する。
このスイッチ回路はリレーやホトカプラ等を用いて構成
できる。
できる。
電流制限回路３１およ、び３２は電流インタフェース回
路部２０５の出力電流の電流量を制限する。
路部２０５の出力電流の電流量を制限する。
また、前記４５個のトランジスター１５〜１８が動作し
て、コレクタ電流が流れたときの電流インタフェース回
路部２０５の電流は、（＋Ｖｏ）−）（ＰＮＰ形トラン
ジスタ１５）→（電流制限回路３１）→イ／り７工−ス
回路部に流れる電流の電流量を電流制限回路３１および
３２で制限する。
て、コレクタ電流が流れたときの電流インタフェース回
路部２０５の電流は、（＋Ｖｏ）−）（ＰＮＰ形トラン
ジスタ１５）→（電流制限回路３１）→イ／り７工−ス
回路部に流れる電流の電流量を電流制限回路３１および
３２で制限する。
最初に、論理回路駆動用電源ｖＬが印加されているとき
の動作を説明する。
の動作を説明する。
論理回路駆動用電源Ｖｘ、が印加されているとき、監視
回路２０４は、抵抗６２３〜２６に供給されるベース電
流を端子６および７を介して流す。
回路２０４は、抵抗６２３〜２６に供給されるベース電
流を端子６および７を介して流す。
〔動作２−１〕
端子１から入力された信号に応答して端子２から制御信
号が供給されると、スイッチ回路２７および２８のスイ
ッチが短絡され、ＰＮＰ形トランジスタ１５のベース−
エミッタ間とＮＰＮ形トランジスタ１６のベース−エミ
ッタ間には動作バイアス電位が加わらず、トランジスタ
１５および１６はカットオフ状態になる。
号が供給されると、スイッチ回路２７および２８のスイ
ッチが短絡され、ＰＮＰ形トランジスタ１５のベース−
エミッタ間とＮＰＮ形トランジスタ１６のベース−エミ
ッタ間には動作バイアス電位が加わらず、トランジスタ
１５および１６はカットオフ状態になる。
同様に、端子１から入力され九信号に応答して端子３か
ら制御信号が供給されると、スイッチ回路２９および３
０のスイッチが短、絡され、トランジスタ１７および１
８はカットオフ状態に々る。
ら制御信号が供給されると、スイッチ回路２９および３
０のスイッチが短、絡され、トランジスタ１７および１
８はカットオフ状態に々る。
このとき、電流インタフェース回路部２０５の出力電流
は流れない。
は流れない。
〔動作２−２〕
端子１から入力された信号に応答して端子から制御信号
が供給され力いと、スイッチ回路２７および２８のスイ
ッチが開放され、ＰＮＰ形トランジスタ１５のベース・
エミッタ間とＮＰＮ形トランジスタ１６のベース・エミ
ッタ間とに動作バイアス電位が加わると、トランジスタ
１５および１６は動作し、抵抗器２３および２４にペー
ス電流が供給されているので各々のトランジスタ１５お
よび１６のコレクタに電流が流れる。
が供給され力いと、スイッチ回路２７および２８のスイ
ッチが開放され、ＰＮＰ形トランジスタ１５のベース・
エミッタ間とＮＰＮ形トランジスタ１６のベース・エミ
ッタ間とに動作バイアス電位が加わると、トランジスタ
１５および１６は動作し、抵抗器２３および２４にペー
ス電流が供給されているので各々のトランジスタ１５お
よび１６のコレクタに電流が流れる。
同様に、端子１から入力された信号に応答して端子３か
ら制御信号が供給されな（１と、スイッチ回路２９およ
び３０のスイッチが開放され、トランジスタ１７および
１８Ｆ！動作し、抵抗器２５および２６にベース電流が
供給されているので各々のトランジスタ１７および１８
のコレクタに電流が流れる。
ら制御信号が供給されな（１と、スイッチ回路２９およ
び３０のスイッチが開放され、トランジスタ１７および
１８Ｆ！動作し、抵抗器２５および２６にベース電流が
供給されているので各々のトランジスタ１７および１８
のコレクタに電流が流れる。
このとき、電流インタフェース回路！２０５の出力電流
は、トランジスタ１５〜１８のコレクタ飽和電位（Ｖｏ
ｗ−ｓａｔ）がほぼ等しく、かつ電流制限回路３１およ
び３２のインピーダンスがほぼ等しｈとすると端子４お
よび５間の電位がほぼ等しくなるので、（＋Ｖｏ）→、
（ＰＮＰ形トランジスタ１５）→（電流制限回路３１）
→（ＮＰＮ形トランジスタ１７）−＋（Ｔｏ）および（
＋Ｖ□ ） →（ＰＮＰ形トランジスタ１８）→（電流
制限回路３２）→（ＮＰＮ形トランジスタ１６）→（Ｖ
ｏ ）という′順序でそれぞれ流れ、対局装置２０３に
流れる電流はほぼ零となる。
は、トランジスタ１５〜１８のコレクタ飽和電位（Ｖｏ
ｗ−ｓａｔ）がほぼ等しく、かつ電流制限回路３１およ
び３２のインピーダンスがほぼ等しｈとすると端子４お
よび５間の電位がほぼ等しくなるので、（＋Ｖｏ）→、
（ＰＮＰ形トランジスタ１５）→（電流制限回路３１）
→（ＮＰＮ形トランジスタ１７）−＋（Ｔｏ）および（
＋Ｖ□ ） →（ＰＮＰ形トランジスタ１８）→（電流
制限回路３２）→（ＮＰＮ形トランジスタ１６）→（Ｖ
ｏ ）という′順序でそれぞれ流れ、対局装置２０３に
流れる電流はほぼ零となる。
〔動作２−３〕
端子１から入力された信号に応答して端子２から制御信
号が供給されず端子３から制御信号が供給されると、電
流インタフェース回路部２０５の出力電流は、（”Ｖｏ
）→（ＰＮＰ形トランジスタ１５）→（電流制限回路３
１）→（端子４）→（対局装置２０３）■端子５）→（
ＮＰＮ形トランジスタ１６）→（−Ｔｏ）という順序で
流れる。
号が供給されず端子３から制御信号が供給されると、電
流インタフェース回路部２０５の出力電流は、（”Ｖｏ
）→（ＰＮＰ形トランジスタ１５）→（電流制限回路３
１）→（端子４）→（対局装置２０３）■端子５）→（
ＮＰＮ形トランジスタ１６）→（−Ｔｏ）という順序で
流れる。
〔動作２−４〕
端子１から入力された信号に応答して端子２から制御信
号が供給され端子３から制御信号が供給されないと、電
流インタフェース回路１ｚｏｓの出力電流は、ＤＶｏ）
→（ＰＮＰ形トランジスタ１８）→（電流制限回路３２
）→（端子５）→（対局装置２０３）→（端子４）→（
ＮＰＮ形トランジスタ１７）→（Ｖｏ）という順序で流
れる。
号が供給され端子３から制御信号が供給されないと、電
流インタフェース回路１ｚｏｓの出力電流は、ＤＶｏ）
→（ＰＮＰ形トランジスタ１８）→（電流制限回路３２
）→（端子５）→（対局装置２０３）→（端子４）→（
ＮＰＮ形トランジスタ１７）→（Ｖｏ）という順序で流
れる。
次に、論理回路駆動用電源ＶＬが印加されなくなったと
きの動作を説明する。
きの動作を説明する。
論理回路駆動用電源ｖＬが印加されないと、制御信号作
成回、路２０２は動作せず、端子２および３に制御信号
が出力され危い、また、スイッチ回路２７〜３０は、端
子２および３から制御信号が供給されないので、スイッ
チが開放され、トランジスタ１５〜１８のベース・エミ
、り間に動作バイアス電位が加わる。このとき、論理回
路駆動用電源の監視回路２０４、以下の〔動作３−１〕
〜〔動作３−４〕のように制御することにより、電流イ
ンタフェース回路部２０５の出力電流は〔動。
成回、路２０２は動作せず、端子２および３に制御信号
が出力され危い、また、スイッチ回路２７〜３０は、端
子２および３から制御信号が供給されないので、スイッ
チが開放され、トランジスタ１５〜１８のベース・エミ
、り間に動作バイアス電位が加わる。このとき、論理回
路駆動用電源の監視回路２０４、以下の〔動作３−１〕
〜〔動作３−４〕のように制御することにより、電流イ
ンタフェース回路部２０５の出力電流は〔動。
作３−１〕〜〔動作３−４〕のように制御される。
〔動作３−１〕
端子６を介して抵抗器２３および２４にベース電流を供
給せず、端子７を介して抵抗器２５および２６にベース
電流を供給しないと、電流インタフェース回路部２０５
から出力電流は流れない。
給せず、端子７を介して抵抗器２５および２６にベース
電流を供給しないと、電流インタフェース回路部２０５
から出力電流は流れない。
〔動作３−２〕
端子６を介して抵抗器２３および２４にベース電流を供
給し、端子７ｔ−介して抵抗器２５および２６にベース
電流管供給すると、電流インタフェース回路部２０５の
出力電流は、トランジスタ１５〜１８のコレクタ飽和電
位（ＶＯＩ−ｓａｔ）がほぼ等しく、かつ、電流制限回
路３１および３２のインピー−ンスがほぼ等し込とする
と、端子４および５間の電位がほぼ等しくなるので、（
＋Ｖｏ）→（ＰＮＰ形トランジスタ１５）→（電流制限
回路３１ ）−＋（ＮＰＮ形トランジスタ１７ ）−＋
（−ｖｏ）および（＋Ｖｏ）→（ＰＮＰ形トランジｘ夕
１８）→（電流制限回路３２）→（ＮＰＮ形トランジス
タ１６）→（−Ｖｏ ）という順序でそれぞれ流れ、対
局装置２０３に流れる電流はほぼ零となる。
給し、端子７ｔ−介して抵抗器２５および２６にベース
電流管供給すると、電流インタフェース回路部２０５の
出力電流は、トランジスタ１５〜１８のコレクタ飽和電
位（ＶＯＩ−ｓａｔ）がほぼ等しく、かつ、電流制限回
路３１および３２のインピー−ンスがほぼ等し込とする
と、端子４および５間の電位がほぼ等しくなるので、（
＋Ｖｏ）→（ＰＮＰ形トランジスタ１５）→（電流制限
回路３１ ）−＋（ＮＰＮ形トランジスタ１７ ）−＋
（−ｖｏ）および（＋Ｖｏ）→（ＰＮＰ形トランジｘ夕
１８）→（電流制限回路３２）→（ＮＰＮ形トランジス
タ１６）→（−Ｖｏ ）という順序でそれぞれ流れ、対
局装置２０３に流れる電流はほぼ零となる。
〔動作３−３〕
端子６を介して、抵抗器２３および２４にベース電流を
供給し、端子７ｔ″介して抵抗器２５および２６にベー
ス電流を供給しないと、電流インタフェース回路部２０
５の出力電流は１．（”Ｖｏ）→（ＰＮＰ形トランジス
タ１５）→（電流制限回路３１）→（端子４）→（対局
装置２０３）→（端子５）−＋（ＮＰＮ形トランジスタ
１６ ） →（−Ｖｏ）という順序で流れる。
供給し、端子７ｔ″介して抵抗器２５および２６にベー
ス電流を供給しないと、電流インタフェース回路部２０
５の出力電流は１．（”Ｖｏ）→（ＰＮＰ形トランジス
タ１５）→（電流制限回路３１）→（端子４）→（対局
装置２０３）→（端子５）−＋（ＮＰＮ形トランジスタ
１６ ） →（−Ｖｏ）という順序で流れる。
〔動作３−４〕
端子６を介して、抵抗器２３および２４にベース電流娑
供給せず、端子７′ｆ：介して抵抗器２５お５シ よび２６ベース電流を供給すると、電流インタフェース
回路部２０５の出力電流は、（＋Ｖｏ）→（ＰＮＰ形ト
ランジスタ１８）→（電流制限回路３２）→（端子５）
→（対局装置２０３）→（端子４）→（ＮＰＮ形トラン
ジ、ｘ、ｆｉ １７ ）−＋（−Ｖｏ） トイう順序で
流れる。
供給せず、端子７′ｆ：介して抵抗器２５お５シ よび２６ベース電流を供給すると、電流インタフェース
回路部２０５の出力電流は、（＋Ｖｏ）→（ＰＮＰ形ト
ランジスタ１８）→（電流制限回路３２）→（端子５）
→（対局装置２０３）→（端子４）→（ＮＰＮ形トラン
ジ、ｘ、ｆｉ １７ ）−＋（−Ｖｏ） トイう順序で
流れる。
第３゛図〜第６図は監視回路の一例を示し、端子８〜１
３と、リレー回路１０１とから構成される。
３と、リレー回路１０１とから構成される。
リレー回路１０１は２個の接点３３とコイル３４により
構成される。
構成される。
端子９および端子１２は地気に接続する。端子６−８問
および端子７−１１間を接続する。
および端子７−１１間を接続する。
第３図において、端子８−１０問および端子１１−１３
間を接続する。まず、論理回路駆動用電源ｖＬが印加さ
れていると′！は、コイル３４に電流が流れ、２個の接
点３３が実線のように閉じ短絡される。このため端子６
および７が地気になり、端子６および’ｌ介してベース
電流が流れる。
間を接続する。まず、論理回路駆動用電源ｖＬが印加さ
れていると′！は、コイル３４に電流が流れ、２個の接
点３３が実線のように閉じ短絡される。このため端子６
および７が地気になり、端子６および’ｌ介してベース
電流が流れる。
次に、論理回路駆動用電源Ｖ、が印加されなく々ったと
きコイル３４に電流が流れず、２個の接点が点線のよう
に開放される。この友め、端子６および７ｔ−介してペ
ース電流は流れない。本動作は上述の〔動作３−１〕の
ペース電流の制御に対応する。
きコイル３４に電流が流れず、２個の接点が点線のよう
に開放される。この友め、端子６および７ｔ−介してペ
ース電流は流れない。本動作は上述の〔動作３−１〕の
ペース電流の制御に対応する。
第４図において、端子９−９問および端子１１−１２間
を接続したときＦｉ一端子６および７は地気となる。す
なわち、論理回路駆動用電源ｖＬの状態に関係なく、端
子６および７は地気の１まであり、リレー回路１０１の
影響を受けずに、常にベース電流を供給できる。本動作
は上述の〔動作３−２〕のペース電流の制御に対応する
。
を接続したときＦｉ一端子６および７は地気となる。す
なわち、論理回路駆動用電源ｖＬの状態に関係なく、端
子６および７は地気の１まであり、リレー回路１０１の
影響を受けずに、常にベース電流を供給できる。本動作
は上述の〔動作３−２〕のペース電流の制御に対応する
。
第５図にお匹て、端子８−９問および端子１１−１３間
を接続したときは、端子６が地気となる。
を接続したときは、端子６が地気となる。
まず、論理回路駆動用電源■Ｌが印加されているときは
、端子６および７が地気に力るため、端子６および７ｔ
−介してペース電流を流せる。次に、論理回路駆動用電
源ｖＬが印加されかくなったときは、端子６は地気の１
まであるが、端子７は開放となるため、端子６にペース
電流を流せるが、端子７にはペース電流を流せまい０不
動作は上述の〔動作３−３〕のペース電流の制御に対応
する。
、端子６および７が地気に力るため、端子６および７ｔ
−介してペース電流を流せる。次に、論理回路駆動用電
源ｖＬが印加されかくなったときは、端子６は地気の１
まであるが、端子７は開放となるため、端子６にペース
電流を流せるが、端子７にはペース電流を流せまい０不
動作は上述の〔動作３−３〕のペース電流の制御に対応
する。
第６図において、端子８−１ｏ問および端子１１−１・
２間を接続し九ときは、端子７が地気となる。
２間を接続し九ときは、端子７が地気となる。
まず１論理回路駆動用電源ｖＬが印加されているときは
、端子６および７が地気になるため、端子６および７ｔ
−介してペース電流を流せる。次に、論理回路駆動用電
源Ｖｘ、が印加されなく力ったとき蝉、端子７は地気の
ままであり、端子６は開放となる次め、端子６にはペー
ス電流を流せないが、端子７にはペース電流を流せる。
、端子６および７が地気になるため、端子６および７ｔ
−介してペース電流を流せる。次に、論理回路駆動用電
源Ｖｘ、が印加されなく力ったとき蝉、端子７は地気の
ままであり、端子６は開放となる次め、端子６にはペー
ス電流を流せないが、端子７にはペース電流を流せる。
本動作は上述の〔動作３−４〕のベース電流制御に対応
する。
する。
以上、本発明には論理回路駆動用電源が印加されないと
きにも電流インタフェース回路の出力電流を任意に制御
できるという効果がある。
きにも電流インタフェース回路の出力電流を任意に制御
できるという効果がある。
第１図は従来の２線式電流インタフェース回路を示す構
成図、第２図は本発明の一実施例を示す構成図および第
３図〜第６図は監視回路の一例を示す図である。 図において、 １・・・・・・入力端子、２・・・・・・制御信号出方
端子、３・・・・・・制御信号出方端子、４・・印・対
局装置端子、５・・・・・・対局装置端子、６・・・・
・・ベース電流供給端子、７・・・・・・ベース電流供
給端子、８，９．１０・・印・接続端子、１１，１２．
１３・・・・・・接続端子％１１〜１４・・・・・・ホ
トカブラ、１５．１８・・・・・・ＰＮＰ形）ランジス
タ、１６．１７・旧・・ＮＰＮ形トランジスタ、１９〜
２２・・・・・・抵抗器、２３〜２６・山・・抵抗器、
２７〜３０・・・・・・スイッチ回路、３１．３２・・
・・・・電流制限回路、３３・・・・・・接点、３４・
・・・・・コイル、１０１・・・・・・リレー回路、２
０１・・印・電流インタフェース回路、２０２・・・・
・・制御信号作成回路、２０３・・・・・・対局装置、
２０４・・・・・・論理回路駆動用電源の監視回路％２
０’５・・・・・・電流インタフェース回路部。 無３回 −＃４図
成図、第２図は本発明の一実施例を示す構成図および第
３図〜第６図は監視回路の一例を示す図である。 図において、 １・・・・・・入力端子、２・・・・・・制御信号出方
端子、３・・・・・・制御信号出方端子、４・・印・対
局装置端子、５・・・・・・対局装置端子、６・・・・
・・ベース電流供給端子、７・・・・・・ベース電流供
給端子、８，９．１０・・印・接続端子、１１，１２．
１３・・・・・・接続端子％１１〜１４・・・・・・ホ
トカブラ、１５．１８・・・・・・ＰＮＰ形）ランジス
タ、１６．１７・旧・・ＮＰＮ形トランジスタ、１９〜
２２・・・・・・抵抗器、２３〜２６・山・・抵抗器、
２７〜３０・・・・・・スイッチ回路、３１．３２・・
・・・・電流制限回路、３３・・・・・・接点、３４・
・・・・・コイル、１０１・・・・・・リレー回路、２
０１・・印・電流インタフェース回路、２０２・・・・
・・制御信号作成回路、２０３・・・・・・対局装置、
２０４・・・・・・論理回路駆動用電源の監視回路％２
０’５・・・・・・電流インタフェース回路部。 無３回 −＃４図
Claims (1)
- ２ｉ１回線を流れる電流の方向を利用してデータ信号を
伝送する２線式電流インタフェース回路において、それ
ぞれコレ−フタが前記２１１回線の一方の線と接続され
たＮＰＮ形およびＰＮＰ形トランジスタと、それぞれプ
レフタが前記２線回線の他方の線と接続されたＮＰＮ形
およびＰＮＰ形トランジスタと、前記各トランジスタの
エミ、りと接続されたインタフェース回路駆動用電源と
、前記各トランジスタのペースと接続され前記各トラン
ジスタの動作を制御するスイッチ回路と、該スイッチ回
路を制御すゐ信号を出力する制御信号作成回路と、前記
スイッチ回路および前記制御信号作成回路を動作させる
ための論理回路駆動用電源と、該電源の状態を監視し該
電源から電圧が供給されなくなり九ときに前記各トラン
ジスタのベース電流を制御する監視回路とを備えたこと
Ｙｒ：＃微とする２線式電流インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913681A JPS5860855A (ja) | 1981-10-06 | 1981-10-06 | ２線式電流インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15913681A JPS5860855A (ja) | 1981-10-06 | 1981-10-06 | ２線式電流インタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860855A true JPS5860855A (ja) | 1983-04-11 |
| JPS6339177B2 JPS6339177B2 (ja) | 1988-08-03 |
Family
ID=15687029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15913681A Granted JPS5860855A (ja) | 1981-10-06 | 1981-10-06 | ２線式電流インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860855A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128669A (ja) * | 1973-04-07 | 1974-12-10 | ||
| JPS5555646A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Failure detection system for remote monitor system |
-
1981
- 1981-10-06 JP JP15913681A patent/JPS5860855A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128669A (ja) * | 1973-04-07 | 1974-12-10 | ||
| JPS5555646A (en) * | 1978-10-20 | 1980-04-23 | Toshiba Corp | Failure detection system for remote monitor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6339177B2 (ja) | 1988-08-03 |
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