JPS5859621A - ウインドコンパレ−タ回路 - Google Patents
ウインドコンパレ−タ回路Info
- Publication number
- JPS5859621A JPS5859621A JP15849581A JP15849581A JPS5859621A JP S5859621 A JPS5859621 A JP S5859621A JP 15849581 A JP15849581 A JP 15849581A JP 15849581 A JP15849581 A JP 15849581A JP S5859621 A JPS5859621 A JP S5859621A
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- output
- pace
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はウィンドコンパレータ回路に関する・してなシ
、使用回路素子数が多い。
、使用回路素子数が多い。
本発明は上記の事情に鑑みてなされたものであや、使用
回路素子数が少なく、ま九使用トランジスタ対の面積比
を一定にすればよく、集積回路化に際して実現が容易で
あシ、集積回路に好適なウインドコンノ母レータ回路を
提供するものである。
回路素子数が少なく、ま九使用トランジスタ対の面積比
を一定にすればよく、集積回路化に際して実現が容易で
あシ、集積回路に好適なウインドコンノ母レータ回路を
提供するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、ＮＰＮ形の第１、第２のトランジスタ
Ｑ＊−Ｑ＊は第１０差動対をなしておシ、共通、エミッ
タは第１電流源２１を介して接地されている。そして、
第１のトランジスタＱｓは、ペースに第１の基準着圧Ｖ
ムが印加され、コレクタに電源Ｖｃｅが接続されている
。ま九、第２のトランジスタＱ鵞は、ペースに入力電圧
ν１が印加され、コレクタと電源Ｗｅｅとの間にＰＮＰ
形の第３のトランジスタＱｓのコレクタ相互ミ、り間が
接続されている。このトランジスタＱ＄は、ペース・コ
レクタ相互が接続されておシ、このペースにＰＮＰ形の
ｔｓ４のトランジスｐＱａのペースが接続され、ζＯト
ランゾスタＱ４のエミ、りは電１１ｆＶｅｅに接続され
ていＱｓ＝Ｑａは第１のカレントミラー回路２０を形成
している。
Ｑ＊−Ｑ＊は第１０差動対をなしておシ、共通、エミッ
タは第１電流源２１を介して接地されている。そして、
第１のトランジスタＱｓは、ペースに第１の基準着圧Ｖ
ムが印加され、コレクタに電源Ｖｃｅが接続されている
。ま九、第２のトランジスタＱ鵞は、ペースに入力電圧
ν１が印加され、コレクタと電源Ｗｅｅとの間にＰＮＰ
形の第３のトランジスタＱｓのコレクタ相互ミ、り間が
接続されている。このトランジスタＱ＄は、ペース・コ
レクタ相互が接続されておシ、このペースにＰＮＰ形の
ｔｓ４のトランジスｐＱａのペースが接続され、ζＯト
ランゾスタＱ４のエミ、りは電１１ｆＶｅｅに接続され
ていＱｓ＝Ｑａは第１のカレントミラー回路２０を形成
している。
一方、ＮＰＮ形の第５、第６のトランジスタＱｓ 、
Ｑｓは第２の差動対をなしてお９、共通エミ、りは第２
電流源２２を介して接地されている。そして、第５のト
ランシス′りＱｓは、ペースに第２の基準電圧ｖ１が印
加され、コレクタに電ｆｘＶｅｅが接続されている。ま
た、第６のトランジスタＱｓは、ペースに入力電圧Ｖ４
が印加され、コレクタと電源Ｖｃｅとの間にＰＮＰ形の
第７のトランジスタＱ１のコレクタ・エミッタ間が接続
されている。このトランジスタＱマは、ペースコレクタ
相互が接続されておシ、このペースにＰＮＰ形の第８の
トランジスタｑ・のペースが接続されている。すなわち
、上記第７、第８のトランジスタＱ？−Ｑｌは第２のカ
レントミツ−回路２３を形成している・ 一方、ＮＰＮ形の第９、第１０のトランジスタＱｅｅＱ
１ｏはベース相互が接続されて第３のカレントさツー回
路２４を形成しており、第９のトランジスタＱ・はエミ
、りが接地され、ペース−コレクタ相互が接続されて前
記第１のカレントミラー回路２０の第４のトランジスタ
Ｑ４のコレクタに接続されている・また、第１０のトラ
ンジスタＱｒｏは、エミッタが接地され、コレクタは前
記第２のカレン）ミラー回路２Ｊの第８のトランジスタ
Ｑ８のコレクタに接続されている。
Ｑｓは第２の差動対をなしてお９、共通エミ、りは第２
電流源２２を介して接地されている。そして、第５のト
ランシス′りＱｓは、ペースに第２の基準電圧ｖ１が印
加され、コレクタに電ｆｘＶｅｅが接続されている。ま
た、第６のトランジスタＱｓは、ペースに入力電圧Ｖ４
が印加され、コレクタと電源Ｖｃｅとの間にＰＮＰ形の
第７のトランジスタＱ１のコレクタ・エミッタ間が接続
されている。このトランジスタＱマは、ペースコレクタ
相互が接続されておシ、このペースにＰＮＰ形の第８の
トランジスタｑ・のペースが接続されている。すなわち
、上記第７、第８のトランジスタＱ？−Ｑｌは第２のカ
レントミツ−回路２３を形成している・ 一方、ＮＰＮ形の第９、第１０のトランジスタＱｅｅＱ
１ｏはベース相互が接続されて第３のカレントさツー回
路２４を形成しており、第９のトランジスタＱ・はエミ
、りが接地され、ペース−コレクタ相互が接続されて前
記第１のカレントミラー回路２０の第４のトランジスタ
Ｑ４のコレクタに接続されている・また、第１０のトラ
ンジスタＱｒｏは、エミッタが接地され、コレクタは前
記第２のカレン）ミラー回路２Ｊの第８のトランジスタ
Ｑ８のコレクタに接続されている。
そして、上記第１０のトランジスタＱｓｅのコレクタは
、ＮＰＮ形の出力トランジスタＱｌｌのペースに接続さ
れ、このトランジスタＱ１１のエミッタは接地され、こ
のコレクタに出力Ｖｏが得られる。
、ＮＰＮ形の出力トランジスタＱｌｌのペースに接続さ
れ、このトランジスタＱ１１のエミッタは接地され、こ
のコレクタに出力Ｖｏが得られる。
而して、上記構成において、第１電ｆｉ源２ノの電流を
１１、第２電流源２Ｊを１意で表し、Ｖム〉ｖｌ ｘｌ、＞ｒ鵞 となるように設定しておけば、次の動作が得られる。
１１、第２電流源２Ｊを１意で表し、Ｖム〉ｖｌ ｘｌ、＞ｒ鵞 となるように設定しておけば、次の動作が得られる。
（ａ） 入力電圧ｖ、〉第１の基準電圧Ｖ、のとき。
第１！ｌ１ｍ５対トランジスタでは第２のトランジスタ
Ｑｍがオンし４第２差動対トランジスタでは。
Ｑｍがオンし４第２差動対トランジスタでは。
第６のトランジスタＱ・がオンし、それぞれに対応して
電流１１ｓＩｌが流れる。この状態では、第３のトラン
ジスタＱ３に第２のトランジスタＱ３と同一の電流■１
が流れ、これと等しい電流１１が第４のトランジスタ９
４１、第９のトランジスタＱｓ、第１０のトランジスタ
Ｑ１゜Ｋ流れる。ｔた、第７のトランジスタＱマに第
６のトランジスタＱ−と同ｉの電流１３が流れ、ヒれ
と尋しい電流Ｉ３が＠８のトランジスタを流れて前記第
１ＯのトランジスタＱＩＯに供給される。したがって、
出力トランジスタＱｓｓのペースに着目すると、仁のペ
ースに対して電流の受渡しが零となっており、出力トラ
ンジスタＱｌｌはオフ（出力１０”）状態ζなる。
電流１１ｓＩｌが流れる。この状態では、第３のトラン
ジスタＱ３に第２のトランジスタＱ３と同一の電流■１
が流れ、これと等しい電流１１が第４のトランジスタ９
４１、第９のトランジスタＱｓ、第１０のトランジスタ
Ｑ１゜Ｋ流れる。ｔた、第７のトランジスタＱマに第
６のトランジスタＱ−と同ｉの電流１３が流れ、ヒれ
と尋しい電流Ｉ３が＠８のトランジスタを流れて前記第
１ＯのトランジスタＱＩＯに供給される。したがって、
出力トランジスタＱｓｓのペースに着目すると、仁のペ
ースに対して電流の受渡しが零となっており、出力トラ
ンジスタＱｌｌはオフ（出力１０”）状態ζなる。
（ｂ） 第１の基準電圧Ｖ、＞入力電圧Ｖ、）第一の
基準電圧のとき。
基準電圧のとき。
第１差動対トランジスタでは第１のトランジスタＱｓが
オンになシ、電流！ｌが流れる・このため、纂２、＃Ｉ
３、ｗｉ４、第９、＠１０の）ランジスタＱ嵩ａ Ｑｓ
＃ Ｑａ ＃ Ｑｅ ＃ Ｑｔｏはオフになシ
、電流は流れない、これに対して第２差動対トツンジス
タでは、第６１１０）ツンジスタＱ−がオンになシ、電
流！禦が第６、第７、第８のトランジスタＱ＠ ＃
Ｑｖ ｍ Ｑ−に流れて出力トランジスタＱｌｌのペ
ース側に電流Ｉ３が供給される九め、出力トランジスタ
Ｑｌｌはオン（出力“１”）状態となる。
オンになシ、電流！ｌが流れる・このため、纂２、＃Ｉ
３、ｗｉ４、第９、＠１０の）ランジスタＱ嵩ａ Ｑｓ
＃ Ｑａ ＃ Ｑｅ ＃ Ｑｔｏはオフになシ
、電流は流れない、これに対して第２差動対トツンジス
タでは、第６１１０）ツンジスタＱ−がオンになシ、電
流！禦が第６、第７、第８のトランジスタＱ＠ ＃
Ｑｖ ｍ Ｑ−に流れて出力トランジスタＱｌｌのペ
ース側に電流Ｉ３が供給される九め、出力トランジスタ
Ｑｌｌはオン（出力“１”）状態となる。
（、） 入力電圧ｖ１〈第２の基準電圧Ｖ、のとき。
纂１差動対トランジスタは第１０）ランジスタＱ１がオ
ンし、第２差動対トランジスタでは第５のトランジスタ
Ｑｓがオンにな）、電流Ｉ、が流れる。この九め、纂６
、纂７、＄８のトランジスタｑ・−Ｑｖ−Ｑ−はオフに
なシ、出力トランジスタＱｓ１のペース側には電流が流
れず、出力トランジスタＱ■はオフ（出力１０つ状態と
なる。
ンし、第２差動対トランジスタでは第５のトランジスタ
Ｑｓがオンにな）、電流Ｉ、が流れる。この九め、纂６
、纂７、＄８のトランジスタｑ・−Ｑｖ−Ｑ−はオフに
なシ、出力トランジスタＱｓ１のペース側には電流が流
れず、出力トランジスタＱ■はオフ（出力１０つ状態と
なる。
上述しえように入力電圧Ｖ、がＶＡ）Ｖ、）Ｖ。
Ｖ、（Ｍｌのときは出力″′０”となシ、ウインドコン
ノ中レータ動作が行われる。
ノ中レータ動作が行われる。
なお、前述した（−）の場合、Ｉｔ＞Ｉｓの条件がある
ので、電流！意は第１０のトランジスタＱｒｏに全て流
れ込んで出力“０”となるが、仮Ｋｌｔ＜Ｉｓとすれば
、このときの電流！意の一部が出力トランジスタＱｓｔ
のペース側に流れて出力“１“ になってしまうおそれ
がある。
ので、電流！意は第１０のトランジスタＱｒｏに全て流
れ込んで出力“０”となるが、仮Ｋｌｔ＜Ｉｓとすれば
、このときの電流！意の一部が出力トランジスタＱｓｔ
のペース側に流れて出力“１“ になってしまうおそれ
がある。
上述したようなウインドコンノ譬レータ回路によれば、
使用回路素子はトランジスタ９１〜Ｑｌｌおよび電流源
２１．２２の如く極めて少ない、また、集積回路化の際
にトランジスタ対の面積比を一定にすることは容易であ
るので、集積回路化によるウィンドコンツヤレータ動作
上の支障はなく、むしろ使用抵抗はなくもしく線電流源
２１．．２１に使用するとしても少ないので、集積回路
化に好適である。
使用回路素子はトランジスタ９１〜Ｑｌｌおよび電流源
２１．２２の如く極めて少ない、また、集積回路化の際
にトランジスタ対の面積比を一定にすることは容易であ
るので、集積回路化によるウィンドコンツヤレータ動作
上の支障はなく、むしろ使用抵抗はなくもしく線電流源
２１．．２１に使用するとしても少ないので、集積回路
化に好適である。
本実明線上述したように、使用回路素子数が少なく、集
積、回路化に好適なウイｙＩＩ＊ｙパレータ回路を提供
できる。
積、回路化に好適なウイｙＩＩ＊ｙパレータ回路を提供
できる。
第１図社従来のウィンドコン／母し−ｐ回路を示す回路
、第２図は本発明に係るクィンドコン・９レ一タ回路の
一実施例を示す回路図である。 ９１〜Ｑｌｌ・・・トランジスタ、Ｗｅｅ・・・［１）
Ｘ、■！・・・入力電圧、ＶＡ・・・第１の基準電圧、
ｖト・・第２の基準電圧、ｚｏ、ｘ３．２４−・・カレ
ントミラー回路、２１．２１−・・電流源。
、第２図は本発明に係るクィンドコン・９レ一タ回路の
一実施例を示す回路図である。 ９１〜Ｑｌｌ・・・トランジスタ、Ｗｅｅ・・・［１）
Ｘ、■！・・・入力電圧、ＶＡ・・・第１の基準電圧、
ｖト・・第２の基準電圧、ｚｏ、ｘ３．２４−・・カレ
ントミラー回路、２１．２１−・・電流源。
Claims (1)
- ペースに第１の基準電圧Ｖ、が印加されコレクタに電源
が接続された第１のトランジスタと、このトランジスタ
と差動対をなしペース−に入力電圧Ｖ！が印加された＄
１１２のトランジスタと、これら第１、第２のトランジ
スタの共通接続されたエミッタに！！続され九第１０１
Ｅ流源と、前記第２のトランジスタのコレクタと電源と
の関に入力側トランジスタＱｍが接続された第１のカレ
ントミラー回路と１前記第１の基準電圧ｖＡよ〕低い第
２の基準電圧Ｖ、がペースに印加されコレタタミ源が接
続された第５０）ランジスタと、とＯトランジスタと差
動対をなしペースに前記入力電圧ｖ１が印加された第６
のトランジスタと、これら第５、第６゛のトランジスタ
の共通接続畜れたエン、夕に接続され前記第１の電流源
の電流よ）小さい電流ｏＩＩｚｏｔ＊ｉｅｔと、前記第
６のトランジスタのコレクタと電源との間に入力側、ト
ランジスタＱｙが接続された第２のカレントミラー回路
と、前記第１のカレントミラー回路の出力側トランジス
タＱ４と接地端との間に入力側トランジスタｑ９が接続
され、前記第２のカレントミツ−回路の出力側トランジ
スタＱ−□と接地端との間に出力側トランジスタＱｓｅ
が接続された第３のカレントミラー回路と、このカレン
トさラー回路の出力側トランジスタＱ１＠のコレクタに
ペースが接続されエン、りが接地されコレクタが出力端
となる出力トランジスタＱ■とを具備することを特徴と
するウィンドコンパレータ回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15849581A JPS5859621A (ja) | 1981-10-05 | 1981-10-05 | ウインドコンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15849581A JPS5859621A (ja) | 1981-10-05 | 1981-10-05 | ウインドコンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5859621A true JPS5859621A (ja) | 1983-04-08 |
Family
ID=15672982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15849581A Pending JPS5859621A (ja) | 1981-10-05 | 1981-10-05 | ウインドコンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859621A (ja) |
-
1981
- 1981-10-05 JP JP15849581A patent/JPS5859621A/ja active Pending
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