JPS5857773B2 - 情報表示装置 - Google Patents

Description

【発明の詳細な説明】 この発明は情報の表示方式に関し、特に、たとえば電子
式翻訳器などにおける新規な表示の制御および動作を行
う表示方式に関する。

たとえば、電子式翻訳器などにおいて、英文や日本文な
どからなる情報を表示器に任意に表示できれば便利であ
る。

そこで、本出願人が一定時間ごとに表示体の表示内容を
１桁ずつシフトして連続情報を表示する表示方式を特願
昭５３−９１６８６により提供した。

しかしながら、上述の情報を限られた桁数の表示器に表
示する表示方式は前述に限らずその他にも種々考えられ
る。

それゆえに、この発明の主たる目的は、従来の表示方式
とは全く異なった新規な表示方式を提供することである
。

この発明は要約すれば、表示すべき文章などの情報たと
えばｒＭａｙ Ｉ ａｓｋ ｙｏｕ ｔｏ ｐｏｓｔ
ｔｈｉｓ −Ｉｅｔｔｅｒ ？Ｊを表示する場合、この
情報をワード単位で第１の記憶手段に記憶しておく。

そして、まず前述の情報のうちｒＭａｙ Ｉ ａｓｋ
ｙｏｕ ｔｏ ｐｏｓｔ Ｊを読出して第２の記憶手段
に記憶させて表示器に表示する。

そして、一定時間後洗に表示すべき単語「ｔｈｉｓ Ｊ
のキャラクタ数すなわち４文字分だけ前述の表示をシフ
トさせ、このｒｔｈｉｓＪを表示すべき表示桁を空白表
示させる。

さらに、そのシフトを終了した後その空白表示している
表示桁にｒｔｈｉｓＪを表示させるようにしたものであ
る。

この発明の上述の目的およびその他の目的と特徴は以下
に図面を参照して行なう詳細な説明から一層明らかとな
ろう。

第１図はこの発明の一実施例の表示方式を備えたプログ
ラム計算機の外観図である。

図において、表示部ＤＳＰはたとえば２１桁の表示領域
を有するドツトマトリクス表示器またはセグメント表示
器が用いられる。

キー人力部にはアルファベットＡ−Ｚのそれぞれに対応
してキーが設けらへ これらのキーを操作することによ
って、表示すべき情報を入力することができる。

そして、表示キーＤＫを操作することによって、キー人
力部Ｋから入力した情報を表示部ＤＳＰに表示すること
ができる。

第２図はこの発明の一実施例の表示方式を備える電子機
器の概略ブロック図である。

図において、中央処理装置（以下、ＣＰＵ）はデータを
記憶するためのランダムアクセスメモリ（以下、ＲＡＭ
）およびプログラムを記憶するリードオンリメモリ（図
示せず）を含む。

このＣＰ Ｕ （７）キーストローブ出力端子ｗ１〜ｗ
８およびキー入力端子に１〜に４を介して前記キー人力
部Ｋが接続される。

また、対向電極信号出力端子ｈ１〜ｈ７を介して表示部
ＤＳＰが接続される。

さらに、ＣＰＵに関連して表示制御部ＤＳＣと第１の記
憶手段としての外部メモｌＪＭＵ１と外部メモリＭＵ２
とが設けられる。

表示制御部ＤＳＣはたとえばランダムアクセスメモリに
よって構成されて表示データを記憶する第２の記憶手段
としての表示データ記憶部ＤＲＭを含む。

そして、この表示制御部ＤＳＣはＣＰＵの読み出し書き
込み信号端子Ｒ／Ｗ、表示（消去）制御信号出力端子Ｄ
ＩＳ 、メモリディジットアドレス出力端子ＢＬＴ、メ
モリファイルアドレス出力端子ＢＭＴ 、アドレスバス
ＡＢおよびデータバスＤＢによってＣＰＵに接続される
。

第３図は第２図に含まれる表示制御回路の概略フロック
図であ、る。

図において、表示データ記憶部ＤＲＭにはアドレスデコ
ーダＤＣが接続され、このデコーダＤＣはメモリディジ
ットアドレス出力端子ＢＬＴとメモリファイルアドレス
出力端子ＢＭＴより得られる情報をアドレスバスツＡＢ
を介してデコードする。

読み出し書き込み制御回路ＲＷＣはＲ／Ｗ端子より得ら
れる読み出し書き込み信号を得ることにより、表示デー
タ記憶部ＤＲＭの情報の読み出しおよび書き込みをデー
タ入出力端子ＤＩ１０を介して行なう。

表示データ記憶部ＤＲＭに記憶されている長石デークは
セグメントドライバＳＥＤによってデコードされ、セグ
メント信号出力端子Ｓ１〜５１２６から導出される。

表示消去制御信号端子ＤＩＳには、表示部ＤＳＰを表示
するときに論理「１」の表示制御信号が与えられ、消去
するときに論理「Ｏ」の消去制御信号が与えられる。

第４図はこの発明の表示方式を実行する計算機のＣＰＵ
装置の一実施例の論理回路線図であり、これらは第４Ａ
−４Ｄ図を含む。

第５図は第４図のＣＰＵ装置と特価な回路を図示する線
図である。

以下、ＣＰＵの具体的な論理回路構成について説明する
。

（ＣＰＵの回路構成） ＲＡＭはランダム・アクセス・メモリーで、入出力は４
ビット単位に行われ、ディジットアドレスとファイルア
ドレスを指定することによって所望υクデイジット内容
を入出力できる。

ＢＬはメモリーＲＡＭのデイジツトアドレスカウンク、
ＢＬＴはその出力端子、ＤＣｌはメモＩＪ−ＲＡＭのデ
ィジットアドレスデコーダ、ＢＭはメモリーＲＡＭのフ
ァイルアドレスカウンタ、ＢＭＴはその出力端子、ＤＣ
２はメモリーＲＡＭのファイルアドレスデコーダ、ＡＤ
ｌは加算器で、制御命令０が与えられた時は減算器とし
て、０が与えられない時は加算器として動作する。

ＡＤ２は加算器、 Ｇｌ・′マ加減算器ＡＤＩの一方
の入力に数値１或いはオペランド■Ａのいずれかを与え
るためのゲートで、制御命令［相］が与えられた時は１
を、［有］の時は■えを出力する。

ＳＢはメモリゾ゛イジットアドレスカウンクＢＬのカウ
ントダウン回路。

Ｇ２はメモリーディジットアドレスカウンタＢＬの入力
ゲ゛−ト、［相］の時は加減算器ＡＤ１の出力を、０の
時はオペランドＩＡを、＠の時はオペランドＩＢを、［
有］の時はカウントダウン回路ＳＢの出力を導出する。

Ｇ３は加減算器ＡＤ２の一方の入力に数値１、或いはオ
ペランドＩＡのいずれかを与えるためのゲートで、■の
時は数値１を、■の時はオペランドＩＡを出力する。

ＥＯはメモリーファイルアドレスカウンタＢＭの内容と
アキュムレータＡＣＣの内容との排他的論理和をゲー１
−Ｇ４に与える回路、該Ｇ４はメモリーファイルアドレ
スカウンタＢＭの入カゲ゛−トで、■の時は加減 ＡＤ
２の出力を、■はオペランドＩＡを、■の時はアキュム
レータＡＣＣの内容を、［相］の時はＥＯの内容を出力
する。

Ｇ５はメモＩＪ−ＲＡＭのファイル選択ゲート、ＤＣ３
はオペランド■６のデコーダで、オペランド■Ａを解読
し、メモリーの所望ビット指定信号をゲートＧ６に入力
させる。

Ｇ６はメモリーＲＡＭの入力ゲ゛−ト、制御命令■が与
えられた時はオペランドデコーダＤＣ３で指定されたメ
モリーの所望ビットに２進数１を人力させ、■の時はＤ
Ｃ３で指定されたメモリーの所望ビットに２進数Ｏを入
力させる回路を内蔵し、又■でアキュムレータＡＣＣの
内容を出力する。

Ｎｌ 、Ｎ２は表示制御用フラッグ、Ｇ４６はＮｌ 、
Ｎ２の入カゲ’−トでＯの時にオンする。

ＲＷは読み出し書き込み信号発生回路でＲ／Ｗがその出
力端子で［相］の時に読み出し、０の時に書き込みを行
なう。

ＲＯＭはリード・オンリー・メモリーＰＬはプログラム
・カウンタで、リード・オンリー・メモＩＪ−ＲＯＭの
所望ステップを指定する。

ＤＣ４はリード・オンリー・メモリーＲＯＭのステップ
アクセスデコーダ、Ｇ７はリード・オンリー・メモリー
ＲＯＭの出力ゲ゛−トで、ジャッジフリップフロップ（
Ｆ／Ｆ）Ｊがセットされた時は、ＲＯＭの出力のインス
トラクションデコーダＤＣ５への伝達が遮断される。

ＤＣ５はインストラクションデコーダで、ＲＯＭからの
インストラクションコードを解読するもので、ＲＯＭの
インストラクションコードはオペコード部分ＩＯとオペ
ランド部分■Ａ、■Ｂに分はラヘ オペコード部分読し
、そのオペコードに対応して制御命令■〜［相］のいず
れかを発生させる。

又オペランドをともなうオペコードであることを判断し
、その時に、オペランド■Ａ又はＩＢをそのまま出力さ
せる回路を内蔵する。

ＡＤ３は加算器で、プログラムカウンタＰＬの内容に数
値１を加え、カウントアツプさせるためのもの。

Ｇ８はプログラムカウンタＰＬの入力ゲートで、［相］
の時はオペランド■Ａを出力し、Ｏの時はプログラムス
タックレジスタＳＰの内容を伝達する。

［相］、Ｏの処理時及びゲートＧ３９用の［相］の処理
時は加算器ＡＤ３の出力は伝達されない。

［相］、Ｏ９［相］以外はＡＤ３出力を伝達し、自動的
にプログラムカウンタＰＬの内容に１を加える。

ＦＣはフラッグＦ／Ｆ、Ｇ９はフラッグＦ／Ｆ Ｆ Ｃ
の入力ゲート、０の時は２進数１を、［相］の時は２進
数ＯをそれぞれフラッグＦ／Ｆ Ｆ Ｃに入力させるた
めのものである。

ＧＩＯはキー信号発生ゲートで、フラッグＦ／ＦＦＣが
リセット状態（０）の侍はメモリーディジットアドレス
デコーダＤＣＩの所望出力をそのまま出力させ、フラッ
グＦ／ＦＦＣがセット状態１の時はＤＣＩ出力の如何に
か＼わらず■１〜Ｉｎの出力を一斉に１にする回路を内
蔵する。

ＣＧはクロックジェネレータ、Ｄ■は分周回路、Ｈは表
示用カウンタ、ＢＰは液晶表示体の為の対向電極信号発
生回路、ｈ１〜ｈ７は対向電極信号出力端子を示す。

ＡＣＣは４ビツトで構成されるアキュムレータ、Ｘは４
ビツトで構成されるテンポラリ−（一時記憶）レジスタ
、Ｇ１１はテンポラリ−レジスタＸの入力ゲートで、［
相］の時はアキュムレータＡＣＣの内容を伝達し、［相
］の時はスタックレジスタＳＸの内容を伝達する。

ＡＤ４は加算器で、アキュムレータＡＣＣの内容と他の
データを２進加算するために用いられる。

２進加算の際、第４ビツトの加算でキャリーが出ればＣ
４出力を１にする。

ＣはキャリーＦ／Ｆ、Ｃ１２はキャリーＦ／Ｆの入力ゲ
ート、制御命令■の発生時に、もし第４ビツトキヤリー
Ｃ４が１であれはキャリーＦ ／Ｆ Ｃに１を入力し、
Ｃ４がＯであればＣにＯを入力する回路を内蔵する。

■の時はＣに１を、［相］の時はＣにＯを入力するため
のものである。

Ｃ１３はキャリーを含めた２進加算を加算器ＡＤ４で行
わせるためのキヤＩＪ−Ｃ人カゲートで、［相］の時に
キャリーＦ／ＦＣの出力を加算器ＡＤ４に伝達する。

Ｃ１４は加算器ＡＤ４の入力ゲートで、Ｏの時はメモＩ
Ｊ−ＲＡＭの出力を、［相］の時はオペランド■Ａを伝
達する。

Ｆは４ビツトで構成される出力バッファレジスタ、Ｃ１
５は出力バッファレジスタＦの入力ゲ゛−トで、■の時
にアキュムレータＡＣＣの内容を伝達し、Ｆに入力する
もの。

ＳＤは出力デコーダで、出力バッファレジスタＦの内容
を解読し、表示体セグメント信号ＳＳＩ〜ＳＳｎに変換
するためのもの。

Ｗは出力バッファレジスタ、ＳＨＣは出力バッファレジ
スタＷの全ビット内容を一斉に１ビツト右シフトするた
めのもので［相］又は［相］が発生した時に動作する出
力バッファレジスタＷのシフト回路である。

Ｇ１６は出力バッファレジスタＷの入力ゲートで、■の
時にはＷの第１ビツトに１を入力し、［相］の時にはＷ
の第１ビツトにＯを入力させるためのものであり、なお
Ｗの第１ビツトに１又はＯを入力する直前で出力バッフ
ァシフト回路ＳＨＣが動作し、シフトした後に入力され
る様にされているものとする。

ＮＰは出力コントロールフラッグＦ／Ｆ％ Ｇ１７は出
力コントロールフラグＦ／ＦＮＰＯ）入力ゲートで、■
の時に１を入力し、［相］の時はＯを入力する。

Ｇ１８はバッファレジスタＷの出力コントロールゲート
で、フラッグＦ／Ｆ Ｎ Ｐがセット１になっている時
のみ、Ｗの各ビットの出力を一斉ニ出力させるためのも
のである。

このＷレジスタの出力信号をキーストローブ信号として
用いることができる。

ＪはジャッジＦ／Ｆ、ＩＶＩ〜ＩＶ４はインパーク回路
、Ｇ１９はジャッジＦ／ＦＪの入力ゲートで、°［相］
の時に入力ＫＮＩの状態をＪに伝達するためのものであ
る。

ただし、インバータＩＶＩを介しているのでＫＮ１＝０
の時にＪ二１となる。

Ｇ２０はジャッジＦ／ＦＪの入カゲ゛−トで、■の時に
入力ＫＮ２の状態をＪに伝達する。

たゾし、インパークＩＶ２を介しているのでＫＮ２＝０
の時にＪ＝１となる。

Ｇ２１はジャッジＦ／ＦＪの入力ゲートで、［相］の時
に入力ＫＦＩの状態をＪに伝達するためのもの。

ただしインバータＩＶ３を介しているのでＫＦＩ＝０の
時にＪｌとなる。

Ｇ２２はジャッジＦ／ＦＪの入力ゲートで、［相］の時
に入力ＫＦ２の状態をＪに伝達するためのもの。

たゾしインバータＩＶ４を介しているのでＫＦ２の時に
Ｊ＝１となる。

Ｇ２３はジャッジＦ／ＦＪの入力ゲートで、［相］の時
に入力ＡＫの状態をＪに伝達するためのもの。

ＡＫ＝１の時Ｊ＝１となる。

Ｇ２４はジャッジＦ／ＦＪの入力ゲートで、＠の時に入
力ＴＡＢの状態をＪに伝達するためのもの。

ＴＡＢ＝１の時Ｊ＝１となる。Ｇ２８はジャッジＦ／Ｆ
Ｊのセット用ケ゛−トで、［有］の時に１をＪに人力す
るためのもの。

■１は比較回路で、メモリーディジットアドレスカウン
タＢＬの内容と予め定められたデータとを比較し、一致
していれば出力１を発生するもので、＠又は＠が発生さ
れた時に回路が動作する。

比較すべきデータはゲ゛−４０２６より出力される。

Ｇ２６は比較回路■１への比較値入力ゲートで、比較値
ｎ１とはメモ１−ＲＡＭの制御上よく利用される高い側
の特定アドレス値に対応する。

＠の時はｎｌを比較値にするために出力させ、＠の時は
ｎ２を比較値にするために出力させる。

Ｇ２７はジャッジＦ／ＦＪの入力ゲートで、＠の時キヤ
ＩＪ−Ｆ／ＦＣの内容が１の時、Ｊに１を入力する。

ＤＣ６はオペランド■Ａの解読器で、オペランド■Ａを
解読し、メモＩＪ−ＲＡＭの所望ビットの内容が１かど
うかのジャッジに用いる。

Ｇ２８はメモＩＪ−ＲＡＭのオペランド解読器ｎＣ６で
指定されたビット内容をジャッジＦ／Ｆに伝達するゲー
トで、＠の時に動作する。

ＲＡＭの指定ビットが１の時Ｊ＝１となる様にする。

■２は比較回路で、アキュムレータＡＣＣの内容とオペ
ランド■Ａの内容が等しいかどうかをジャッジし、等し
い時出力１を発生ずるもので＠の時に動作する。

■３は比較回路で、メモリーディジットアドレスカウン
タＢＬの内容とオペランド■Ａの内容が等しいかどうか
をジャッジし、等しい時出力１を発生するもので＠の時
に動作する。

ｖ４は比較回路で、アキュムレータＡＣＣの内容とメモ
リーＲＡＭの内容が等しいかどうかをジャッジし、等し
い時に出力１を発生する。

Ｇ２９は加算器第４ビツトキヤリーＣ４のジャッジＦ／
ＦＪへの伝達ゲートで、［相］の時Ｃ４をＦ／ＦＪに伝
達する。

Ｃ４の時Ｊ＝１となる。

ＦＡはフラッグフリップフロップ、Ｇ３１はフラッグＦ
／ＦＦＡの入カゲ゛−トで、■の時１を出力、＠の時Ｏ
を出力する。

Ｇ３２はジャッジＦ／ＦＪの入力ゲートで、フラッグＦ
／Ｆ Ｆ Ａが１のときＦ／ＦＪをセットする。

ＦＢはフラッグＦ／Ｆ、０３３はフラッグＦ／ＦＦＢの
入力ゲートで、■の時、１の出力、［相］の時０を出力
する。

Ｇ３４はジャッジＦ／ＦＪの入力ゲートでフラッグＦ／
ＦＦＢの内容をＦ／ＦＪに伝達するもので＠の時動作す
る。

Ｇ４４はジャッジＦ／ＦＪの入カケ゛−トで、入力αの
内容を伝達するものでＯによって動作する。

α−１の時Ｊ二１となる。

Ｇ３５はジャッジＦ／ＦＪの入力ゲートで、人力βの内
容を伝達するものテ秒によって動作する。

β＝１の時Ｊ＝１となる。Ｇ４５はアキュムレータＡＣ
Ｃの出力ゲートであって［相］の時アキュムレータＡＣ
Ｃの内容を表示データ記憶部ＤＲＭへのデータ入力端子
ＤＩ１０へ伝達する。

Ｇ３６はアキュムレータＡＣＣの入カゲ゛−トで、［相
］の時は加算器ＡＤ４の出力を伝達し、Ｏの時はインバ
ータＩＶ５にてアキュムレータ＆ＣＣの内容を反転し伝
達する。

［相］の時はメモＩＪ−ＲＡＭの内容を伝達し、０の時
はオペランド■いの内容を伝達する。

［相］の時は入力に１〜に４の４ビツトの内容を伝達す
る。

［相］の時はスタックレジスタＳＡの内容を伝達する。

＠の時は表示データ記憶部ＤＲＭからのデータをＤＩｌ
ｏより伝達する。

■ＩＶ５はインバータ回路、ＳＡはスタックレジスタで
出力がシステム外に導出されている。

ＳＸはスタックレジスタで出力がシステム外に導出され
ている。

Ｇ３７はスタックレジスタＳＡの入力ゲートで、［相］
の時、アキュムレータＡＣＣの内容を伝達する。

Ｇ３８はスタックレジスタＳＸの入カゲ゛−トで、［相
］の時、テンポラリ−レジスタＸの内容を伝達する。

ＳＰはプログラムスタックレジスタ、Ｇ３９はプログラ
ムスタックレジスタＳＰの入力ゲートで、［相］の時プ
ログラムカウンタＰＬの内容に加算器ＡＤ３にて１を加
えたものをプログラムスタックレジスタに導入するため
のものである。

次に前記ＣＰＵ装置の記憶部ＲＯＭに記憶されるインス
トラクションコード、とそのインストラクション塩、動
作内容及びインストラクションコードに基づき発生する
制御命令の一例を下表に示す。

表に於て、Ａ：インストラクションコード、Ｂ：インス
トラクション塩、Ｃ：内容、Ｄ：ＣＰＵ制御命令を示す
。

アキュムレータＡＣＣ，メモリーＲＡＭ、キャリーＦ／
ＦＣの内容を２進加算し、加算結果をアキュムレータＡ
ＣＣに入力する。

ＤＣ８Ｋ アキュムレータＡＣＣ，メモリーＲＡ Ｍ、キャリーＦ
／ＦＣの内容を２進加算し、加算結果をアキュムレータ
ＡＣＣに入力すると共に、この加算結果で第４ビツトキ
ヤリイＣ４が発生すれば次のプログラムステップをスキ
ップする。

ＤＩ アキュムレータＡＣＣの内容と、オペランド■えを２進
加算し、加算結果をアキュムレータＡＣＣに入力すると
共に、この加算結果で第４ビツトキヤリイＣ４が発生す
れば次のプログラムステップをスキップする。

Ｃ オペランド■Ａを１０１０（１０進数１０）に定め、Ａ
ＤＩ命令と同様にアキュムレータＡＣＣの内容と、この
オペランドＩＡを２進加算することによって実質的にア
キュムレータＡＣＣの内容に１０進数１０を加算し、そ
の結果をＡＣＣに入力する。

Ｃ キャリイＦ／ＦＣをセットする。

（Ｃに１を入力する。）Ｃ キャリイＦ／ＦＣをリセットする。

（Ｃに０を入力する。）３Ｍ オペランド■えの内容を解読し、オペランドで指定され
たメモリーの所望ピントをセットする。

（１を入力する。）３Ｍ オペランド■Ａの内容を解読し、オペランドで指定され
たメモリーの所望ビットをリセットする。

（０を入力する。）ＯＭＡ アキュムレータＡＣＣの各ビットの内容を反転し、１５
の補数をとリアキュムレータＡＣＣに入力する。

ＤＩ アキュムレータＡＣＣにオペランドＩＡを導入する。

メモＩＪ−ＲＡＭの内容をアキュムレータＡＣＣに導入
すると共に、オペランド■Ａをファイルアドレスカウン
タＢＭに入力する。

Ｉ メモリーＲＡＭの内容をアキュムレータＡＣＣに導入す
ると共に、オペランドＩＡをメモリーファイルアドレス
カウンタＢＭに入力する。

さらにメモリーディジットアドレスカウンタＢＬをアッ
プさせる。

たくしＢＬの内容が予め定めた値ｎ１に等しい時は次の
プログラムステップをスキップする。

ＬＤ メモＩＪ−ＲＡＭの内容をアキュムレータＡＣＣに導入
すると共に、オペランドＩＡをメモリーファイルアドレ
スカウンタＢＭに入力する。

さらにメモリーディジットアドレスカウンタＢＬをダウ
ンさせる。

ただしＢＩ、の内容が予め定めた値ｎ２に等しい時は次
のプログラムステップをスキップする。

メモＩＪ−ＲＡＭの内容とアキュムレータＡＣＣの内容
を交換すると共に、オペランド■えをメモリーファイル
アドレスカウンタＢＭに入力する。

Ｉ メモＩＪ−ＲＡＭの内容とアキュムレータＡＣＣの内容
を交換すると共に、オペランド■いをメモリーファイル
アドレスカウンタＢＭに入力する。

さらにメモリーチ゛イジツトアドレスカウンタＢＬをア
ップさせる。

ただし、ＢＬの内容が予め定めた値ｎ１に等しい時は次
のプログラムステップをスキップする。

Ｄ メモＩＪ−ＲＡＭの内容とアキュムレータＡＣＣの内容
を交換すると共に、オペランド■えをメモリーファイル
アドレスカウンタＢＭに入力する。

さらにメモリーディジットアドレスカウンタＢＬをダウ
ンさせる。

ただし、ＢＬの内容が予め定めた値ｎ２に等しい時は次
のプログラムステップをスキップする。

ＢＬＩ オペランド■Ａとメモリーディジットアドレスカウンタ
ＢＬに入力する。

Ｂ オペランド■６をメモリーファイルアドレスカウンタＢ
Ｍに入力すると共に、オペランドＩＢをメモリーチ゛イ
ジツトアドレスカウンタＢＬに入力する。

ＢＬＩ メモリーディジットアドレスカウンタＢＬの内容とオペ
ランドＩＡを２進加算し、加算結果をＢＬに入れる。

ただし、ＢＬの内容があらかじめ定めた値ｎ１に等しい
時は次のプログラムをスキップする。

ＢＭＩ メモリーファイルアドレスカウンタＢＭの内容とオペラ
ンド■Ａを２進加算し、加算結果をＢＭに入れる。

オペランド■いをプログラムステップカウンタＰＬに入
力する。

ＫＣ キャリーＦ／ＦＣが１ならば次のプログラムステップを
スキップする。

ＫＭ オペランド■Ａの内容を解読し、オペランドで指定され
たメモリーの所望ビットが１であれば次のプログラムス
テップをスキップする。

ＫＢＩ メモリーデイジットアドレスカウンクＢＬの内容とオペ
ランド■Ａを比較し、等しい時には次のプログラムステ
ップをスキップする。

ＫＡ Ｉ アキュムレータＡＣＣの内容と、オペランド■Ａを比較
し、等しい時には次のプログラムステップをスキップす
る。

ＫＡＭ アキュムレータＡＣＣの内容と、メモＩＪ−ＲＡＭの内
容を比較し、等しい時には次のプログラムステップをス
キップする。

ＫＮ Ｉ ＫＮＩ入力がＯの時、次のプログラムステップをスキッ
プする。

ＫＮ２ ＫＮ２人力がＯの時、次のプログラムステップをスキッ
プする。

ＫＦＩ ＫＦＩ入力がＯの時、次のプログラムステップをスキッ
プする。

ＫＦ ２ ＫＦ２人力が０の時、次のプログラムステップをスキッ
プする。

ＫＡＫ ＡＫ大入力１の時、次のプログラムステップをスキップ
する。

ＫＴＡＢ ＴＡＢ入力が１の時、次のプログラムステップをスキッ
プする。

ＫＦＡ フラッグＦ／ＦＦＡが１の時、次の′プログラムステッ
プをスキップする。

ＫＦＢ フラッグＦ／Ｆ Ｆ Ｂが１の時、次のプログラムステ
ップをスキップする。

ＩＳ 出力バッファレジスタＷの内容を１ビツト右シフトする
と共に、第１ビツト（最上位ビット）に１を入力する。

ＩＲ 出力バッファレジスタＷの内容を１ビツト右シフトする
と共に、第１ビツト（最上位ビット）にＯを入力する。

ＦＳ バッファレジスタＷ出力コントロールＦ／ＰＮＰをセッ
トする。

（１を入力する。

）ＰＲ バッファレジスタＷ出力コントロールＦ／ＦＮＰをリセ
ットする。

（Ｏを入力する。）ＴＦ アキュムレータＡＣＣの内容を出力バッファレジスフＦ
に転送する。

ＸＡ アキュムレータＡＣＣの内容をテンポラリ−レジスタＸ
に導入する。

ＡＸ アキュムレータＡＣＣの内容とテンポラリ−レジスタＸ
の内容を変換する。

ＦＡ フラッグＦ／ＦＦＡをセットする。

（１を入力する。）ＦＡ フラッグＦ／ＦＦＡをリセットする。

（Ｏを入力する。）ＦＢ フラッグＦ／ＦＦＢをセットする。

（１を入力する。）ＦＢ フラッグＦ／ＦＦＢをリセットする。

（０を入力する。）ＦＣ 入力テスト用フラッグＦ／ＦＦＣをセットする。

（１を入力する。）ＦＣ 入力テスト用フラッグＦ／ＦＦＣをリセットする。

（０を入力する。

）ＦＤ 入力テスト用フラッグＦ／ＦＦＤをセットする。

（１を入力する。

）ＦＤ 入力テスト用フラッグＦ／ＦＦＤをリセットする。

ＦＥ 入力テスト用フラッグＦ／ＦＦＥをセットする。

（１を入力する。

）ＦＥ 入力テスト用フラッグＦ／ＦＦＥをリセットする。

（０を入力する。

）ＫＡ 入力αが１の時、次のプログラムステップをスキップす
る。

ＫＢ 入力βが１の時、次のプログラムステップをスキップす
る。

ＴＡ 入力に１〜に４の内容をアキュムレータＡＣＣに導入す
るる。

ＴＰＯ アキュムレータＡＣＣの内容をスタックレジスタＳＡに
、テンポラリ−レジスタＸの内容をスタックレジスタＳ
Ｘに導入する。

ＸＰＯ アキュムレータＡＣＣの内容とスタックレジスタＳＡの
内容を交換し、テンポラリ−レジスタＸの内容とスタッ
クレジスタＳＸの内容を変換する。

ＴＭＬ プログラムカウンタＰＬの内容に１を加えたものをプロ
グラムスタックレジスタＳＰに転送する。

さらにオペランド■。をプログラムカウンタＰＬに導入
する。

ＩＴ プログラムスタックレジスタＳＰの内容をプログラムカ
ウンタＰＬに転送する。

ＩＮ 表示制御フラッグにオペランド■ＡＩＢを転送する。

ＥＡＤ 外部よりＤＩｌｏに入力されるデータをアキュムレータ
ＡＣＣに導入する。

ＴＯＲ アキュムレータＡＣＣの内容をＤＩｌｏに出力する。

ＥＸ メモＩＪ−ＲＡＭの内容とアキュムレータの内容を交換
すると共にオペランド■えとメモリーファイルアドレス
カウンタＢＭの内容とのＥＸ−ＯＲをＢＭに入れる。

ＥＣＢ メモリディジットアドレスカウンタＢＬの内容をカウン
トダウンする。

ただしＢＬの内容があらかじめ定められた値ｎ２に等し
い時は次の命令をスキップする。

次に、ＣＰＵ装置内のＲＯＭ（ＩＪ−ド・オンリー・メ
モリー）に記憶されるオペコードとオペランドの関係を
第２表に示す。

但し、■ｏ：オペコード ＩＡＩＢ：オペランド こ＼で、例えば、リード・オンリー・メモリーＲＯＭの
出力を１０ビツトとした場合を例に採ると、インストラ
クションＡＤ或いはＣＯＭＡ（第１表参照）はインスト
ラクションデコーダＤＣ５で１０ビツトのコードが各々
０００１０１１０００或いは０００１０１１１１１であ
ることを解読して判断され制御命令Ｏ２［相］或いはＯ
を発生する。

方５ＫＢＩは上位６ビツトが０００１１０であることで
判断さへ この時下位４ピツｈｏ０１０はオペランド■
いとして扱われる。

さらにＬＢは上位２ビツトが０１であることで判断され
、この時第３〜第８ビツトの００１０１０はオペランド
■Ａとして扱わへ第９．第１０ビツトの１１はオペラン
ドＩＢとして扱われる。

オペランド（ａｐｒａｎｄ ）は命令語の構成部分で、
データや次の命令の貯えられているアドレスなどを示す
部分で、命令のアドレス部と言うことができる。

次に、上述したＣＰＵ装置の主な処理動作の一例（以下
、これを処理リストと呼ぶ。

）について説明する。

（処理リスト） （１）同じ数値ＮをメモＩＪ−ＲＡＭの所望領域に導入
する。

（ＮＮＮ→Ｘ）（２）予め定められた複数の異なる数値
をメモリーの所望領域に導入する。

（Ｎｌ 、Ｎ２．Ｎ３・・・→Ｘ） （３） メモリーの所望領域の内容をメモリーの他の
所望領域に転送する。

（Ｘ→Ｙ）（４）メモリーの所望領域の内容をメモリー
の他の所望領域の内容と交換する。

（Ｘ−＋Ｙ）（５）メモリーの所望領域に予め定められ
た数値Ｎを２進加算又は減算する。

（Ｘ±Ｎ）（６）メモリーの所望領域の内容に他の領域
の内容を１０進加算する。

（Ｘ±Ｙ）（７）所望領域のメモリーの内容を１デイジ
ツトシフトする。

（Ｘ右、Ｘ左）（８）メモリーの所望領域の１ビツトコ
ンデイシヨナルＦ／Ｆをセット又はリセットする。

（Ｆｓｅｔ。Ｆｒｅｓｅｔ） （９）メモリーの所望領域の１ビツトコンデイシヨナル
Ｆ／Ｆの内容をジャッジし、ジャッジ結果で次に進むプ
ログラムアドレスを変える。

（１０）メモリーの所望領域のディジット内容が予め定
められた数値かどうかをジャッジし、ジャッジ結果で次
に進むプログラムステップを変える。

０１）メモリーの所望領域の複数ディジットの内容が全
て予め定められた数値と等しいかどうかをジャッジし、
ジャッジ結果でプログラムステップを変える。

０２）メモリーの所望領域の内容が予め定めた数値より
も小さいかどうかをジャッジし、ジャッジ結果で次に進
むプログラムステップを変える。

０３）メモリーの所望領域の内容が予め定めた数値より
も大きいかどうかをジャッジし、ジャッジ結果で次に進
むプログラムステップを変える。

０４）メモリーの所望領域の内容を表示する。

ａつ 押圧されたキースイッチの種類を判別する。

（１６）外部メモリーの同一ファイルアドレス内でディ
ジット単位でシフトを行なう。

次にこれらの上記（１）〜０５）の処理をインストラク
ションコードに基づいて実行する場合の具体例を前記処
理リストに従って例を挙げる。

Ｐｌ・・・処理すべき外部メモリのチップに対応する数
値ＮをＡｃｃに導入する。

Ｐ２・・・Ｐｌで指定した数値ＮをバッファレジスタＦ
に転送する。

Ｐ３・・・処理すべきメモリの領域をファイルアドレス
ｍＡとディジットアドレスｎＥで指定する。

Ｐ４・・・Ｐ３で指定したメモリ領域の内容をＡｃｃに
導入する。

Ｐ５・・・転送すべき外部メモリのチップに対応する数
値ＭをＡｃｃに導入するＯ Ｐ６・・・Ｐ５で指定した数値ＭをバッファレジスタＦ
へ転送する。

Ｐｌ・・・処理すべきメモリの領域をファイルアドレス
ｍＢとディジットアドレスｎＦで指定する。

Ｐ８・・・Ｐｌで指定したメモリ領域へＰ４でＡｃｃに
導入した内容を転送することによりＴｙｐｅ４の処理を
実行する。

Ｐｌ・・・表示体を時分割表示させるための桁選択信号
を発生させるバッファレジスタＷの全内容をリセットす
るためにＷのビット数０１をＡＣＣに入力する。

Ｐ２・・・レジスタＷの全内容を１ビツト右シフト後１
第１ビツトに０を入力する。

Ｐ３でＣ４−１になるまでＰ４を介してこれをくり返す
ことによってＷの全内容をリセットする。

Ｐ３・・・オペランドＩＡを１１１１にすることによっ
てＡＣ＋１１１１がなさへ実質的にＡＣＣ−１を行う。

ＰｌでＡＣＣに０１を入れているのでこの回数をくり返
すことによってＡＣＣ＝０となった次の１１１１との加
算の時のみ第４ビツトキヤリーＣ４がＯになるのでこの
時のみＰ４へ進へ それ以外はＰ５ヘスキツプする。

Ｐ４・・・ＡＣ＋１１１１にて第４ビツトキヤリーＣ４
＝Ｏの時はＷの全内容をＯにしたということで前処理を
終え、メモリーの表示ステップの第１アドレスＰ６をジ
ャンプする。

Ｐ５・・・ＡＣＣ＋１１１１にて第４ビットキャＩＪ−
Ｃ４＝１の時はまたＷの全内容をＯにする処理を終えて
いないのでＰ２に戻り、ＷへのＯ入力をくり返す。

Ｐ６・・・表示すべき内容の入っているメモリー領域の
第１位桁をファイルアドレスｍＡとディジットアドレス
ｎＡで指定する。

Ｐ７・・・表示用桁選択信号を発生させるレジスタＷの
内容を１ビツト右シフトさせた後、第１ビツトに１を入
れる。

これにて第１桁表示体への桁選択信号供給に備える。

Ｐ８−０．指定されたメモリーの所望領域の内容をＡＣ
Ｃに入力する。

メモリーファイルアドレスは変えずｍＡである。

又、次桁処理に備え、ディジットアドレスをダウンさせ
ておく。

Ｐ９・・・ＡＣＣに入っているメモリーの内容を出力バ
ッファレジスタＦに転送する。

レジスタＦの内容はセグメントデコーダＳＤに入力さヘ
セグメント表示用信号を発生させる。

ＰＩＯ・・・レジスタＷの内容を外部に表示信号として
出力するためコンデイショナルＦ／ ＦＮＰに１を入れ、セット状態にする。

これにて第１桁の表示体でＰ９で処理したメモリー内容
を表示する。

ｐＨ・・・１桁分の表示時間を決めるためのカウント初
期値ｎ２をＡＣＣに入力する。

ＰＩ３・・・Ｐ３と同じ様に実質的にＡＣＣ−１を行う
。

ＡＣＣがＯになった時はＰＩ３へ、ＡＣＣの内容がＯで
ない時（Ｃ４＝１の時）はＰ１４ヘスキツプしてこの処
理をくり返す。

ＰＩ３・・・所望表示時間をＰＩ３のＡＣＣの内容カウ
ントで処理し、カウントを終了すると、ＰＩ３を介して
Ｐ１５ヘジャンプする。

このカウント時間が１桁表示時間になる。

ＰＩ３・・・所望表示時間が経過するまではＰＩ３から
ＰＩ３をスキップしてＰＩ３に進み、再びＰＩ３にジャ
ンプし、これをくり返す。

ＰＩ３・・・ＮＰをリセットし、表示体への桁選択信号
の供給をストップする。

次にＰＩＯで再びＮＰがセットされるまでは表示の隣接
桁信号による重なり表示防止に適用される。

ＰＩ３・・・次桁の表示に備え、レジスタＷを１ビツト
右シフトすると共に第１ビツトにＯを入れ、実質的に１
ビツト下位桁にＰ７で入力した１をシフトし、次桁選択
に備える。

ＰＩ３・・・表示すべきメモリーの最終ディジットを終
えたかどうかのチェックで、Ｐ８の処理でＢＬ−１がな
されているので、最終ディジット−１の値ｎＥになった
かどうかをチェックする。

ＰＩ３・・・最終ディジットが到来していない時はＰ８
に戻り、次桁の表示処理をする。

ＰＩ３・・・例えば、フラッグＦ／ＦＦＡを表示の終了
条件とすれば、ＦＡ＝１でＰ２Ｏをスキップして一連の
表示処理を終える。

Ｐ２Ｏ・・・ＰＩ３でＦＡ＝Ｏならば再び第１デイジツ
トから表示処理をくり返すべくＰ６にジャンプする。

択信号を発生させるバッファレジスタＷの全内容をリセ
ットするために、Ｗのビット数０１をＡＣＣに入力する
。

Ｐ２・・・レジスタＷの全内容を１ビツト右シフト後、
第］ビットに０を入力する。

Ｐ３でＣ４＝１になるまでＰ４を介してこれをくり返す
ことによってＷの全内容をリセットする。

Ｐ３・・・オペランドＩＡを１１１１とすることによっ
てＡＣ＋１１１１がなされ、実質的にＡＣＣ−１を行う
。

ＰｌでＡＣＣにｎｌを入れているのでこの回数をくり返
すことによってＡＣＣ＝０になった次の１１１１との加
算の時のみ第４ビットキャＩＪ−Ｃ４がＯになるので、
この時のみＰ４へ進み、それ以外はＰ５ヘスキツプする
。

Ｐ４・・・ＡＣＣ＋１１１１にて第４ビットキャＩＪ−
Ｃ４＝０の時は、Ｗの全内容をＯにしたということで前
処理を終え、メモリーの表示ステップの第１アドレスＰ
６ヘジヤンプする。

Ｐ５・・・ＡＣＣ＋１１１１にて第４ビットキャＩＪ−
Ｃ４＝１の時は、またＷの全内容を０にする処理を終え
ていないのでＰ２に戻り、Ｗへの０人力をくり返す。

Ｐ６・・・表示すべき内容の入っているメモリー領域の
第１位桁の上位４ビツトをファイルアドレスｍＡとディ
ジットアドレスｎＡで指定する。

Ｐｌ・・・指定されたメモリーの所望領域の内容をＡＣ
Ｃに入力する。

メモリーファイルアドレスは変えずｍＡである。

又ディジットアドレスをダウンさせ下位４ビツトを指定
する。

Ｐ８・・・ＡＣＣの内容、すなわち上位４ビツトをテン
ポラリ−レジスタＸに転送する。

Ｐ９・・・指定されたメモリーの所望領域の内容をＡＣ
Ｃに入力する。

メモリーファイルアドレスは変えずｍＡである。

又ディジットアドレスをダウンさせ、次桁の上位４ビツ
トを指定する。

ＰＩＯ・・・ＡＣＣの内容をスタックレジスタＳＡに、
テンポラリ−レジスタＸの内容をスタックレジスタＳＸ
に導入する。

ｐＨ・・・表示用桁選択信号を発生させるレジスタＷの
内容を１ビツト右シフトさせた後、第１ビツトに１を入
れる。

これにて第１桁選択信号供給に備える。

Ｐｌ２・・・レジスタＷの内容を外部に表示信号として
出力するためのコンデイショナルＦ／ＦＮＰに１を入れ
セット状態にする。

これにて第１桁の表示体でＰＩＯで処理したメモリ内容
を表示する。

Ｐｌ３・・・１桁分の表示時間を決めるためのカウント
初期値ｎ２をＡＣＣに入力する。

Ｐｌ４・・・Ｐ３と同じ様に実質的にＡＣＣ−１を行う
。

ＡＣＣがＯになったときはＰｌ５へ、ＡＣＣ＼Ｏの時（
Ｃ４＝１の時）はＰｌ６・＼スキップしてこの処理をく
り返す。

Ｐｌ５・・・所望表示時間をＰｌ４のＡＣＣの内容をカ
ウントで処理し、カウントを終了すると、Ｐｌ５を介し
てＰ１７ヘジヤンプする。

このカウント時間が１桁表示時間になる。

Ｐｌ６・・・所望表示時間が経過するまで６ＪＰ１４か
らＰｌ５をスキップしてＰｌ６へ進み、再びＰｌ４にジ
ャンプし、これをくり返す。

Ｐｌ７・・・ＮＰをリセットし、表示体への桁選択信号
の供給をストップする。

次にＰＩＯで再びＮＰがセットされるまでは表示の隣接
桁信号により重なり表示防止に適用される。

Ｐｌ８・・・次桁の表示に備え、レジスタＷを１ビツト
右シフトすると共に第１ビツトにＯを人へ 実質的に１
ビツト下位桁にＰｌで入力した１をシフトする。

Ｐｌ９・・・表示すべきメモリーの最終ディジットを終
えたかどうかのチェックで、Ｐ９の処理でＢＬ−１がな
されているので最終ディジット−１の値ｎＥになったか
チェックする。

Ｐ２Ｏ・・・最終ディジットが到来していない時はＰｌ
に戻り、次桁の表示処理をする。

０５） Ｐｌ９・・・レジスタＷの全ディジットの内容を表示後
、フラッグＦ／ＦＦＣをセットし、キー信号■１〜Ｉｎ
を全て１にする。

ＰＺ０・・・キー人力ＫＮＩに接続されているキ一群の
いずれかが押されていればＰ３０ヘジャンプする。

Ｐ２２〜Ｐ２７・・・キー人力ＫＮ２〜ＫＦ２の各各に
対して、接続されているキ一群のいずれかが押されたか
どうかをジャッジし、押されていなければ次のステップ
をスキップしてゆく。

押されていればＰ３０ヘジャンプする。ＰＺ８・・・い
ずれのキーも押されていない場合で、Ｆ／ＦＦＣをリセ
ットし、キー抑圧チェックを終える。

ＰＺ９・・・Ｐ６ヘジヤンプして再び表示を続ける。

Ｐ２Ｏ・・・キーが押圧された時にくるステップで、第
１のキーストローブ信号■１発生のためにメモリーディ
ジットアドレスを第１状態ｎ１にする。

ＰＢ１・・・キー人力ＫＮＩに第１キーストローブ信号
■１が入力されたかどうかジャッジし、入力されていな
ければＰ３３ヘスキップする。

Ｐ３２・・・キー人力ＫＮＩに第１キーストローブ信号
■１が入力された時で、キーの種類が判別され、ＰＡに
ジャンプして、この判別されたキーに対応した制御を以
下行わせる。

そしてそのキー制御を終えた後はＰｌへ直接ジャンプし
て表示を開始させる。

（ＰＺはＰ１ヘジャンプさせるためのステップ例） Ｐ３３〜Ｐ３８・・・第１キーストローブ信号ＴＩに接
続されているキーを順次判別、所望キーが押圧されてい
ればＰＢ−ＰＤヘジャンプしてそのキーに対応した制御
をする。

Ｐ３９・・・第１キーストローブ信号■１に接続されて
いるキーが押されなかった時で、第２のキーストローブ
信号発生のためにメモリーディジットアドレスをアップ
させる。

Ｐ４１〜・・・所望のキーストローブ信号を発生させる
と共に、ＫＮＩ〜ＫＦ２を順次ジャッジし、押圧された
キーの種類を判別し、押圧されたキーに対応する制御を
するために所望ステップにジャンプする。

ＰＡ〜・・・第１のキーに対応する制御ステップ。

ＰＸ・・・第１のキー制御完了後所望ステップに戻る。

Ｐｌ・・・処理すべきメモリの領域をファイルアドレス
ｍＡとディジットアドレスｎＥで指定する。

Ｐ２・・・アキュムレータの内容をＸレジスタに待避す
る。

Ｐ３・・・Ｐｌで指定したメモリ領域の内容をアキュム
レータに導入する。

Ｐ４・・・アキュムレータの内容とＸレジスタの内容を
交換することにより、Ｐ２で待避したＸレジスタの内容
をアキュムレータに戻す。

Ｐ５・・・Ｐｌで指定したメモリ領域へアキュムレータ
の内容を転送する。

Ｐ６・・・アキュムレータの内容とＸレジスタの内容を
交換する。

Ｐｌ・・・ディジットアドレスカウンタの内容をカウン
トダウンする。

また、転送すべき最終ディジットの値を予めｎ２として
決めておくことによりＰｌで指定したファイル全体を１
ディジット分シフトする。

Ｐ８・・・プログラムアドレスをＰ２に指定して、ＢＬ
＝ｎ２になるまでＰ２〜Ｐ７の命令を繰返す。

以上がＣＰＵの主な処理動作の説明である。

第６図はこの発明の一実施例によって表示されるドツト
表示の表示例の一例を示す図である。

図において、一例として■を表示させる場合は、第６図
ａに示すように７×５ドツトの表示体を上下に２分し、
上より ｒｌｌＦ１１４４７４４Ｊのコードを予め表示
データ記憶部のＤＲＭに記憶しておき、その内容に基づ
いてセグメント信号Ｓ１〜５１２６および対向電極出力
信号ｈ１〜ｈ７により■を形成する表示部ＤＳＰのドツ
ト位置に信号を与える。

それによって、表示部ＤＳＰに■が表示される。

第７図は表示データ記憶部の記憶領域を図解的に示す図
である。

図において、表示データ記憶部ＤＲＭは２１文字分の表
示データを記憶するために記憶領域１〜２１を含む。

また、前述の第２図に示す外部メモリＭＵ１およびＭＵ
２にも同様にして２１文字分の表示データを記憶するこ
とができる。

また、表示データ記憶部ＤＲＭの表示領域１〜２１は表
示部ＤＳＰの各表示桁に対応し第２の記憶手段を構成す
る。

前記外部メモＩＪＭＵＩには、キー人力部Ｋから入力さ
れた複数のワード単位で構成される情報が記憶され、表
示領域１から順次表示領域２，３．４・・・のようにシ
フトされ表示領域１〜２１に記憶された表示データが表
示部ＤＳＰに表示される。

第７図はこの発明の一実施例による情報の表示例を示す
図である。

たとえば、情報ｒＭＡＹ ＩＡＳＫ ＹＯＵ ＴＯＰ
Ｏ８Ｔ ＴＨＩＳ ＬＥＴＴＥＲ？Ｊを表示する場合
、この文字列を２１桁の表示部ＤＳＰにワード単位で分
割して表示する。

すなわち、まず、第８図１に示すように情報ｒＭＡＹ
ＩＡＳＫ ＹＯＵ ＴＯＰＯ８ＴＪを一定時間表示する
。

そして、次に表示すべき情報ｒＴＨＩｓｊのキャラクタ
数および１スペ一ス分すなわち５桁分だけ左シフトさせ
て、第８図２に示すように表示部ＤＳＰの下位５桁を空
白表示させろ。

シフト終了後に第８図３に示すように、空白表示してい
る表示桁にｒＴＨＩｓＪを表示させる。

同様にして、次に表示すべきｒＬＥＴＴＥＲＪのキャラ
クタ数だけ表示を左シフトさせて下位７桁に空白表示さ
せる。

シフト終了後その空白表示している表示桁にｒＬＥＴＴ
ＥＲＪを表示する。

ｒＬＥＴＴＥＲＪの次に「？」を表示するときには、２
キャラクタ分だけ表示を左シフトし、シフト終了後に「
？」を表示させる。

第９図はこの発明の一実施例の外部メモリに記憶されて
いる情報を表示データ記憶部に転送するときの動作を示
す図解図である。

第１０図はこの発明の一実施例の具体的な表示制御の動
作を説明するためのフロー図である。

第１１図は第１０図における一定時間表示のサブルーチ
ンを示すフロー図である。

第１２図は第１０図における「空白か」の判断ステップ
のサブルーチンを示すフロー図である。

次に、第１０図ないし第１２図を参照してこの発明の一
実施例の具体的な動作について説明する。

ここで、表示データ記憶部ＤＲＭには、第９図１に示す
ように情報ｒＭＡＹ Ｉ ＡＳＫＹＯＵＴＯＰＯ８ＴＪ
が記憶さへかつ外部メモｌＪＭＵ１にはｒＴＨＩＳ Ｌ
ＥＴＴＥＲ？Ｊが記憶されているものとする。

まず、第４Ａ図に示すＣＰＵ内のＲＡＭの所定領域であ
るカウンタＣＯをリセットする。

このカウンタＣＯは外部メモＩＪＭＵ１に記憶されてい
る情報を外部メモｌＪＭＵ２にシフトするとき、その回
数を計数する。

すなわち、外部メモリＭＵＩから外部メモＩＪＭＵ２に
転送した単語に含まれるキャラクタ数を計数する。

このカウンタＣＯをリセットした後、外部メモｌＪＭＵ
１の内容を１キヤラクタ分左シフトさせる。

同時に、表示データ記憶部ＤＲＭの内容を１キヤラクタ
分左シフトさせる。

そして、外部メモＩＪＭＵ１の最上位桁ビットに単語の
区切を示す空白を表わすコードが記憶されているか否か
を判別する。

外部メモリＭＵ１の先頭文字が空白であれば、その空白
を表わすコードを表示データ制御部ＤＲＭにシフトさせ
る。

さらに、外部メモｌＪＭＵ１の次に表示すべき情報ｒＴ
ＨＩｓＪの先頭文字「Ｔ」を外部メモリＭＵ２に転送す
る。

そして、カウンタＣＯを歩進する。

次に、前述の説明と同様にして外部メモリＭＵ１および
表示データ制御部ＤＲＭの内容を１キヤラクタ分左シフ
トさせる。

そして、外部メモＩＪＭＵＩの先頭文字が空白か否かを
判別する。

空白でなければ次のキャラクタｒＨＪを外部メモリＭＵ
２に転送し、カウンタＣＯを歩進させる。

この動作を繰返し、次に表示すべき情報ｒＴＨＩ Ｓ
Ｊを順次外部メモｌＪＭＵ２に転送する。

同時に、このｒＴＨＩｓｊを構成するキャラクタ数すな
わち４およびスペース分１の合計５キャラクタ分だけ表
示データ制御部ＤＲＭの内容を左シフトさせる。

前記「ＴＨＩＳ」を読出したとき、外部メモリＭＵ１の
最上位ビットは空白になり、この空白をＣＰＵが判別す
ると、外部メモＩＪＭＵ２の内容を１キヤラクタごとに
表示データ制御部ＤＲＭに転送する。

そして、１キヤラクタを転送するごとにカウンタＣＯを
減算し、カウンタＣＯの計数値がｒＯＪになるまで前述
の動作を繰返す。

カウンタＣＯの計数値が１０」になれば、表示データ記
憶部ＤＲＭの内容を表示器ＤＳＰに一定時間表示させる
。

なお、この第１０図において、ｒｃＯＩＪセツ川および
用空白→ＤＲＭＪは前述の処理リスト２、ｒＭＵ２→Ｄ
ＲＭＪおよびｒＭＵ１→ＭＵ２ｊは処理リスト３のＴＹ
ＰＥ４、 ｒｃｏ＝ｏか」は処理リスト１０、ｒｃＯ−
１→ＣＯＪおよびｒｃ。

＋１→ＣＯＪは処理リスト５または６、「ＭＵ １ 。

ＤＲＭシフト」およびｒＭＵ２シフト」は処理リスト２
２をそれぞれ用いることにより実行することができる。

前述の一定時間表示は第１１図に示すサブルーチンによ
って実行することができる。

すなわち、まず一定時間を決定する数値ＮをＣＰＵ内の
ＲＡＭの所定の領域Ｘにストアする。

そして、表示制御信号ＤＩＳを表示制御回路ＤＳＣのセ
グメントデコーダＳＥＤに与える。

さらに、前述のＲＡＭの記憶領域Ｘの内容を減算し、記
憶領域Ｘの内容がＯになるまでこの動作を繰返す。

記憶領域Ｘの内容が０になれば、表示制御信号ＤＩＳを
とめて表示を消去する。

この第１１図に示すサブルーチンにおいて、ＩＮ−＋Ｘ
Ｊのステップは前述の処理リス）２、 ｒＸ−１→Ｘ」
のステップは処理リスト５、 「Ｘ−Ｏか」の判断ステ
ップは処理リスト１０を用いることによりそれぞれ実行
することができる。

また、前述の「空白か」の判断ステップは第１２図のサ
ブルーチンを実行することによって達成することができ
る。

このフロー図は表示データ記憶部ＤＲＭのアドレスＢＭ
、ＢＬの０２と１２との内容が共に０であるか否かを判
別することにより空白か否かの判断を行なうものである
。

この領域は次にシフトしたとき表示部ＤＳＰの最上位桁
に表示される文字の中央の縦７ドツトに対応するデータ
であり、５×７ドツトで構成される文字記号は、特殊な
記号を使用する場合を除いて前記７ドツトのうちいずれ
かが点灯する。

これを利用して５×７ドツトの中央縦７ドツトが非点灯
であれば空白であると判断する。

第１３図はこの発明の他の実施例の外部メモリに記憶さ
れている情報を表示データ記憶部に転送するときの動作
を示す図解図であり、第１４図はこの発明の他の実施例
の具体的な動作を説明するためのフロー図である。

次に、第１図ないし第７図および第９図、第１１図、第
１２図、第１３図、第１４図を参照してこの発明の他の
実施例について説明する。

この実症例では、第１３図に示すように、空白表示して
いる表示桁に次の単語を表示するとき、次の表示すべき
単語をキャラクタごとに表示するものである。

この実施における動作は、以下の点を除いて前述の第１
０図と同じである。

すなわち、次に表示すべき単語を記憶している外部メモ
ＩＪＭＵＩの内容をキャラクタごとに読出して外部メモ
ＩＪ Ｍ Ｕ ２にストアし、同時に表示データ記憶部
ＤＲＭの内容をそのキャラクタ数だけ順次左シフトさせ
る。

そして、外部メモｌＪＭＵ１の最上位ビットに空白を表
わすコードがシフトされると、表示データ記憶部ＤＲＭ
のソフトを終了し、外部メモｌＪＭＵ２の最上位ビット
にストアされた「Ｔ」を表示データ記憶部ＤＲＭの下位
桁４ビツト目にシフトさせる。

そして、一定時間表示した後カウンタＣＯを減算する。

さらに、次の表示すべき「Ｉ４」を外部メモリＭＵ２か
ら表示データ記憶部ＤＲＭにシフトする。

カウンタＣＯの計数値がＯになるまで前述の動作を繰返
す。

それによって、表示部ＤＳＰの下位５桁がまず空白表示
さへ次に表示すべき単語ｒＴＨＩｓＪのＩＴＪのみが表
示され、以下Ｈ２Ｉ、Ｓの順序で順に表示される。

したがって、この実施例によれば、次に表示すべき単語
をキャラクタごとに順次表示するようにしているため、
表示をさらに強調することができる。

以上のように、この発明によれば、ワード単位で構成さ
れた文章などを表示するとき、次に表示すべき単語のキ
ャラクタ数だけを表示シフトして、そのキャラクタ数に
対応する表示桁を空白表示しておき、シフト終了後にそ
の空白表示している表示桁にその単語を表示するように
しているため、次にどのような単語が表示されるか注目
することができ、単語の表示を強調することができる。

また、次に表示すべき単語のキャラクタ数分だけ表示桁
が空白になるため、その表示桁にどのような単語が表示
されるかを予想することができ看者の興味を引起こさせ
るという効果を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例が適用されたプログラム計
算機の一例を示す外観図である。 第２図は第１図の内部の概略ブロック図である。 第３図は第２図に示す表示制御部の具体的なブロック図
である。 第４図ＡないしＤは中央処理装置（ＣＰＵ）の具体的な
ブロック図である。 第５図は第４図のＣＰＵと等価な回路を図示する線図で
ある。 第６図はこの発明の一実施例によって表示部に表示され
るドツト表示の表示例を示す図である。 第７図は表示データ記憶部の記憶領域を説明するための
図である。 第８図はこの発明の一実施例による情報の表示例を示す
図である。 第９図はこの発明の一実施例の外部メモリに記憶されて
いる情報を表示データ記憶部に転送するときの動作を示
す図解図である。 第１０図はこの発明の一実施例の具体的な動作を説明す
るためのフロー図である。 第１１図は第１０図における一定時間表示のサブルーチ
ンを示すフロー図である。 第１２図は第１０図における空白表示判断ステップのサ
ブルーチンを示すフロー図である。 第１３図はこの発明の他の実施例による情報の表示例を
示す図である。 第１４図はこの発明の他の実施例の具体的な動作を説明
するためのフロー図である。 図において、ＤＳＰは表示部、Ｋはキー人力音氏ＣＰＵ
は中央処理装置、ＤＳＣは表示制御回路、ＲＡＭはラン
ダムアクセスメモリ、ＤＲＭ表示データ記憶部、Ｗｌな
いしＷ８はキーストローブ出力端子、ｋｌないしに４は
キー入力端子、ｈｌないしｈｌは対向電極信号出力端子
、ＢＬＴはメモリデジットアドレス出力端子、ＢＭＴは
メモリファイルアドレス出力端子、Ｒ／Ｗは読出書込信
号端子、ＤＩＳは表示（消去）制御信号出力端子、Ｄ
Ｉ １０はデータ入力出力端子、ＭＵｌ、ＭＵ２は外部
メモリを示す。

Claims (1)

1. 【特許請求の範囲】 １ キャラクタがワード単位に構成された文章やデータ
   などの情報を表示する情報表示装置であって、 所定桁数を有する表示器、 前記情報を与える情報付与手段、 前記情報付与手段から与えられる情報を、各ワード間に
   少なくとも１つの特定の情報を含んで記憶する第１の記
   憶手段、 前記表示器の所定桁数に対応する所定の記憶領域を含む
   第２の記憶手段、 前記特定の情報を判別する判別手段、 前記判別手段の判別出力に基づいて、前記第１の記憶手
   段から読出される前記情報を構成するキャラクタ数を、
   前記特定の情報で区切られたワード単位で計数するカウ
   ンタ手段、 前記カウンタ手段により計数された数に相当する前記キ
   ャラクタ数分だけ前記第２の記憶手段の内容を順次シフ
   ト手段、 シフト終了後、前記第２の記憶手段に前記第１の記憶手
   段から読出した前記情報を記憶し、前記表示器により表
   示する表示制御手段、を具備してなる情報表示装置。 ２ 前記第２の記憶手段は、前記第１の記憶手段から前
   記情報がキャラクタごとに読出されるたびに、該第２の
   記憶手段の記憶領域の内容を最上位桁（または最下位桁
   ）から順次シフトし、前記キャラクタの数だけシフトし
   たことに応じて、前記第１の記憶手段から読出された前
   記情報を一括的的に記憶するようにしな特許請求の範囲
   第１項記載の情報表示装置。 ３ 前記第２の記憶手段は、前記第１の記憶手段から前
   記情報がキャラクタごとに読出されるたびに、該第２の
   記憶手段の記憶領域の内容を最上位桁（または最下位桁
   ）から順次シフトし、前記キャラクタの数だけシフトし
   たことに応じて、前記第１の記憶手段から読出された前
   記情報をキャラクタごとに最上位桁（または最下位桁）
   から順次記憶するようにした、特許請求の範囲第１項記
   載の情報表示装置。 ４ 前記第１の記憶手段（上前記情報の各ワード単位ご
   との末尾に少なくとも１キャラクタ分のスペースを表わ
   すコードを記憶していて、 前記第１の記憶手段から前記情報を順次シフトして読出
   し、前記スペースを表わすコードが該第１の記憶手段か
   ら読出される直前に前記第２の記憶手段のシフトを停正
   させるようにした、特許請求の範囲第１項ないし第３項
   のいずれかに記載の情報表示装置。 ５ 前記情報付与手段は、キーボードである、特許請求
   の範囲第１項記載の情報表示装置。