JPS5925248B2 - 情報の表示方式 - Google Patents

Description

【発明の詳細な説明】 この発明は情報の表示方式に関し、特に、たとえば電子
式卓上計算機などにおける新規な表示の制御および動作
を行なう表示方式に関する。

たとえば、電子式卓上計算機などにおいて、文字や記号
や数字などから成る情報を表示器に任意に表示できれば
便利である。そこで、本出願人は一定時間毎に表示体の
表示内容を１桁ずつシフトして連続する情報を表示する
表示方式を特願昭５３−９１６８６により提供した。し
かしながら、上述の情報を限られた桁数の表示器に表示
する表示方式は前述に限らずその他にも種々に考えられ
る。

それゆえに、この発明の主たる目的は、従来の表示方式
とは全く異つた新規な表示方式を提供することである。

この発明は要約すれぱ、表示すべき文章などの情報たと
えば「ＭａｙＩａＳｋｙＯｕｔＯｐＯＳｔｔｈｉｓｌｅ
ｔｔｅｒ？」を表示する場合、この情報をワード単位で
第１の記憶手段に記憶しておく。

そして、まず前述の情報のうち「ＭａｙＩａｓｌｃ」を
読出して第２の記憶手段に記憶させて表示器に表示し、
一定時間後「ＹＯｕｔＯｐＯｓｔ」を第２の記憶手段に
記憶させて表示器に表示し、さらに一定時間後「Ｔｈｉ
ｓｌｅｔｔｅｒ］を表示することにより、各ワード単位
の情報が表示器の最下位桁（または最上位桁）で分離さ
れることなく、完全な形で各ワード単位の情報を表示す
るようにしたものである。この発明の上述の目的および
その他の目的と特徴は以下に図面を参照して行なう詳細
な説明から一層明らかとなろう。第１図はこの発明の一
実施例の表示方式を備えたプログラム計算機の外観図で
ある。

図において、表示部ＤＳＰはたとえば１２桁の表示領域
を有するドツトマトリクス表示器またはセグメント表示
器が用いられる。キー入力部ＫはアルフアベツトＡ−Ｚ
のそれぞれに対応してキーが設けられ、これらのキーを
操作することによつて、表示すべき情報を入力すること
ができる。そして、表示キーＤＫを操作することによつ
て、キー入力部Ｋから入力した情報を表示部ＤＳＰに表
示することができる。第２図はこの発明の一実施例の表
示方式を備える電子機器の概略プロツク図である。

図において、５中央処理装置（以下、ＣＰＵ）はデータ
を記憶するためのランダムアクセスメモリ（以下、ＲＡ
Ｍ）およびプログラムを記憶するリードオンリメモリ（
図示せず）を含む。このＣＰＵのキーストローブ出力端
子ｗ１〜Ｗ８およびキー入力端子ｋ１〜５ｋ４を介して
前記キー入力部Ｋが接続される。また、対向電極信号出
力端子ｈ１〜Ｈ７を介して表示部ＤＳＰが接続される。
さらに、ＣＰＵに関連して表示制御部ＤＳＣと外部メモ
リＭＵとが設けられる。表示制御部ＤＳＣはたとえばラ
ンダムア ４クセスメモリによつて構成されて表示デー
タを記憶する表示データ記憶部ＤＲＭを含む。そして、
この表示制御部ＤＳＣはＣＰＵの読み出し書き込み信号
端子Ｒ／Ｗ、表示（消去）制御信号出力端子ＤＩＳ、メ
モリデイジツトアドレス出力端子ＢＬＴｌメモリフアイ
ルアドレス出力端子ＢＭＴ、アドレスバスＡＢおよびデ
ータバスＤＢによつてＣＰＵに接続される。第３図は第
２図に含まれる表示制御回路の概略プロツク図である。

図において、表示データ記憶部ＤＲＭにはアドレスデコ
ーダＤＣ６が接続され、このデコーダＤＣ６はメモリデ
イジツトアドレス出力端子ＢＬＴとメモリフアイルアド
レス出力端子ＢＭＴより得られる情報をアドレスバツフ
アＡＢを介してデコードする。読み出し書き込み制御回
路ＲＷＣはＲ／Ｗ端子より得られる読み出し書き込み信
号を得ることにより、表示データ記憶部ＤＲＭの情報の
読み出しおよび書き込みをデータ入出力端子ＤＩ／０を
介して行なう。表示データ記憶部ＤＲＭに記憶されてい
る表示データはセグメントドライバＳＥＤによつてデコ
ードされ、セグメント信号出力端子Ｓ１〜Ｓ４Ｏから導
出される。表示消去制御信号端子ＤＩＳには、表示部Ｄ
ＳＰを表示するときに論理「１」の表示制御信号が与え
られ、消去するときに論理［０］の消去制御信号が与え
られる。第４図は本発明の表示方式を実行する計算機の
ＣＰＵ装置の一実施例の論理回路線図であり、これらは
第４Ａ−４Ｄ図を含む。

第５図は第４図のＣＰＵ装置と等価な回路を図示する線
図である。以下、ＣＰＵの具体的な論理回路構成につい
て説明する。（ＣＰＵの回路構成） ＲＡＭはランダム・アクセス・メモリーで、入出力は４
ビツト単位に行われ、デイジツトアドレスとフアイルア
ドレスを指定することによつて所望のデイジツト内容を
入出力できる。

ＢＬはメモリーＲＡＭのデイジツトアドレスカウンタ、
ＢＬＴはその出力端子、ＤＣｌはメモリーＲＡＭのデイ
ジツトアドレスデコーダ、ＢＭはメモリーＲＡＭのフア
ィルアドレスカウンタ、ＢＬＴはその出力端子、ＤＣ２
はメモリーＲＡＭのフアイルアドレスデコーダ、ＡＤｌ
は加算器で、制御命令Ｏが与えられた時は減算器として
、９が与えられない時は加算器として動作する。ＡＤ２
は加算器、Ｇ１は加減算器ＡＤｌの一方の入力に数値１
或いはオペランドＡのいずれかを与えるためのゲートで
、制御命令［相］が与えられた時は１を、＠の時はＩＡ
を出力する。ＳＢはメモリデイジツトアドレスカウンタ
ＢＬのカウントダウン回路。Ｇ２はメモリーデイジツト
アドレスカウンタＢＬの入力ゲート、［相］の時は加減
算器ＡＤｌの出力を、＠の時はオペランドＩＡを、＠の
時はオペランドＩＢを、９の時はカウントダウン回路Ｓ
Ｂの出力を導出する。Ｇ３は加減算器ＡＤ２の一方の入
力に数値１、或いぱオペランドＩＡのいずれかを与える
ためのゲートで、５の時は数値１を、６の時はオペラン
ドＡを出力する。ＥＯはメモリーフアイルアドレスカウ
ンタＢＭの内容とアキユムレータＡＣＣの内容との排他
的論理和をゲートＧ４に与える回路。

該Ｇ４はメモリーフアイルアドレスカウンタＢＭの入力
ゲートで、７の時は加算器ＡＤ２の出力を、８はオペラ
ンドＩＡを、９の時はアキユムレータＡＣＣの内容を、
［相］の時はＥＯの内容を出力する。Ｇ５はメモリーＲ
ＡＭのフアイル選択ゲート、ＤＣ３はオペランドＩＡの
デコーダで、オペランドＩＡを解読し、メモリーの所望
ビツト指定信号をゲートＧ６に入力させる。Ｇ６はメモ
リーＲＡＭの入力ゲート、制御命令２が与えられた時は
オペランドデコーダＤＣ３で指定されたメモリーの所望
ビツトに２進数１を入力させ、３の時はＤＣ３で指定さ
れたメモリーの所望ビツトに２進数０を入力させる回路
を内蔵し、又４でアキユムレータＡＣＣの内容を出力す
る。Ｎｌ，Ｎ２は表示制御用フラツグ、Ｇ４６はＮｌ，
Ｎ２の入力ゲートでＯの時にオンする。

ＲＷは読み出し書き込み信号発生回路でＲ／Ｗがその出
力端子で［相］の時に読み出し、Ｏの時に書き込みを行
なう。ＲＯＭはリード・オンリー・メモリー、ＰＬはプ
ログラム・カウンタで、リード・オンリー・メモリーＲ
ＯＭの所望ステツプを指定する。ＤＣ４はリード・オン
リー・メモリーＲＯＭのステツプアクセスデコーダ、Ｇ
７はリード・オンリー・メモリーＲＯＭの出力ゲートで
、ジヤツジフリツプフロツプ（Ｆ／Ｆ）Ｊがセツトされ
た時は、ＲＯＭの出力のインストラクシヨンデコーダＤ
Ｃ５への伝達が遮断される。ＤＣ５はインストラクシヨ
ンデコーダで、ＲＯＭからのインストラクシヨンコード
を解読するもので、ＲＯＭのインストラクシヨンコード
はオペコード部分１０とオペランド部分１Ａ，ＩＢに分
けられ、）オペコードを解読し、そのオペコードに対応
して制御命令１〜［相］のいずれかを発生させる。

又オペランドをともなうオペコードであることを判断し
、その時に、オペランドＩＡ又はＩＢをそのまＸ出力さ
せる回路を内蔵する。ＡＤ３は加算器で、プログラムカ
ウンタＰＬの内容に数値１を加え、カウントアツプさせ
るためのもの。

Ｇ８はプログラムカウンタＰＬの入カゲートで、［相］
の時はオペランドＩＡを出力し、Ｏの時はプログラムス
タツクレジスタＳＰの内容を伝達する。［相］，Ｏの処
理時及びゲートＧ３９用の＠の処理時は加算器ＡＤ３の
出力は伝達されない。［相］，０，０以外はＡＤ３出力
を伝達し、自動的にプログラムカウンタＰＬの内容に１
を加える。ＦＣはフラツグＦ／Ｆ．Ｇ９はフラツグＦ／
ＦＦＣの入力ゲート、５の時は２進数１を、［相］の時
は２進数０をそれぞれフラツグＦ／ＦＦＣに入力させる
ためのものである。ＧｌＯはキー信号発生ゲートで、フ
ラツグＦ／ＦＦＣがりセツト状態（０）の時はメモリー
デイジツトアドレスデコーダＤＣｌの所望出力をそのま
ま出力させ、フラツグＦ／ＦＦＣがセツト状態１の時は
ＤＣｌ出力の如何にかＸわらず１１〜Ｉｎの出力を一斉
に１にする回路を内蔵する。ＣＧはクロックジェネレー
タ、ＤＶは分周回路、Ｈは表示用カウンタ、ＢＰは液晶
表示体の為の対向電極信号発生回路、ｈ１・・・・・・
・・・・・・Ｈ７は対向電極信号出力端子を示す。ＡＣ
Ｃは４ビツトで構成されるアキユムレータ、Ｘは４ビツ
トで構成されるテンポラリ一（一時記憶）レジスタ、Ｇ
ｌｌはテンポラリーレジスタＸの入力ゲートで、［相］
の時はアキユムレータＡＣＣの内容を伝達し、Ｏの時は
スタツクレジスタＳＸの内容を伝達する。ＡＤ４は加算
器で、アキユムレータＡＣＣの内容と他のデータを２進
加算するために用いられる。２進加算の際、第４ビツト
の加算でキヤリ一が出ればＣ４出力を１にする。

Ｃはキヤリ一Ｆ／Ｆ．Ｃｌ２はキヤリ一Ｆ／Ｆの入力ゲ
ート、制御命令１の発生時に、もし第４ビツトキャリ一
Ｃ４が１であればキャリ一Ｆ／ＦＣに１を入力し、Ｃ４
がＯであればＣにＯを入力する回路を内蔵する。９の時
はＣに１を、Ｏの時はＣにＯを入力するためのものであ
る。

Ｃｌ３はキヤリ一を含めた２進加算を加算器ＡＤ４で行
わせるためのキヤリ一Ｃ入力ゲートで、＠の時にギアリ
一Ｆ／ＦＣの出力を加算器ＡＤ４に伝達する。Ｃｌ４は
加算器ＡＤ４の入力ゲートで、［相］の時はメモリーＲ
ＡＭの出力を、Ｏの時はオペランドＩＡを伝達する。Ｆ
は４ビツトで構成される出力バツフアレジスタ、Ｇｌ５
は出力バツフアレジスタＦの入カゲートで、９の時にア
キユムレータＡＣＣの内容を伝達し、Ｆに入力するもの
。

ＳＤは出力デコーダで、出力バツフアレジスタＦの内容
を解読し、表示体セグメント信号ＳＳｌ〜ＳＳｎに変換
するためのもの。ｗは出力バツフアレジスタ、ＳＨＣは
出力バツフアレジスタＷの全ビツト内容を一斉に１ビツ
ト右シフトするためのもので［相］又は［相］が発生し
た時に動作する出力バツフアレジスタｗのシフト回路で
ある。Ｇｌ６は出力バツフアレジスタｗの入力ゲートで
、Ｏの時にはｗの第１ビツトに１を入力し、［相］の時
にはｗの第１ビツトにＯを入力させるためのものであり
、なおｗの第１ビツトに１又はＯを入力する直前で出力
バツフアシフト回路ＳＨＣが動作し、シフトした後に入
力される様にされているものとする。ＮＰは出力コント
ロールフラツグＦ／Ｆ．Ｇｌ７は出力コントロールフラ
ツグＦ／ＦＮＰの入力ゲートで、９の時に１を入力し、
［相］の時はＯを入力する。Ｇｌ８はバツフアレジスタ
ｗの出力コントロールゲートで、フラツグＦ／ＦＮＰが
セツト１になつている時のみ、ｗの各ビツトの出力を一
斉に出力させるためのものである。

このｗレジスタの出力信号をキーストローブ信号として
用いることができる。ＪはジャツジＦ／Ｆ．ＩＶｌ〜Ｉ
Ｖ４はインバータ回路、Ｇｌ９はジヤツジＦ／ＦＪの入
力ゲートで、［相］の時に入力ＫＮｌの状態をＪに伝達
するためのものである。た寸し、インバータＩＶｌを介
しているのでＫＮｌ−０の時にＪ＝１となる。Ｇ２Ｏは
ジャツジＦ／ＦＪの入力ゲートで、［有］の時に入力Ｋ
Ｎ２の状態をＪに伝達する。た〜し、インバータＩＶ２
を介しているのでＫＮ２−０の時にＪ−１となる。Ｇ２
ｌはジヤツジＦ／ＦＪの入力ゲートで、［相］の時に入
力ＫＦｌの状態をＪに伝達するためのもの。ただしイン
バータＩＶ３を介しているのでＫＦｌ−０の時にＪ−１
となる。Ｇ２２はジャツジＦ／ＦＪの入力ゲートで、［
相］の時に入力ＫＦ２の状態をＪに伝達するためのもの
。

た〜しインバータＩＶ４を介しているのでＫＦ２の時に
Ｊ−１となる。Ｇ２３はジャツジＦ／ＦＪの入力ゲート
で、９の時に入力ＡＫの状態をＪに伝達するためのもの
。ＡＫ−１の時Ｊ＝１となる。Ｇ２４はジヤツジＦ／Ｆ
Ｊの入力ゲートで、９の時に入力ＴＡＢの状態をＪに伝
達するためのもの。ＴＡＢ−１の時Ｊ−１となる。Ｇ２
８はジヤツジＦ／ＦＪのセツト用ゲートで、［有］の時
に１をＪに入力するためのもの。Ｖ１は比較回路で、メ
モリーデイジツトアドレスカウンタＢＬの内容と予め定
められたデータとを比較し、一致していれば出力１を発
生するもので、＠又は［有］が発生された時に回路が動
作する。比較すべきデータはゲートＧ２６より出力され
る。Ｇ２６は比較回路Ｖ１への比較値入力ゲートで、比
較値ｎ１とはメモリーＲＡＭの制御上よく利用される高
い側の特定アドレス値に対応する。［有］の時はｎｌを
比較値にするために出力させ、９の時はＮ２を比較値に
するために出力させる。Ｇ２７はジヤツジＦ／ＦＪの入
力ゲートで、＠の時キャリ一Ｆ／ＦＣの内容が１の時、
Ｊに１を入力する。ＤＣ６はオペランドＩＡの解読器で
、オペランドＩＡを解読し、メモリーＲＡＭの所望ビツ
トの内容が１かどうかのジヤツジに用いる。

Ｇ２８はメモリーＲＡＭのオペランド解読器ＤＣ６で指
定されたビツト内容をジヤツジＦ／Ｆに伝達するゲート
で、［有］の時に動作する。ＲＡＭの指定ビツトが１の
時Ｊ−１となる様にする。Ｖ２は比較回路で、アキユム
レータＡＣＣの内容とオペランドＩＡの内容が等しいか
どうかをジヤツジし、等しい時出力１を発生するもので
Ｄの時に動作する。Ｖ３は比較回路で、メモリーデイジ
ツトアドレスカウンタＢＬの内容とオペランドＩＡの内
容が等しいかどうかをジヤツジし、等しい時出力１を発
生するもので［有］の時に動作する。Ｖ４は比較回路で
、アキユムレータＡＣＣの内容とメモリーＲＡＭの内容
が等しいかどうかをジャツジし、等しい時に出力１を発
生する。Ｇ２９は加算第４ビツトキヤリ一Ｃ４のジヤツ
ジＦ／ＦＪへの伝達ゲートで、［相］の時Ｃ４をＦ／Ｆ
Ｊに伝達する。Ｃ４の時にＪ−１となる。ＦＡはフラツ
グフリツプフロツプ、Ｇ３ｌはフラツグＦ／ＦＦＡの入
力ゲートで、Ｏの時１を出力、Ｏの時０を出力する。Ｇ
３２はジヤツジＦ／ＦＪの入力ゲートで、フラツグＦ／
ＦＦＡが１のときＦ／ＦＪをセツトする。

ＦＢはフラツグＦ／Ｆ．Ｇ３３はフラツグＦ／ＦＦＢの
入力ゲートで、［相］の時、１を出力、［相］の時０を
出力する。Ｇ３４はジヤツジＦ／ＦＪの入力ゲートでフ
ラツグＦ／ＦＦＢの内容をＦ／ＦＪに伝達するものでＯ
の時動作する。Ｇ４４はジャツジＦ／ＦＪの入力ゲート
で、入力αの内容を伝達するものでＯによつて動作する
。α＝１の時Ｊ−１となる。Ｇ３５はジヤツジＦ／ＦＪ
の入力ゲートで、入力βの内容を伝達するものでＯによ
つて動作する。β−１の時Ｊ＝１となる。Ｇ４５はアキ
ユムレータＡＣＣの出力ゲートであつて［相］の時アキ
ユムレータＡＣＣの内容を表示データ記憶部ＤＲＭへの
データ入出力端子ＤＴ／０へ伝達する。Ｇ３６はアキユ
ムレータＡＣＣの入力ゲートで、［相］の時は加算器Ａ
Ｄ４の出力を伝達し、＠の時はインバータＩＶ５にてア
キユムレータＡＣＣの内容を反転し伝達する。

＠の時はメモリーＲＡＭの内容を伝達し、◎の時はオペ
ランドＩＡの内容を伝達する。Ｏの時は入力Ｋ１〜Ｋ４
の４ビツトの内容を伝達する。Ｏの時はスタツクレジス
タＳＡ※≦の内容を伝達する。＠の時は表示データ記憶
部ＤＲＭからのデータをＤＩ／０より伝達する。ＩＶ５
はインバータ回路、ＳＡはスタツクレジスタで出力がシ
ステム外に導出されている。ＳＸはスタツクレジスタで
出力がシステム外に導出されている。Ｇ３７はスタツク
レジスタＳＡの入カゲートで、［相］の時、アキユムレ
ータＡＣＣの内容を伝達する。Ｇ３８はスタツクレジス
タＳＸの入力ゲートで、［相］の時、テンポラリーレジ
スタＸの内容を伝達する。ＳＰはプログラムスタツクレ
ジスタ、Ｇ３９はプログラムスタツクレジスタＳＰの入
力ゲートで、［相］の時プログラムカウンタＰＬの内容
に加算器ＡＤ３にて１を加えたものをプログラムスタツ
クレジスタに導入するためのものである。次に前記ＣＰ
Ｕ装置の記憶部ＲＯＭに記憶されるインストラクシヨン
コードと、そのインストラクシヨン名、動作内容及びイ
ンストラクシヨンコードに基づき発生する制御命令の一
例を下表に示す。

表に於て、Ａ：インストラクシヨンコード、Ｂ：ィンス
トラクシヨン名、Ｃ：内容、Ｄ：ＣＰＵ制御命令を示す
。

（Ｃ）の説明 １ＳＫＩＰ 次のプログラムステツプの命令を実行せず、プログラム
カウンタＰＬのみをアツプさせ、実質的にスキツプする
。

２ＡＤ アキユムレータＡＣＣの内容とメモリー ＲＡＭの内容を２進加算し、加算結果をアキユムレータ
ＡＣＣに入力する。

３ＡＤＣ アキユムレータＡＣＣ，メモリーＲＡＭ，キヤリ一Ｆ／
ＦＣの内容を２進加算し、加算結果をアキユムレータＡ
ＣＣに入力する。

４ＡＤＣＳＫ アキユムレータＡＣＣ，メモリーＲＡＭ，キヤリ一Ｆ／
ＦＣの内容を２進加算し、加算結果をアキユムレータＡ
ＣＣに入力すると共に、この加算結果で第４ピットキャ
リーＣ４が発生すれば次のプログラムステツプをスキツ
プする。

５ＡＤＩ アキユムレータＡＣＣの内容と、オペランドＩＡを２進
加算し、加算結果をアキユムレータＡＣＣに入力すると
共に、この加算結果で第４ピットキャリーＣ４が発生す
れば次のプログラムステツプをスキツプする。

６ＤＣ オペランドＩＡを１０１０（１０進数１０）に定め、Ａ
ＤＩ命令と同様にアキユムレータＡＣＣの内容と、この
オペランドＩＡを２進加算することによつて実質的にア
キユムレータＡＣＣの内容に１０進数１０を加算し、そ
の結果をＡＣＣに入力する。

７ＳＣ キャリーＦ／ＦＣをセツトする。

（Ｃに１を入力する。

）８ＲＣ キャリーＦ／ＦＣをりセツトする。

（Ｃに０を入力する。

）９ＳＭ オペランドＩＡの内容を解読し、オペランドで指定され
たメモリーの所望ビツトをセツトする。

（１を入力する。）１０ＲＭ オペランドＩＡの内容を解読し、オペランドで指定され
たメモリーの所望ビツトをりセツトする。

（Ｏを入力する。）１１Ｃ０ＭＡ アキユムレータＡＣＣの各ビツトの内容を反転し、１５
の補数をとりアキユムレータＡＣＣに入力する。

１２ＬＤＩ アキユムレータＡＣＣにオペランドＩＡを導入する。

１３Ｌ メモリーＲＡＭの内容をアキユムレータ ＡＣＣに導入すると共に、オペランドＩＡをフアイルア
ドレスカウンタＢＭに入力する。

１４ＬＩ メモリーＲＡＭの内容をアキユムレータ ＡＣＣに導入すると共に、オペランドＩＡをメモリーフ
アイルアドレスカウンタＢＭに入力する。

さらにメモリーデイジツトアドレスカウンタＢＬをアツ
プさせる。Ｆｓ〜しＢＬの内容が予め定めた値ｎｌに等
しい時は次のプログラムステツプをスキツプする。１５
ＬＤ メモリーＲＡＭの内容をアキユムレータ ＡＣＣに導入すると共に、オペランドＩＡをメモリーフ
アイルアドレスカウンタＢＭに入力する。

さらにメモリーデイジツトアドレスカウンタＢＬをダウ
ンさせる。た父しＢＬの内容が予め定めた値Ｎ２に等し
い時は次のプログラムステツプをスキツプする。１６Ｘ メモリーＲＡＭの内容とアキユムレータ ＡＣＣの内容を交換すると共に、オペランドＩＡをメモ
リーフアイルアドレスカウンタＢＭに入力する。

１７ＸＩ メモリーＲＡＭの内容とアキユムレータ ＡＣＣの内容を交換すると共に、オペランドＩＡをメモ
リーフアイルアドレスカウンタＢＭに入力する。

さらにメモリーデイジツトアドレスカウンタＢＬをアツ
プさせる。ただし、ＢＬの内容が予め定めた値ｎｌに等
しい時は次のプログラムステツプをスキツプする。１８
ＸＤ メモリーＲＡＭの内容とアキユムレータ ＡＣＣの内容を交換すると共に、オペランドＩＡをメモ
リーフアイルアドレスカウンタＢＭに入力する。

さらにメモリーデイジツトアドレスカウンタＢＬをダウ
ンさせる。ただし、ＢＬの内容が予め定めた値Ｎ２に等
しい時は次のプログラムステツプをスキツプする。１９
ＬＢＬＩ オペランドＩＡとメモリーデイジツトアドレスカウンタ
ＢＬに入力する。

２０ＬＢ オペランドＩＡをメモリーフアイルアドレスカウンタＢ
Ｍに入力すると共に、オペランドＩＢをメモリーデイジ
ツトアドレスカウンタＢＬに入力する。

２１ＡＢＬＩ メモリーデイジツトアドレスカウンタＢＬの内容とオペ
ランドＩＡを２進加算し、加算結果をＢＬに入れる。

ただし、ＢＬの内容があらかじめ定めた値ｎｌに等しい
時は次のプログラムをスキツプする。２２ＡＢＭＩ メモリーフアイルアドレスカウンタＢＭの内容とオペラ
ンドＩＡを２進加算し、加算結果をＢＭに入れる。

２３Ｔ オペランドＩＡをプログラムステツプカウンタＰＬに入
力する。

２４ＳＫＣ キヤリ一Ｆ／ＦＣが１ならば次のプログラムステツプを
スキツプする。

２５ＳＫＭ オペランドＩＡの内容を解読し、オペランドで指定され
たメモリーの所望ビツトが１であれば次のプログラムス
テツプをスキツプする。

２６ＳＫＢＩ メモリーデイジツトアドレスカウンタＢＬの内容とオペ
ランドＩＡを比較し、等しい時には次のプログラムステ
ツプをスキツプする。

２７ＳＫＡＩ アキユムレータＡＣＣの内容と、オペランドＩＡを比較
し、等しい時には次のプログラムステツプをスキツプす
る。

２８ＳＫＡＭ アキユムレータＡＣＣの内容と、メモリーＲＡＭの内容
を比較し、等しい時には次のプログラムステツプをスキ
ツプする。

２９ＳＫＮ１Ｋ Ｎ１入力がＯの時、次のプログラムステツプをスキツプ
する。

３０ＳＫＮ２Ｋ Ｎ２入力がＯの時、次のプログラムステツプをスキツプ
する。

３１ＳＫＦ１Ｋ Ｆ１入力がＯの時、次のプログラムステツプをスキツプ
する。

３２ＳＫＦ２Ｋ Ｆ２入力がＯの時、次のプログラムステツプをスキツプ
する。

３３ＳＫＡＫＡ Ｋ入力が１の時、次のプログラムステツプをスキツプす
る。

３４ＳＫＴＡＢＴ ＡＢ入力が１の時、次のプログラムステツプをスキツプ
する。

３５ＳＫＦＡ フラツグＦ／ＦＦＡが１の時、次のプログラムステツプ
をスキツプする。

３６ＳＫＦＢ フラツグＦ／ＦＦＢが１の時、次のプログラムステツプ
をスキツプする。

３７ＷＩＳ 出力バーツフアレジスタｗの内容を１ビツト右シフトす
ると共に、第１ビツト（最上位ビツト）に１を入力する
。

３８ＷＩＲ 出力バツフアレジスタｗの内容を１ビツト右シフトする
と共に、第１ビツト（最上位ビツト）にＯを入力する。

３９ＮＰＳ バツフアレジスタＷ出力コントロールＦ／ＦＮＰをセツ
トする。

（１を入力する。）４０ＮＰＲ バツフアレジスタｗ出力コントロールＦ／ＦＮＰをりセ
ツトする。

（Ｏを入力する。）４１ＡＴＦ アキユムレータＡＣＣの内容を出力バツフアレジスタＦ
に転送する。

４２ＬＸＡ アキユムレータＡＣＣの内容をテンポラリーレジスタＸ
に導入する。

４３ＸＡＸ アキユムレータＡＣＣの内容とテンポラリーレジスタＸ
の内容を交換する。

４４ＳＦＡ フラツグＦ／ＦＦＡをセツトする。

（１を入力する。

）４５ＲＦＡ フラツグＦ／ＦＦＡをりセツトする。

（０を入力する。

）４６ＳＦＢ フラツグＦ／ＦＦＢをセツトする。

（１を入力する。

）４７ＲＦＢ フラツグＦ／ＦＦＢをりセツトする。

（０を入力する。

）４８ＳＦＣ 入力テスト用フラツグＦ／ＦＦＣをセツトする。

（１を入力する。）４９ＲＦＣ 入力テスト用フラツグＦ／ＦＦＣをりセツトする。

（０を入力する。）５０ＳＦＤ 入力テスト用フラツグＦ／ＦＦＤをセツトする。

（１を入力する。）５１ＲＦＤ 入力テスト用フラツグＦ／ＦＦＤをリセツトする。

５２ＳＦＥ 入力テスト用フラツグＦ／ＦＦＥをセツトする。

（１を入力する。）５３ＲＦＥ 入力テスト用フラツグＦ／ＦＦＥをりセツトする。

（Ｏを入力する。）５４ＳＫＡ 入力αが１の時、次のプログラムステツプをスキツプす
る。

５５ＳＫＢ 入力βが１の時、次のプログラムステツプをスキツプす
る。

５６ＫＴＡ 入力ｋ１〜Ｋ４の内容をアキユムレータ ＡＣＣに導入する。

５７ＳＴＰ０ アキユムレータＡＣＣの内容をスタツクレジスタＳＡに
、テンポラリーレジスタＸの内容をスタツクレジスタＳ
Ｘに導入する。

５８ＥＸＰ０ アキユムレータＡＣＣの内容とスタツクレジスタＳＡの
内容を交換し、テンポラリーレジスタＸの内容とスタツ
クレジスタＳＸの内容を交換する。

５９ＴＭＬ プログラムカウンタＰＬの内容に１を加えたものをプロ
グラムスタツクレジスタＳＰに転送する。

さらにオペランドＩＡをプログラムカウンタＰＬに導入
する。６０ＲＩＴ プログラムスタツクレジスタＳＰの内容をプログラムカ
ウンタＰＬに転送する。

６１ＬＮＩ 表示制御フラツグにオペランドＩＡＩＢを転送する。

６２ＲＥＡＤ 外部よりＤＩ／Ｏに入力されるデータをアキユムレータ
ＡＣＣに導入する。

６３ＳＴ０Ｒ アキユムレータＡＣＣの内容をＤＩ／０に出力する。

６４ＥＸ メモリーＲＡＭの内容とアキユムレータの内容を交換す
ると共にオペランドＩＡとメモリーフアイルアドレスカ
ウンタＢＭの内容とのＥＸＯＲをＢＭに入れる。

６５ＤＥＣＢ メモリーデイジツトアドレスカウンタＢＬの内容をカウ
ントダウンする。

ただしＢＬの内容があらかじめ定められた値Ｎ２に等し
い時は次の命令をスキツプする。次に、ＣＰＵ装置内の
ＲＯＭ（リード・オンリー・メモリー）に記憶されるオ
ペコードとオペランドの関係を第２表に示す。

但し、 １０：オペコード ＩＡＩＢ：オペランド こ匁で、例えば、リード・オンリー・メモリーＲＯＭの
出力を１０ビツトとした場合の例に採ると、インストラ
クシヨンＡＤ或いはＣＯＭＡ（第１表参照）はインスト
ラクシヨンデコーダＤＣ５で１０ビツトのコードが各々
０００１０１１０００或いは０００１０１１１１１であ
ることを解読して判断され制御命令０，［相］或いは＠
を発生する。

一方ＳＫＢＩは上位６ビツトが０００１１０であること
で判断され、この時下位４ビツト００１０はオペランド
ＩＡとして扱われる。さらにＬＢは上位２ビツトが０１
であることで判断され、この時第３〜第８ビツトの００
１０１０はオペランドＡとして扱われ、第９、第１０ビ
ツトの１１はオペランドＩＢとして扱われる。オペラン
ド（０ｐｒａｎｄ）は命令語の構成部分で、データや次
の命令の貯えられているアドレスなどを示す部分で、命
令のアドレス部と言うことができる。次に、上述したＣ
ＰＵ装置の主な処理動作の一例（以下、これを処理リス
トと呼ぶ。）について説明する。（処理リスト） （１）同じ数値ＮをメモリーＲＡＭの所望領域に導入す
る。

（ＮＮＮ−＋Ｘ）（２）予め定められた複数の異なる数
値をメモリーの所望領域に導入する。

（Ｎｌ，Ｎ２，Ｎ３・・・・・・・・・・・・→Ｘ）（
３）メモリーの所望領域の内容をメモリーの他の所望領
域に転送する。

（Ｘ−＋Ｙ）（４）メモリーの所望領域の内容をメモリ
ーの他の所望領域の内容と交換する。

（ＸＹ）（５）メモリーの所望領域に予め定められた数
値Ｎを２進加算又は減算する。

（Ｘ＋Ｎ）（６）メモリーの所望領域の内容に他の領域
の内容を１０進加算する。

（Ｘ＋Ｙ）（７）所望領域のメモリーの内容を１デイジ
ツトシフトする。

（Ｘ右、Ｘ左）（８）メモリーの所望領域の１ビツトコ
ンデイシヨナルＦ／Ｆをセツト又はりセツトする。

（Ｆｓｅｔ、Ｆｒｅｓｅｔ）（９）メモリーの所望領域
の１ビツトコンデイシヨナルＦ／Ｆの内容をジヤツジし
、ジャツジ結果で次に進むプログラムアドレスを変える
。

（自）メモリーの所望領域のデイジツト内容が予め定め
られた数値かどうかをジヤツジし、ジヤツジ結果で次に
進むプログラムステツプを変える。

（自）メモリーの所望領域の複数デイジツトの内容が全
て予め定められた数値と等しいかどうかをジヤツジし、
ジヤツジ結果でプログラムステツプを変える。（自）メ
モリーの所望領域の内容が予め定めた数値よりも小さい
かどうかをジヤツジし、ジヤツジ結果で次に進むプログ
ラムステツプを変える。

（自）メモリーの所望領域の内容が予め定めた数値より
も大きいかどうかをジヤツジし、ジヤツジ結果で次に進
むプログラムステツプを変える。（自）メモリーの所望
領域の内容を表示する。（自）押圧されたキースイツチ
の種類を判別する。（１６）外部メモリの同一フアイル
アドレス内でデイジツト単位でシフトを行なう。次にこ
れらの上記（１）〜Ａ５）の処理をインストラクシヨン
コードに基づいて実行する場合の具体例を前記処理リス
トに従つて例を挙げる。

（処理リストの具体例） （１） （Ｔｙｐｅｌ） （Ｔｙｐｅ２） （Ｔｙｐｅ３） （Ｔｙｐｅ２） （３） （Ｔｙｐｅｌ） （Ｔｙｐｅ２） （Ｔｙｐｅ３） （Ｔｙｐｅ４） （Ｔｙｐｅｌ） （Ｔｙｐｅ２） Ｐ１・・・・・・・・・・・・表示体を時分割表示させ
るための桁選択信号を発生させるバツフアレジスタＷの
全内容をりセツトするためにＷのビツト数ｎｌをＡＣＣ
に入力する。

Ｐ２・・・・・・・・・・・・レジスタＷの全内容を１
ビツト右シフト後、第１ビツトにＯを入力する。

Ｐ３でＣ４−１になるまでＰ４を介してこれをくり返す
ことによつてｗの全内容をりセツトする。Ｐ３・・・・
・・・・・・・・オペランドＩＡを１１１１にすること
によつてＡＣ＋１１１１がなされ、実質的にＡＣＣ−１
を行う。

Ｐ１でＡＣＣにｎｌを入れているのでこの回数をくり返
すことによつてＡＣＣ−０となつた次の１１１１との加
算の時のみ第４ビツトキヤリ一Ｃ４が０になるのでこの
時のみＰ４へ進み、それ以外はＰ５ペスキツプする。Ｐ
４・・・・・・・・・・・・ＡＣ＋１１１１にて第４ビ
ツトキャリ一Ｃ４−０の時はｗの全内容をＯにしたとい
うことで前処理を終え、メモリーの表示ステツプの第１
アドレスＰ６をジアップする。

Ｐ５・・・・・・・・・・・・ＡＣＣ＋１１１１にて第
４ビツトキヤリ一Ｃ４−１の時はまだｗの全内容を０に
する処理を終えていないのでＰ２に戻り、ｗへのＯ入力
をくり返す。Ｐ６・・・・・・・・・・・・表示すべき
内容の入つているメモリー領域の第１位桁をフアイルア
ドレスＭＡとデイジツトアドレスＮＡで指定する。

Ｐ７・・・・・・・・・・・・表示用桁選択信号を発生
させるレジスタｗの内容を１ビツト右シフトさせた後、
第１ビツトに１を入れる。

これにて第１桁表示体への桁選択信号供給に備える。Ｐ
８・・・・・・・・・・・・指定されたメモリーの所望
領域の内容をＡＣＣに入力する。

メモリーフアイルアドレスは変えずＭＡである。又、欠
桁処理に備え、デイジツトアドレスをダウンさせておく
。Ｐ９・・・・・・・・・・・・ＡＣＣに入つているメ
モリーの内容を出力バツフアレジスタＦに転送する。

レジスタＦの内容はセグメントデコーダＳＤに入力され
、セグメント表示用信号を発生させる。ＰｌＯ・・・・
・・・・・・・・レジスタｗの内容を外部に表示信号と
して出力するためコンデイシヨナルＦ／ＦＮＰに１を入
れ、セツト状態にする。

これにて第１桁の表示体でＰ９で処理したメモリー内容
を表示する。Ｐｌｌ・・・・・・・・・・・・１桁分の
表示時間を決めるためのカウント初期値Ｎ２をＡＣＣに
入力する。

Ｐｌ２・・・・・・・・・・・・Ｐ３と同じ様に実質的
にＡＣＣｌを行う。ＡＣＣがＯになつた時はＰｌ３へ、
ＡＣＣの内容がＯでない時（Ｃ４＝１の時）はＰｌ４ヘ
スキツプしてこの処理をくり返す。

Ｐｌ３・・・・・・・・・・・・所望表示時間をＰｌ２
のＡＣＣの内容カウントで処理し、カウントを終了する
と、Ｐｌ３を介してＰｌ５ヘジヤンプする。

このカウント時間が１桁表示時間になる。Ｐｌ４・・・
・・・・・・・・・所望表示時間が経過するまではＰｌ
２からＰｌ３をスキツプしてＰｌ４に進み、再びＰｌ２
にジアップし、これをくり返す。

Ｐｌ５・・・・・・・・・・・・ＮＰをりセツトし、表
示体への桁選択信号の供給をストツプする。

次にＰｌＯで再びＮＰがセツトされるまでは表示の隣接
桁信号による重なり表示防止に適用される。

Ｐｌ６・・・・・・・・・・・・次桁の表示に備え、レ
ジスタｗを１ビツト右シフトすると共に第１ビツトに０
を入れ、実質的に１ビツト下位桁にＰ７で入力した１を
シフトし、次桁選択に備える。

Ｐｌ７・・・・・・・・・・・・表示すべきメモリーの
最終デイジツトを終えたかどうかのチエツクで、Ｐ８の
処理でＢＬ−１がなされているので、最終デイジツト一
１の値ＮＥになつたかどうかをチエツクする。Ｐｌ８・
・・・・・・・・・・・最終デイジツトが到来していな
い時はＰ８に戻り、次桁の表示処理をする。

Ｐｌ９・・・・・・・・・・・・例えば、フラツグＦ／
ＦＦＡを表示の終了条件とすれば、ＦＡ＝１でＰ２Ｏを
スキツプして一連の表示処理を終える。

Ｐ２Ｏ・・・・・・・・・・・・Ｐｌ９でＦＡ−０なら
ば再び第１デイジツトから表示処理をくり返すべくＰ６
にジアップする。

（Ｔｙｐｅ２） Ｐ１・・・・・・・・・・・・表示体を時分割表示させ
るための桁選択信号を発生させるバツフアレジスタＷの
全内容をりセツトするために、ｗのビツト数ｎ１をＡＣ
Ｃに入力する。

Ｐ２・・・・・・・・・・・・レジスタｗの全内容を１
ビツト右シフト後、第１ビツトにＯを入力する。

Ｐ３でＣ４−１になるまでＰ４を介してこれをくり返す
ことによつてｗの全内容をりセツトする。Ｐ３・・・・
・・・・・・・・オペランドＩＡを１１１１とすること
によつてＡＣ＋１１１１がなされ、実質的にＡＣＣ−１
を行う。

Ｐ１でＡＣＣにｎ１を入れているのでこの回数をくり返
すことによつてＡＣＣ−０になつた次の１１１１との加
算の時のみ第４ビツトキヤリ一Ｃ４が０になるので、こ
の時のみＰ４へ進み、それ以外はＰ５へスキツプする。
Ｐ４・・・・・・・・・・・・ＡＣＣ＋１１１１にて第
４ビツトキヤリ一Ｃ４−０の時は、ｗの全内容をＯにし
たということで前処理を終え、メモリーの表示ステツプ
の第１アドレスＰ６ヘジヤンプする。

Ｐ５・・・・・・・・・・・・ＡＣＣ＋１１１１にて第
４ビツトキヤリ一Ｃ４−１の時は、まだｗの全内容を０
にする処理を終えていないのでＰ２に戻り、ｗへのＯ入
力をくり返す。

Ｐ６・・・・・・・・・・・・表示すべき内容の入つて
いるメモリー領域の第１位桁の上位４ビツトをフアイル
アドレスＭＡとデイジツトアドレスＮＡで指定する。

Ｐ７・・・・・・・・・・・・指定されたメモリーの所
望領域の内容をＡＣＣに入力する。

メモリーフアイルアドレスは変えずＭＡである。又デイ
ジツトアドレスをダウンさせ下位４ビツトを指定する。
Ｐ８・・・・・・・・・・・・ＡＣＣの内容、すなわち
上位４ビツトをテンポラリーレジスタＸに転送する。

Ｐ９・・・・・・・・・・・・指定されたメモリーの所
望領域の内容をＡＣＣに入力する。メモリーフアイル
！アドレスは変えずＭＡである。又デイジツトアドレス
をダウンさせ、次桁の上位４ビツトを指定する。ＰｌＯ
・・・・・・・・・・・・ＡＣＣの内容をスタックレジ
スタＳＡに、テンポラリーレジスタＸの内容を Ｊスタ
ツクレジスタＳＸに導入する。

Ｐｌｌ・・・・・・・・・・・・表示用桁選択信号を発
生させるレジスタｗの内容を１ビツト右シフトさせた後
、第１ビツトに１を入れる。

これにて第１桁選択信号供給に備える。 −
５Ｐ１２・・・・・・・・・・・・レジスタｗの内
容を外部に表示信号として出力するためのコンデイシヨ
ナルＦ／ＦＮＰに１を入れセツト状態にする。これにて
第１桁の表示体でＰｌＯで処理したメモリ内容を表示す
る。

４Ｐ１３・・・・・・・・・・
・・１桁分の表示時間を決めるためのカウント初期値Ｎ
２をＡＣＣに入力する。Ｐｌ４・・・・・・・・・・・
・゛Ｐ３と同じ様に実質的にＡＣＣ−１を行う。ＡＣＣ
がＯになつたときはＰｌ５へ、ＡＣＣ′Ｓ５．Ｏの時（
Ｃ４−１の時）はＰｌ６ヘスキツプしてこの処理をくり
返す。

Ｐｌ５・・・・・・・・・・・・所望表示時間をＰｌ４
のＡＣＣの内容カウントで処理し、カウントを終了する
と、Ｐｌ５を介してＰｌ７ヘジヤンプする。このカウン
ト時間が１桁表示時間になる。Ｐｌ６・・・・・・・・
・・・・所望表示時間が経過するまでは、Ｐｌ４からＰ
ｌ５をスキツプしてＰｌ６へ進み、再びＰｌ４にジアッ
プし、これをくり返す。

Ｐｌ７・・・・・・・・・・・・ＮＰをりセツトし、表
示体への桁選択信号の供給をストツプする。

次にＰｌＯで再びＮＰがセツトされるまでは表示の隣接
桁信号により重なり表示防止に適用される。

Ｐｌ８・・・・・・・・・・・・次桁の表示に備え、レ
ジスタＷを１ビツト右シフトすると共に第１ビツトに０
を入れ、実質的に１ビツト下位桁にＰ７で入力した１を
シフトする。

Ｐｌ９・・・・・・・・・・・・表示すべきメモリーの
最終デイジツトを終えたかどうかのチエツクで、Ｐ９の
処理でＢＬ−１がなされているので最終デイジツト一１
の値ＮＥになつたかチエツクする。

Ｐ２Ｏ・・・・・・・・・・・・最終デイジツトが到来
していない時はＰ７に戻り、次桁の表示処理をする。

Ｐｌ９・・・・・・・・・・・・レジスタｗの全デイジ
ツトの内容を表示後、フラツグＦ／ＦＦＣをセツトし、
キー信号１１〜Ｉｎを全て１にする。

Ｐ２Ｏ・・・・・・・・・・・・キー入力ＫＮｌに接続
されているキー群のいずれかが押されていればＰ３Ｏヘ
ジヤンプする。

Ｐ２２〜Ｐ２７・・・・・・・・・・・・キー入力ＫＮ
２〜ＫＦ２の各々に対して、接続されているキー群のい
ずれかが押されたかどうかをジャツジし、押されていな
ければ次のステツプをスキツプしてゆく。

押されていればＰ３Ｏヘジヤンプする。Ｐ２８・・・・
・・・・・・・・いずれのキーも押されていない場合で
、Ｆ／ＦＦＣをりセツトし、キー押圧チエツクを終える
。

Ｐ２９・・・・・・・・・・・・Ｐ６ヘジヤンプして再
び表示を続ける。

Ｐ３Ｏ・・・・・・・・・・・・キーが押圧された時に
くるステツプで、第１のキーストローブ信号１１発生の
ためにメモリーデイジツトアドレスを第１状態ｎｌにす
る。

Ｐ３ｌ・・・・・・・・・・・・キー入力ＫＮｌに第１
キーストローブ信号１１が入力されたかどうかジヤツジ
し、入力されていなければＰ３３ヘスキツプする。

Ｐ３２・・・・・・・・・・・・キー入力ＫＮｌに第１
キーストロープ信号１１が入力された時で、キーの種類
が判別され、ＰＡにジアップして、この判別されたキー
に対応した制御を以下行わせる。

そしてそのキー制御を終えた後はＰ１へ直接ジアップし
て表示を開始させる。（ＰＺはＰ１ヘジャンプさせるた
めのステツプ例）Ｐ３３〜Ｐ３８・・・・・・・・・・
・・第１キーストロープ信号１１に接続されているキー
を順次判別、所望キーが押圧されていればＰＢ−ＰＤヘ
ジヤンプしてそのキーに対応した制御をする。

Ｐ３９・・・・・・・・・・・・第１キーストローブ信
号１１に接続されているキーが押されなかつた時で、第
２のキーストローブ信号発生のためにメモリーデイジツ
トアドレスをアツプさせる。

Ｐ４ｌ〜・・・・・・・・・・・・所望のキーストロー
ブ信号を発生させると共に、ＫＮｌ〜ＫＦ２を順次ジヤ
ツジ七、押圧されたキーの種類を判別し、押圧されたキ
ーに対する制御をするために所望ステツプにジアップす
る。

ＰＡ〜・・・・・・・・・・・・第１のキーに対する制
御ステツプ。

ＰＸ・・・・・・・・・・・・第１のキー制御完了後所
望ステツプに戻る。

→ Ｐ１・・・・・・・・・・・・処理すべきメモリの領域
をフアイルアドレスＭＡとデイジツトアドレスＮＥで指
定する。

Ｐ２・・・・・・・・・・・・アキユムレータの内容を
Ｘレジスタに待避する。

Ｐ３・・・・・・・・・・・・Ｐ１で指定したメモリ領
域の内容をアキユムレータに導入する。

Ｐ４・・・・・・・・・・・・アキユムレータの内容と
Ｘレジスタの内容を交換することにより、Ｐ２で待避し
たＸレジスタの内容をアキユムレータに戻す。

Ｐ５・・・・・・・・・・・・Ｐ１で指定したメモリ領
域ヘアキュムレータの内容を転送する。

Ｐ６・・・・・・・・・・・・アキユムレータの内容と
Ｘレジスタの内容を交換する。

Ｐ７・・・・・・・・・・・・デイジツトアドレスカウ
ンタの内容をカウントダウンする。

また、転送すべき最終デイジツトの値を予めＮ２として
決めておくことによりＰ１で指定したフアイル全体を１
デイジツト分シフトする。Ｐ８・・・・・・・・・・・
・プログラムアドレスをＰ２に指定して、ＢＬ−Ｎ２に
なるまでＰ２〜Ｐ７の命令を繰返す。

以上がＣＰＵの主な処理動作の説明である。

第６図はこの発明の一実施例によつて表示されるドツト
表示の表示例の一例を示す図である。図において、一例
としてＩを表示させる場合は、第６図ａに示すように７
×５ドツトの表示体を土下に２分し、上より「１１Ｆ１
１４４７４４」のコードを予め表示データ記憶部ＤＲＭ
に記憶しておき、その内容に基づいてセグメント信号Ｓ
１〜Ｓ４Ｏおよび対向電極出力信号ｈ１〜Ｈ７によりＩ
を形成する表示部ＤＳＰのドツト位置に信号を与える。
それによつて、表示部ＤＳＰにＩが表示される。第７図
はこの発明の一実施例による情報の表示例を示す図であ
る。

たとえば、情報「ＭＡＹＩＡＳＫＹＯＵＴＯＰＯＳＴＴ
ＨＩＳＬＥＴＴＥＲ？」を表示する場合、この文字列を
１２桁の表示部ＤＳＰにワード単位で分割して表示する
。

すなわち、まず、第７図ａ−１に示すように、［ＭＡＹ
ＩＡＳＫ」を一定時間表示し、次に２に示すように「Ｙ
ＯＵＴＯＰＯＳＴ」を表示し、さらに３に示すように「
ＴＨＩＳＬＥＴＴＥＲ」をそれぞれ一定時間表示する。
このように、あるワード単位毎の文章を分割して表示し
、さらに各単語が表示部ＤＳＰの端部で区切られること
なく表示するのがこの発明の特徴である。また、第７図
ａ−４では、右端が空白になつているが、これは空白が
２回続いた場合であつて、前述の１〜３，５に示す表示
とは右端の表示形態が異なるため、文章の末尾であるこ
とを知ることができる。第８図は表示データ記憶部の記
憶領域を図解的に示す図である。

図において、表示データ記憶部ＤＲＭは２１文字分の表
示データを記憶するために記憶領域１〜２１を含む。ま
た、前述の第２図に示す外部メモリＭＵにも同様にして
２１文字分の表示データを記憶することができる。そし
て、表示データ記憶部ＤＲＭの表示領域１〜１２は表示
部ＤＳＰの各表示桁に対応し第１の記憶手段を構成する
。また、表示領域１３〜２１と外部メモリＭＵとは第２
の記憶手段を構成する。この表示領域１３〜２１および
外部メモリＭＵには、キー入力部Ｋから入力された複数
のワード単位で構成される情報が記憶され、表示領域１
３から順次表示領域１２，１１，１０・・・・・・・・
・・・・のようにシフトされ表示領域１〜１２に記憶さ
れた表示データが表示部ＤＳＰに表示される。第９図は
この発明の一実施例の表示制御を行なうためのフロー図
である。

次に、第１図〜第９図を参照してこの発明の一実施例の
具体的な動作について説明する。

まず、第４Ａ図に示すＣＰＵ内のＲＡＭの所定領域であ
るカウンタＣＯをりセツトする。このカウンタＣＯは表
示データ記憶部ＤＲＭの記憶領域１３〜２１および外部
メモリＭＵの内容を表示データ記憶部ＤＲＭの記憶領域
１〜１２にシフトした回数を計数するものである。この
カウンタＣＯをりセツトした後、表示データ記憶部ＤＲ
Ｍと外部メモリＭＵの内容を１文字分すなわち６ドツト
前送りシフトを行なう。そして、１回シフトする毎にカ
ウンタＣＯを歩進し、カウンタＣＯの計数値が「１３」
であるか否かの判別を行なう。すなわち、表示データ記
憶部ＤＲＭの記憶領域１３〜２１および外部メモリＭＵ
の内容が１２回前送りシフトされて表示データ記憶部Ｄ
ＲＭの記憶領域１〜１２に情報が記憶されたか否かを判
別する。カウンタＣＯの計数値が「１３」以下であれば
、表示データ記憶部ＤＲＭの記憶領域１３の内容すなわ
ち、次の前送りシフトにより表示部ＤＳＰの最下位桁に
表われる文字が空白であるか否かを判別する。空白でな
ければ表示データ記憶部ＤＲＭおよび外部メモリＭＵの
内容を前送りシフトする。もし空白であれば記憶領域１
２に記憶された情報が単語の末尾の文字であるとみなし
、さらに表示データ記憶部ＤＲＭと外部メモリＭＵの内
容を１文字分前送りシフトする。そして、前述の説明と
同様にして記憶領域１３の内容が空白であるか否かを判
別する。この「空白か」の判断ステツプは前述の「空白
か」の判断ステツプとともに、文章の末尾に空白が２個
以上連続しているか否かを判断するものであつて、空白
でなければカウンタＣＯを歩進させる。さらに、カウン
タＣＯの計算値が「１３」になるまであるいは文章の末
尾の２個の空白を検出するまで前述の動作を繰返す。カ
ウンタＣＯの計数値が「１３］になつたときすなわち１
３文字分前送りシフトしたことを検知したとき、表示領
域１３の内容が空白であるか否かを判別する。空白であ
れば、表示部ＤＳＰの最下位桁に表示される文字が単語
の末尾の文字であるとみなし、表示データ記憶部ＤＲＭ
の表示領域１〜１２に記憶されている情報を表示部ＤＳ
Ｐに表示させる。もし、前述の「空白か］の判断ステツ
プにおいて、空白でないことを判別したとき、すなわち
表示領域１２，１３にまたがつて単語が記憶されている
ときには、表示データ記憶部ＤＲＭおよび外部メモリＭ
Ｕの内容を１文字分戻りシフトさせる。同時に、表示デ
ータ記憶部ＤＲＭおよび外部メモリＭＵの内容を１文字
分戻りシフトしたことにより、表示領域１を空白にする
必要があるため、この表示領域１に空白を表わすコード
を記憶させる。この動作は記憶領域１２から記憶領域１
３に空白がシフトされるまですなわち単語の末尾が記憶
領域１２に記憶されるまで繰返される。第７図ｂ−１，
２は前述の状態を示すものである。

すなわち、カウンタＣＯの計数値が「１３］になるまで
前送りしているときには、記憶領域１〜１２の内容を「
ＭＡＹＩＡＳＫＹＯ」とすれば、記憶領域１３は「ＹＯ
Ｕ」の「Ｕ」が記憶されているため、記憶領域１３が空
白でないことを判別し、表示データ記憶部ＤＲＭおよび
外部メモリＭＵを戻りシフトさせかつ記憶領域１を繰返
す。

この動作を３回繰返すことにより、第７図ｂ−２に示す
ように、記憶領域１〜１２には、「ＭＡＹＩＡＳＫ」が
表示される。そして、この内容が一定時間だけ表示部Ｄ
ＳＰに表示される。文章の末尾に空白が２文字以上連続
する場合は、前送りシフトを停止し、その内容を一定時
間表示部ＤＳＰに表示した後、表示データ記憶部ＤＲＭ
および外部メモリＭＵの内容を１文字分前送りシフトし
、空白以外の文字となれば最初のステツプに戻つて新た
に次の文章の先頭から表示を開始する。

なお、第７図ｂに示す１，３，５，９は表示すべき情報
を記憶領域１〜１２に記憶させた状態を示し、７は記憶
領域１〜１２に文章の末尾が記憶された状態を示す。

また、２，４，６，８，１０は表示部ＤＳＰに一定時間
表示される内容を示す。また、第９図に示すフロー図に
おいて、「カウンタＣＯりセツト」、「空白→ＤＲＭ」
のステツプは前述の処理リスト２、［カウンタ歩進」ス
テツプは処理リスト６または５、「計数値−１３力」の
ステツプは処理リスト１０、「ＤＲＭ，ＭＵ前送りシフ
ト」のステツプは処理リスト１６をそれぞれ使用するこ
とによつて処理することができる。第１０図は第９図に
含まれる一定時間表示ステツプのサブルーチンを示す図
である。図において、表示データ記憶部１〜１２に記憶
された表示データを表示部ＤＳＰに表示するときには、
この第１０図に示すサブルーチンに進む。そして、まず
一定時間を決定する数値ＮをＣＰＵ内のＲＡＭの所定の
領域Ｘにストアする。そして、表示制御信号ＤＩＳを表
示制御回路ＤＳＣのセグメントデコーダＳＥＤに与える
。さらに、前述のＲＡＭの記憶領域Ｘの内容をカウント
ダウンし、記憶領域Ｘの内容がＯになるまでこの動作を
繰返す。記憶領域Ｘの内容がＯになれば、表示制御信号
ＤＩＳを止めて表示を消去する。この第１０図に示すサ
ブルーチンにおいて、「Ｎ→Ｘ」のステツプは前述の処
理リスト２、「Ｘ−１→Ｘ」のステツプは処理リスト５
、「Ｘ−０か」の判断ステツプは処理リスト１０を用い
ることにより実行することができる。第１１図は第９図
における「空白か」の判断ステツプのサブルーチンを示
すフロー図である。

このフロー図は表示データ記憶部ＤＲＭのアドレスＢＭ
，ＢＬの８Ａと９Ａとの内容がともにＯであるか否かを
判別することにより空白か否かの判断を行なうものであ
る。この領域は次にシJャgしたとき表示部ＤＳＰの最下
位桁に表示される文字の中央の縦７ドツトに対応するデ
ータであり、５Ｘ７ドツトで構成される文字記号は、特
殊な記号を使用する場合を除いて前記７ドツトのうちい
ずれかが点灯する。これを利用して５×７ドツトの中央
縦７ドツトが非点灯であれば空白であると判別する。な
お、上述の実施例では、キー入力部Ｋから入力した情報
を表示部ＤＳＰに表示するようにしたが、たとえば演算
式をキー入力部Ｋから入力し、その演算結果をＣＰＵに
よつて演算させ、演算式とともにその演算結果を分割し
て表示部ＤＳＰに表示させるようにしてもよい。

以上のように、この発明によれば、表示桁が制限される
表示器にワード単位で構成された文章やデータなどの情
報をワード単位で表示するようにしているため、ワード
単位の情報が表示部の最下位桁または最土位桁で分割さ
れることなく完全に表示できるため、文章やデータなど
の゛溝報の読み誤まりを防止することができる。

また、各ワードを表示するときには、一定時間静止状態
で表示するようにしているため、情報の表示が読み易く
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例が適用されたプログラム計
算機の一例を示す外観図である。 第２図は第１図の内部の概略プロツク図である。第３図
は第２図に示す表示制御部の具体的なプロツク図である
。第４図Ａ−Ｄは中央処理装置ＣＰＵの具体的なプロツ
ク図である。第５図は第４図のＣＰＵと等価な回路を図
示する線図である。第６図はこの発明の一実施例によつ
て表示部に表示されるドツト表示の表示例を示す図であ
る。第７図はこの発明の一実施例による情報の表示例を
示す図である。第８図は表示データ記憶部の記憶領域を
説明するための図である。第９図はこの発明の一実施例
の具体的な動作を説明するためのフロー図である。第１
０図は第９図に示す一定時間表示ステツプのサブルーチ
ンを示すフロー図である。第１１図は第９図の「空白か
］の判断ステツプのサブルーチンを示すフロー図である
。図において、ＤＳＰは表示部、Ｋはキー入力部、ＣＰ
Ｕは中央処理装置、ＤＳＣは表示制御回路、ＲＡＭはラ
ンダムアクセスメモリ、ＤＲＭは表示データ記憶部、Ｗ
１〜Ｗ８はキーストローブ出力端子、ｋ１〜Ｋ４はキー
入力端子、ｈ１〜Ｈ７は対向電極信号出力端子、ＢＬＴ
はメモリデイジツトアドレス出力端子、ＢＭＴはメモリ
フアイルアドレス出力端子、Ｒ／Ｗは読み出し書き込み
信号端子、ＤＩＳは表示（消去）制御信号出力端子、Ｄ
Ｉ／０はデータ入出力端子を示す。

Claims (1)

1. 【特許請求の範囲】 １ キャラクタがワード単位に構成された文章やデータ
   などの情報を表示する表示方式であつて、所定桁数を有
   する表示器、前記情報を与える情報付与手段、 前記情報付与手段から与えられる情報を、各ワード間に
   少なくとも１つの特定の情報を含んで記憶する第１の記
   憶手段、および前記表示器の所定桁数に対応する所定の
   記憶領域を含み、前記第１の記憶手段から順次読出され
   る前記情報を記憶領域の最下位桁（または最上位桁）か
   ら最上位桁（または最下位桁）方向に順次シフトして記
   憶し、記憶領域の最上位桁（または最下位桁）に前記情
   報の先頭が記憶されかつ最下位桁（または最上位桁）に
   ワードが途中で区切られて記憶されたとき、前記表示器
   からそのワードの表示を消すように該記憶領域に記憶し
   ている情報をシフトするようにした第２の記憶手段を備
   え、前記第１の記憶手段に記憶されている情報をワード
   単位で前記第２の記憶手段に記憶させ、該第２の記憶手
   段に記憶した情報を前記表示器に表示させるようにした
   情報の表示方式。 ２ 前記第１の記憶手段は、前記情報の末尾に少なくと
   も２キャラクタ分のスペースを現わすコードを記憶して
   いて、前記第２の記憶手段の少なくとも下位２桁に前記
   少なくとも２キャラクタ分のスペースが記憶されたこと
   を検知したとき、前記シフトを停止するようにした特許
   請求の範囲第１項記載の情報の表示方式。 ３ 前記情報付与手段は、キーボードである特許請求の
   範囲第１項記載の情報の表示方式。