JPS58132848A - 電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、文字記号等を複数記憶し、必要な時表示する
機能と計算機能を合せ持った電子装置に関するものであ
る。

従来より、文字記号等をキーより入力し記憶させるもの
として電話番号や氏名を記憶できるもの等があるが、こ
れらは表示部の表示桁数以上の文字記号を同時に表示す
ることができない。

これに対し本発明は、表示部の表示桁数以上の文字記号
を区切ることなく記憶し、これを連続的にシフトさせな
がら表示することができる。即ち、記憶させる場合は設
定モードにして所望の文字記号をキーより入力するが、
表示桁数以上入力することができるため文章として記憶
させることができ、またこれを表示させる場合、記憶内
容をランニング表示することにより表示桁数以上の文字
記号も区切ることなく連続的に表示することができる〇 一方、計算機として使用する場合は桁の読み誤りを防止
するためスタティック（静止）表示とさせる。本発明は
このような電子機器を提供するものである。すなわち本
発明は下記に列挙する電子機器を提供することを目的と
している。

（１）外部入力により文字記号等を記憶し必要に応じ表
示するものであって表示桁数以上の文字記号等を記憶し
これを順次シフトさせながら表示することが可能な文字
記憶電子機器。

（２）数値を表示する表示部において、演算数或いは被
演算数と共に演算記号を表示することを特徴とする電子
機器。

（３）文字記憶部内の文字記号の末尾と先頭の間に特殊
記号を挿入し繰返し文字記号等の表示をする電子機器。

（４）第１項に於て、記憶文字記号が一度に表示可能で
あるか否かを検出し、スタティック表示とランニング表
示を自動的に選択することを特徴とする電子機器。

（５）第１項の文字記憶、表示手段と計算手段とを共に
有するものであってキー人力部と表示部とを夫々共用し
たことを特徴とする電子機器。

（６）第５項において計算途中或いは計算結果等のデー
タの表示はスタティック表示としたことを特徴とする電
子機器。

（７）文字記号等を記憶する手段を持ち、文字記号等の
記憶状態を表示することを特徴とする電子機器。

（８）第２項に於て演算記号は被演算数の右側に、又演
算数の左側に表示することを特徴とする電子機器。

（９）第７項に於て文字記号書込み状態であるか否かの
区別と、文字記号の記憶状態とを同一の表示部で表示す
ることを特徴とする電子機器。

（１０１文字記号等を記憶、表示する手段と計算を行う
手段とを有するものに於て、文字記号等の表示状態で割
込み計算が可能であることを特徴とする電子機器。

（１１）外部入力により文字記号等を記憶し必要に応じ
て表示するものであって、数字と文字を同時入力するこ
とが可能力文字記号等の記憶装置を有する電子機器。

（１２）電源ＯＮ時に記憶されている文字記号等が自動
的に表示することを特徴とする電子機器。

（本発明実施例の構成） 本発明の全体構成は、第９図に示す通り、キーユニット
部、ディスプレイユニット部、ディスプレイユニットに
表示情報を与え制御する為のデスプレイユニット制御部
、バッファ部、デスプレイユニット制御部より表示用コ
ードを入力し、表示用パターン情報に変換するキャラク
タ−ジェネレータ一部１及びキー人力の制御、デスプレ
イ制御部への表示情報の供給その他、演算処理、表示情
報の処理等を行うＣＰＵ部により構成される。

デスプレイユニットは表示媒体であり、表示情報はデス
プレイユニット制御部より供給される。

すなわち、デスグレイユニット制御部は、デスプレイユ
ニットに供給する表示情報をキャラクタ−コードの形式
で保持するバッファメモリを有しており、その出力はキ
ャラクタ−ジェネレーターに入力され、表示用セグメン
ト情報に変換された後、デスプレイユニットに供給され
る。デスプレイユニット制御部の出力Ｃ１〜Ｃｎ　　は
デスプレイユニットに対する制御信号であり、この信号
によりデスプレイユニット制御部内のキャラクタ−コー
ドはセグメント情報に変換され常時表示されている。

したがって、今何らかの表示を行いたい場合には、デス
プレイユニットの表示桁あるいは、セグメントに対応し
たデスプレイユニット制御部内のバッファメモリに所望
のキャラクタ−コードあるいは、ビット情報を書き込む
ことにより、常にデスプレイユニットに情報が出力され
表示される。

デスプレイユニット制御部内のバッファメモリは、ＲＡ
Ｍの形で構成されており、その情報を逆に読み出すこと
もできる。デスプレイユニット制御部への書き込み読み
出しの制御を行う回路がＣＰＵで構成されている。ＣＰ
Ｕから出力されるＢＭ。

ＢＬ倍信号、デスプレイユニット制御部のバッファメモ
リの番地を指定するアドレス信号、ＤＩＯ信号はデータ
バス信号、Ｒ／Ｗ信号はバッファメモリへの書込み信号
である。キーユニットは、ＣＰＵよりの出力信号Ｓｏｎ
及びＣＰＵへの入力信号Ｋｉｎとの組み合わせで制御さ
れる。

デスプレイユニット制御部内のバッファメモリは第１０
図の構成になっており、１アドレス４ピツトとすると、
ＢＬ＝０．１．　・−・の各８ビツトで１キャラクタ−
コードを記憶するものとする。

そしてデスプレイユニット制御部の前記メモリと全く対
応したメモリを、ＣＰＵ内のＲＡＭエリアに構成させて
いる。ＣＰＵの処理により、表示内容を準備する時はこ
のＣＰＵ内のＲＡＭにキャラクタ−コードの形式で記憶
しておき、表示する時点でこれらのコードをデスプレイ
ユニット制御部のバッファメモリに転送する。前に説明
した通り、バッファメモリに転送されたキャラクタ−コ
ードは常時キャラクタジェネレータを介してセグメント
情報に変換されデスプレイユニットに与えられている。

第２５図にＣＰＵの回路ブロック構成図を示す。

図における各部の記号及びその内容は次の通りである。

なお■、■、・・・の数字はプログラム装置から指定さ
れる制御命令を表している。また下記の説明においてフ
リップフロップをＦ／Ｆと略記する。

ＲＡＭ（ランダムアクセスメモリ）：入出力は４ット単
位に行われ、ディジットアドレスとファイルアドレスを
指定することによって所望ディジット内容を入出力でき
るメモリである。

ＢＬ　：メモリＲＡＭのディジットアドレスカウンタで
ある。

ＤＣｌ　：メモリＲＡＭのディジットアドレスデコーダ
である。

ＢＭ　：メモリＲＡＭのファイルアドレスカウンタであ
る。

ＤＣ２：メモリＲＡＭのファイルアドレスデコーダであ
る。

ＡＤ！　：制御命令０が与えられた時は減算器として、
■が与えられぬ時は加算器として動作する加算器である
。

ＡＤ２：加算器である。

Ｇ１　：　加減算器ＡＤｌの一方の入力に数値１或いは
オペランドＩＡのいずれかを与えるためのゲートである
。［相］の時は１を［相］の時はＩＡを出力する。

Ｇ２　　：メモリディジットアドレスカラ／りＢＬの入
力ゲートである。［相］の時は加減算器ＡＤＩの出力を
、■の時はオペランドＩＡを、＠の時はオペランドＩＢ
をそれぞれ出力する。

Ｇ３　　：加算器Ａ　Ｄ　２の一方の入力に数値１、或
イハオペランドＩＡのいずれかを与えるためのゲートで
ある。■の時は数値１を、■の時はオペランドＩＡ　を
それぞれ出力する。

Ｇ４　　：メモリファイルアビレフ８Ｍの入力ゲートで
ある。■の時は加算器Ａ　Ｄ　２の出力を、■はオペラ
ンドＩＡを、■はアキュムレータＡＣＣの内容を出力す
る。

Ｇ５　　：メモリＲＡＭのファイル選択ゲートである。

ＤＣ３：オペランドＩＡのデコーダである。オペランド
ＩＡを解読し、メモリの所望ピット指定信号をゲートＧ
６に入力させる。

Ｇ６−二メモリＲＡＭの入力ゲートである。■の時はオ
ペランドデコーダＤ　Ｃ３で指定されたメモリの所望ビ
ットに２進数１を入力させ、■の時はＤＣ３で指定され
たメモリの所望ビットに２進数０を入力させる回路を内
蔵し、又、■でアキュムレータＡＣＣの内容を出力する
。

ＲＯＭ：リードオンリーメモリである。

ＰＬ　：リードオンリーメモリＲＯＭの所望ステップを
指定するプログラムカウンタであるＯ ＤＣ，：リードオンリーメモリＲＯＭのステップアクセ
スデコーダである。

Ｇ７　　：リードオンリーメモリＲＯＭの出力ゲートで
ある。ジャッジＦ／Ｆ　Ｊがセットされた時は、ＲＯＭ
の出力のインストラクションデコーダＤＣｓへの伝達が
遮断される。

ＤＣｓ：インストラクションデコーダである。

ＲＯＭからのインストラクションコードを解読するもの
で、ＲＯＭのインストラクションコートハオペレーショ
ンコード部分Ｉｏとオペランド部分ＩＡ、ＩＢに分ケラ
レ、オペレーションコードを解読し、ソノオペレーショ
ンコードに対応して制御命令■〜◎のいずれかを発生さ
せる。

又、オペランドをともなうオペレーションコードである
ことを判断し、その時に、オペランドＩＡ又は■Ｂをそ
のまま出力させる回路を内蔵する。

ＡＤ３　　ニブログラムカウンタＰＬの内容に数値１を
加え、カウントアツプさせるための加算器である。

Ｇｓ　　、！７’ログラムカウンタＰ２の入力ゲートで
ある。［相］の時はオペランドＩＡを出力し、０の時は
プログラムスタックレジスタＳＰの内容を伝達する。［
相］［相］の処理時及びゲートＧ３９用の［相］の処理
時は、加算器ＡＤ３の出力は伝達されない。［相］◎［
相］以外はＡ　Ｄ　３　出力を伝達し、自動的にプログ
ラムカラ／りＰＬの内容に１を加える。

ＦＣ：フラッグＦ／Ｆである。

Ｃ９：フラッグＦ／Ｆ　　ＦＣの入力ゲートである。

■の時は２進数１を、［相］の時は２進数０をそれぞれ
ＦＣに入力させる。

Ｇ、ｏ　：キー信号発生ゲートである。フラッグＦ／Ｆ
　ＦＣがリセット状態（０）の時はメモリディジットア
ドレスデコーダの所望出力をそのま１出力させ、フラッ
グ Ｆ／Ｆ″　ＦＣがセット状態（１）の時はＤＣＩ出力の
いかんにかかわらずｌｌ−Ｉｎの出力を一斉に１にする
回路を内蔵する。

ＡＣＣ：４ビツトで構成されるアキュムレータである。

Ｘ　　：４ビツトで構成されるテンポラリ−レジスタで
ある。

Ｇ　１１　　：テンポラリレジスタＸの入力ゲートであ
る。［相］の時はアキュムレータＡＣＣの内容を伝達し
、［相］の時はスタックレジスタＳＸの内容を伝達する
。

ＡＤ４：加算器である。アキュムレータＡＣＣの内容と
他のデータを２進加算するために用いられる。２進加算
の際第４ピツトの加算でキャリイが出ればＣ４出力を１
にする。

Ｃ：キャリイＦ／Ｆである。

Ｇ１２　：キャリイＦ／Ｆ人カゲートである。■の時に
もし第４ビントキヤリイＣ４が１であればキャリイＦ／
ＦＣＫＩを入力し、Ｃ４がＯｆあればＣＫＯを入力する
回路を内蔵する。■の時はＣに１を、＠の時はＣに０を
入力する。

Ｇ１３　：キャリイを含めた２進加算を加算器Ａ　Ｄ　
４で行わせるためのギヤ９４０人カゲートである。［相
］の時にキャリイＦ／Ｆ　Ｃの出力を加算器Ａ　Ｄ　４
に伝達する。

Ｇ１４　　：加算器Ａ　Ｄ　４の入力ゲートである。［
相］の時はメモリＲＡＭの出力を、＠の時はオペランド
ＩＡを伝達する。

Ｆ　　：４ビツトで構成される出力バッファレジスタで
ある。

Ｇ１５　：出カバソファレジスタＦの入力ゲートである
。■の時にアキュムレータＡＣＣの内容を伝達し、Ｆに
入力する。

ＳＤ　：出力デコーダである。出力バッファレジスタＦ
の内容を解読し、表示体セグメント信号ＳＳＩ〜ＳＳｎ
に変換する。

Ｗ　　；出カバソファレジスタである。

ＳＨＣ：出力バッファレジスタＷの全ビット内容を一斉
に１ビツト右シフトするための出力バッファレジスタＷ
のシフト回路である。［相］又は［相］が発生した時に
動作する。

Ｇ１６　：出力バッファレジスタＷの入力ゲートである
。［相］の時にはＷの第１ビツトに１を入力し、［相］
の時にはＷの第１ビツトにＯを入力させる。Ｗの第１ビ
ツトに１又はＯを入力する直前で出力バッファレジスタ
シフト回路ＳＨＣが動作しシフトした後に入力される様
に構成されている。

ＮＰ　：出力コントロールフラッグＦ／Ｆである。

Ｇ１７　：出力コントロールフラッグＦ／Ｐ　ＮＰの入
力ゲートである。［有］の時は１を入力し［相］の時は
Ｏを入力する。

ＧＩ８：バッファレジスタＷの出力コントロールゲート
である。フラッグＦ／Ｐ　ＮＰがセツト（１）ｆｌｌｃ
なっている時のみ、Ｗの各ビットの出力を一斉に出力さ
せる。

Ｊ　　：ジャッジＦ／Ｆである。

Ｉ’Ｖ＋：インバータ回路である。

ＩＶＹ：（同上） ＩＶ３：（同上） ＩＶ４：（同上） Ｇ１９　：ジャッジＦ／Ｆ　Ｊの入力ゲートである。

［相］の時に入力ＫＮｌの状態をＪに伝達する。ただし
インバータＩＶ１を介しているのでＫＮ、＝００時にＪ
＝１となる。

Ｇ２０　　：ジャッジＦ／Ｆ　　Ｊの入力ゲートである
。

■の時に入力Ｋ　Ｎ　２の状態をＪに伝達する。ただし
インバータＩＶ２を介しているのでＫ　Ｎ　２　＝　０
の時にＪ＝１となる。

Ｇ２、：ジャッジＦ／Ｆ　Ｊの入力ゲートである。

［相］の時に入力ＫＦｌの状態をＪに伝達する。ただし
インバータＩＶ３を介しているのでに’ＦＩ＝Ｏの時に
Ｊ二１となる。

Ｇ２２　：ジャッジＦ／Ｆ　　Ｊの入力ゲートである。

［相］の時に入力Ｋ　Ｆ　２の状態をＪに伝達する。た
だしインバータＩＶ４を介しているのでＫＦ２＝０の時
にＪ＝１となる。

Ｇ２３　：ジャッジＦ／Ｆ　　Ｊの入力ゲートである。

［相］の時に入力ＡＫの状態をＪＫ伝達する。

ＡＫ＝１の時、Ｊ＝１となる。

Ｇ２４　：ジャッジＦ／ＦＪの入力ゲートである。

Ｏの時に入力ＴＡＢの状態をＪに伝達する。ＴＡＢ＝１
の時、Ｊ＝１となる。

Ｇ２５　：ジャッジＦ／ＦＪのセット用ゲートである。

Ｏの時に１をＪに入力する。

■ｌ　　：比較回路である。メモリディジットアドレス
カウンタＢＬの内容とあらかじめ定められたデーターと
を比較し、一致していれば出力１を発生する。０又は０
が発生された時に回路が動作する。比較すべきデータは
ゲートＧ２６より出力される。

Ｇ２６　：比較回路ｖ１への比較値入力ゲートである。

比較値ｎｌはメモ！ＪＲＡＭの制御上の利用の高い側の
特定アドレス値に対応し、ｎ２はメモリＲＡＭの制御上
利用の低い側の特定アドレス値に対応する。０の時はｎ
ｌ　を比較値にするために出力させ、■の時はｎ２を比
較値にするために出力させる。

Ｇ２□　：ジャッジＦ／ＦＪの入力ゲートである。

■の時キャリイＦ／ＦＣの内容が１の時Ｊに１を入力す
る。

ＤＣ６：オペランドＩＡの解読器である。オペランドＩ
Ａを解読し、メモリＲＡＭの所望ビットの内容が１かど
うかの判断を行う０Ｇ２８　：メモリＲＡＭのオペラン
ド解読器ＤＣ６で指定されたビット内容をジャッジＦ／
ＦＪに伝達するゲートである。＠の時に動作する。ＲＡ
Ｍの指定ビットが１の時Ｊ＝１となる。

Ｖ２　：比較回路である。アキュムレータＡＣＣの内容
とオペランドＩＡの内容が等しいかどうかを判断し、等
しい時出力１を発生する。Ｏの時に動作する。

Ｖ３　　：比較回路である。メモリディジットアドレス
カウンタＢＬの内容とオペランドＩＡの内容が等しいか
どうかを判断し、等しい時出力１を発生する。＠の時動
作する。

ｖ４　　：比較回路である。アキュムレータＡＣＣの内
容とメモリＲＡＭの内容が等しいかどうかを判断し、等
しい時、出力１を発生する。

Ｇ２９：加算第４ビツトキヤリイＣ４のジャッジＦ／Ｆ
Ｊへの伝達ゲートである。［相］の時Ｃ６をＦ／ＦＪに
伝達する。Ｃ４−１の時、Ｊ＝１となる。

ＦＡ　：フラッグＦ／Ｆである。

Ｇ３１　：フラッグＦ／ＦＦＡの入力ゲートである。

＠の時１を出力［相］の時０を出力する。

Ｇ３□　：ジャッジＦ／ＦＪの入力ゲートである。

フラッグＦ／ＦＦＡが１の時、Ｆ／ＦＪをセット（１）
する。

ＦＢ　：フラッグＦ／Ｆである。

Ｇ３３　：フラッグＦ／ＦＦＢの入力ゲートである。

＠の時１を出力し、［相］の時Ｏを出力する。

Ｇ３４　：ジャッジＦ／ＦＪの入力ゲートである。

フラッグＦ／ＦＦＢの内容をＦ／ＦＪに伝達する。００
時動作する。したがって ＦＢ＝１の時、Ｊ＝１となる。

Ｇ３５　：ジャッジＦ／ＦＪの入力ゲートである。

入力βの内容を伝達するもので［相］によって動作する
。β＝１の時Ｊ＝１となる。

Ｇ３６　：アキュムレータＡＣＣの入力ゲートである。

［相］の時は加算器Ａ　Ｄ　４の出力を伝達　−し、■
の時はインバータＩＶ５にてアキュムレータの内容を反
転し伝達する。［相］の時はメモリＲＡＭの内容を伝達
し、［相］の時はオペランドＩＡの内容を伝達する。

＠の時は入力に１〜に４の４ビツトの内容を伝達する。

Ｏの時はスタックレジスタＳＡの内容を伝達する。

Ｉｖ５　：インバータ回路である。

ＳＡ　ニスタックレジスタである。出力がシステム外に
導出されている。

ＳＸ　ニスタックレジスタである。出力がシステム外に
導出されている。

Ｇ３７　ニスタックレジスタＳＡの入力ゲートである。

００時、アキュムレータＡＣＣの内容を伝達する。

０３８　ニスタックレジスタＳＸの入力ゲートである。

Ｏの時、テンポラリレジスタＸの内容を伝達する。

ＳＰ　ニブログラムスタックレジスタである。

Ｇ３９　ニブログラムスタックレジスタＳＰの入力ゲー
トである。［相］の時、プログラムカウンタＰＬの内容
に加算器Ａ　Ｄ　ｓにて１を加えたものをプログラムス
タックレジスタに導入する。

ＦＤ　：フラッグＦ／Ｆである。

ＦＥ　　：フラッグＦ／Ｆである。

Ｇ４０　　：ジャッジＦ／ＦＪの入力ゲートである。

フラッグＦ　／Ｆ　Ｆ　Ｄの内容をＦ／ＦＪ　に伝達す
る。［相］の時、動作する。したがってＦＤ＝１の時、
Ｊ＝１となる。

Ｇ４１　：フラッグＦ／ＦＦＤの入力ゲートである。

Ｏの時１を出力、Ｏの時Ｏを出力する。

Ｇ４２　ニジ２ヤツジＦ／ＦＪの入力ゲートである。

フラッグＦ／ＦＦＥの内容をＦ／ＦＪに伝達する。Ｏの
時、動作する。したがってＦＥ＝１の時、Ｊ＝１となる
。

Ｇ４３　：フラッグＦ／ＦＦＥの入力ゲートである。

［相］の時１を出力、［相］の時、０を出力する。

Ｇ４４　：ジャッジＦ　／Ｆ　Ｊの入力ゲートである。

入力βの内容を伝達しｏによって動作する。α＝１の時
、Ｊ＝１となる。

Ｇ４５　：アキュムレータＡＣＣの内容をＤＩ１０端子
に伝達するゲートである。［相］によって動作する。

Ｇ４６　：オペランドＩＡ、ＩＢを表示制御、キー人力
制御用フラッグＮ１＋Ｎ２に導入するゲートである。Ｏ
によって動作する。

Ｇ４７　：メモ！、ｌＲＡＭ内の所定の数ビットの内容
を伝達するゲートである。キー人力制御用フラッグＮ２
の状態により動作する。

ＥＯ：メモリファイルアドレスカウンタＢＭの内容とオ
ペランドＩＡとのＥ　ｘ　−ＯＲをとる論理回路°であ
る。

ＳＢ　二メモリディジットアドレスカウンタＢＬの内容
より１減する回路である。＠により動作する。

ＸＢ　　ニ一時記憶用メモリディジットアドレスカウン
タである。■によりＧ２出力はＸＢに記憶し、またＸＥ
の内容をＤｅｌへ出力する。

Ｙ　　ニ一時記憶用メモリディジットアドレスカウンタ
である。［相］によりＧ２出力はＹに記憶し、またＹの
内容をＤ　Ｃ！へ出力するＯ ８　　ニ一時記憶用メモリディジットアドレスカウンタ
である。ＯによりＧ２出力けＳに記憶し、またＳの内容
をＤＣｌへ出力する。

ＲＷ　：外部メモリに対する書込み読出し信号を発生す
るための信号発生回路である。［相］■によって動作す
る。

ｐｓｃ　：電源制御回路である。［株］の発生によりシ
ステム電源ＶＤＤを出力（ＯＮ）する。

Ｚ■　：メモリファイルアドレスをＯＫ選択する回路で
ある。［相］によって動作する。

次に、本発明実施例の説明に用いているインストラクシ
ョンの記号とそのインストラクションにより指定される
制御命令を表１に示す。なおインストラクションコード
欄ニインストラクションのワード構成を略記する。

表１　　その１ 表１　　その２ 表１　　その３ 表１　　その４ 表１　　その６ 表１に挙げたインストラクションの命令内容は次の通り
である。

５ＫＩＰ：次のプログラムステップの命令を実行せず、
プログラムカウンタＰＬのみアップさせ実質的にスキッ
プする。

ＡＤ：７キユムレータＡＣＣの内容とメモリＲＡＭの内
容を２進加算し、加算結果をアキュムレータＡＣＣに戻
す。

ＡＤＣ：アキュムレータＡＣＣ，メモリＲＡＭ。

キャリイＦ／Ｆ　Ｃの内容を２進加算し、加算結果をア
キュムレータＡＣＣｉ’？ｌ［’ｊ。

ＡＤＣ８Ｋ：アキュムレータＡＣＣ，メモリＲＡＭ１キ
ャリイＦ／ＦＣの内容を２進加算し、加算結果をアキュ
ムレータＡＣＣに戻スと共に、この加算結果で第４ビツ
トキヤリイＣ４が発生すれば次のプログラムステップを
スキップする。

ＡＤＩ：アキュムレータＡＣＣの内容とオペランドＩＡ
を２進加算し、加算結果をアキュムレータＡＣＣに戻す
と共に、この加算結果で第４ビツトキヤリイＣ４が発生
すれば、次のグログラムステップをスキップする。

ＤＣ：オペランドＩＡを１０１０　（１０進数１０）に
定め、ＡＤＩ命令と同様に、アキュムレータＡＣＣの内
容と、このオペランドＩＡを２進加算することによって
実質的にアキュムレータＡＣＣの内容に１０進数１０を
加算し、その結果をアキュムレータＡＣＣに戻す。

ＳＣ：キャリイＦ／ＦＣをセットする（Ｃに１を入力す
る）。

ＲＣ：キャリイＦ／ＦＣをリセットする（ＣＫＯを入力
する）。

ＳＭ：オペランドＩＡの内容を解読し、オペランドで指
定されたメモリの所望ビットをセラトスる（１を入力す
る）。

ＲＭ：オペランドＩＡの内容を解読し、オペランドで指
定されたメモリの所望ビットをリセットする（０を入力
する）。

ＣＯＭＡ：アキュムレータＡＣＣの各ビットの内容を反
転し、１５の補数をとりアキュムレータＡＣＣに戻す。

ＬＤＩ：７キユムレータＡＣＣにオペランドＩＡを導入
する。

Ｌ：メモリＲＡＭの内容をアキュムレータＡＣＣに導入
すると共に、オペランドＩＡをメモリファイルアドレス
カウンタＢＭに入力する。

ＬＩ：メモリＲＡＭの内容をアキュムレータＡＣＣに導
入すると共に、オペランドＩＡをメモリファイルアドレ
スカウンタＢＭに入力する。さらにメモリディジットア
ドレスカウンタＢＬをアップさせる。ただしＢＬの内容
があらかじめ定めた値ｎ１に等しい時は次のプログラム
ステップをスキップする。

ＬＤ：メモリＲＡＭの内容をアキュムレータＡＣＣに導
入すると共に、オペランドＩＡをメモリファイルアドレ
スカウンタＢＭに入力する。さらにメモリディジットア
ドレスカウンタＢＬをダウンさせる。ただしＢＬの内容
があらかじめ定めた値ｎ２に等しい時は次のプログラム
ステップをスキップする。

Ｘ：メモリＲＡＭの内容とアキュムレータＡＣＣの内容
を交換すると共に、オペランドＩＡをメモリファイルア
ドレスカウンタＢＭに入力する。

ＸＩ：メモリＲＡＭの内容とアキュムレータＡＣＣの内
容を交換すると共に、オペランドＩＡをメモリファイル
アドレスカウンタＢＭ　Ｋ入力する。

さらにメモリディジットアドレスカウンタＢＬをアップ
させる。ただしＢＬの内容があらかじめ定めた値ｎｌ　
に等しい時は次のプログラムステップをスキップする。

ＸＤ：メモリＲＡＭの内容とアキュムレータＡＣＣの内
容を交換すると共に、オペランドＩＡをメモリファイル
アドレスカウンタＢＭに入力する。

さらにメモリディジットアドレスカウンタＢＬをダウン
させる。ただしＢＬの内容があらかじめ定めた値ｎ２に
等しい時は次のプログラムステップをスキップする。

ＬＢＬＩ　：オペランドＩＡをメモリディジットアドレ
スカウンタＢＬ　Ｋ入力する。

ＬＢ：オペランドＩＡをメモリファイルアドレスカウン
タＢＭに入力すると共に、オペランドＩＥをメモリディ
ジットアドレスカウンタＢＬに入力する。

ＡＢＬＩ　：メモリディジットアドレスカウンタＢＬの
内容とオペランドＩＡを２進加算し、加算結果をＢｔ、
に戻す。ただしＢＬの内容があらかじめ定めた値ｎ１に
等しい時は、次のプログラムステップをスキップする。

ＡＢＭＩ　：メモリファイルアドレスカウンタＢＭの内
容とオペランドＩＡを２進加算し、加算結果をＢＭ　　
に戻す。

Ｔ：オペランドＩＡをプログラムステップカラ／りＰＬ
　に入力する。

ＳＫＣ：キャリイＦ／ＦＣが１ならば次のプログラムス
テップをスキップする。

ＳＫＭ：オペランドＩＡの内容を解読し、オペランドで
指定されたメモリの所望ビットが１であれば、次のプロ
グラムステップをスキップする。

５ＫＢＩ：メモリディジットアドレスカウンタＢＬの内
容と、オペランドＩＡを比較し、等しい時には次のプロ
グラムステップをスキップする。

５ＫＡＩ：アキュムレータＡＣＣの内容と、オペランド
ＩＡを比較し、等しい時には次のプログラムステップを
スキップする。

ＳＫＡＭ：アキュムレータＡＣＣの内容と、メモ’ＪＲ
ＡＭの内容を比較し、等しい時には次のプログラムステ
ップをスキップする。

５ＫＮＩ：ＫＮＩ入力が０の時、次のプログラムステッ
プをスキップする。

５ＫＮ２　：ＫＮ２人力がＯの時、次のプログラムステ
ップをスキップする。

５ＫＦＩ：ＫＦＩ入力がＯの時、次のプログラムステッ
プをスキップする。

５ＫＦ２　：ＫＦ２人力がＯの時、次のプログラムステ
ップをスキップする。

５ＫＡＫ：ＡＫ大入力１の時、次のプログラムステップ
をスキップする。

５ＫＴＡＢ　：　ＴＡＢ入力が１の時、次のプログラム
ステップをスキップする。

５ＫＦＡ　：フラッグＦ／ＦＦＡが１の時、次のプログ
ラムステップをスキップする。

５ＫＦＢ：フラッグＦ／Ｆ　ＦＢが１の時、次のプログ
ラムステップをスキップする。

５ＫＦＤ　：フラッグＦ／Ｆ　　ＦＤが１の時、次のプ
ログラムステップをスキップする。

５ＫＦＥ：フラッグＦ／Ｆ　　ＦＥが１の時、次のプロ
グラムステップをスキップする。

ＷＩＳ：バッファレジスタＷの内容を１ピツト右シフト
すると共に、第１ピツト（最上位ビット）に１を入力す
る。

ＷＩＲ：バッファレジスタＷの内容を１ピツト右シフト
すると共に、第１ビツト（最上位ピット）に０を入力す
る。

ＮＰＳ：バッファレジスタＷの出力コントロールＦ／Ｐ
　ＮＰ　をセットする（１を入力する）ＯＮＰＲ：バッ
ファレジスタＷの出力コントロールＦ／Ｆ　Ｎｐ　をリ
セットする（０を入力する）。

ＡＴＦ：アキュムレータＡＣＣの内容をバッファレジス
タＦに転送する。

ＬＸＡ　：アキュムレータＡＣＣの内容をテンポラリ−
レジスタＸに転送する。

ＸＡＸ：アキュムレータＡＣＣの内容とテンポラリ−レ
ジスタＸの内容を交換する。

ＳＦＡ：フラッグＦ／ＦＦＡをセットする（１を入力す
る）。

ＲＦＡ　：フラッグＦ／ＦＦＡをリセットする（０を入
力する）。

ＳＦＢ　：フラッグＦ／ＦＦＢをセットする（１を入力
する）。

ＲＦＢ　：フラッグＦ／Ｆ　Ｆ　Ｅをリセットする（０
を入力する）。

ＳＦＣ：入力テスト用フラッグＦ／ＦＦＣをセットする
（１を入力する）。

ＲＦＣ：入力テスト用フラッグＦ／ＦＦＣをリセットす
る（０を入力する）。

ＳＦＤ：入力テスト用フラッグＦ／Ｆ　Ｆ　Ｄをセット
する（１を入力する）。

ＲＦＤ：入力テスト用フラッグＦ／ＦＦＤをリセットす
る（０を入力する）。

ＳＦＥ：入力テスト用フラッグＦ／ＦＦＥをセットする
（１を入力する）。

ＲＦＥ：入力テスト用フラッグＦ／ＦＦＥをリセットす
る（０を入力する）。

ＳＫＡ：入力αが１の時、次のプログラムステップをス
キップする。

ＳＫＢ：入力βが１の時、次のプログラムステップをス
キップする。

ＫＴＡ：入力ｋｌ　％に４の内容をアキュムレータＡＣ
Ｃに導入する。

５ＴＰＯ：アキュムレータＡＣＣの内容をスタックレジ
スタＳＡに、テンポラリ−レジスタＸの内容をスタック
レジスタＳＸＫ転送する。

ＥＸＰＯ：アキュムレータＡＣＣの内容とスタックレジ
スタＳＡの内容を交換し、テンポラリ−レジスタＸの内
容とスタックレジスタＳＸの内容を交換する。

ＴＭＬニブログラムカウンタＰＬの内容に１を加えたも
のをプログラムスタックレジスタＳＰに転送する。さら
にオペランドＩＡをプログラムカウンタに導入する。

ＲＩＴニブログラムスタックレジスタＳＰの内容をプロ
グラムカウンタＰＬに転送する。

ＬＮＩ：表示制御、キー人力制御用フラッグＮｌＮ２に
オペランドＩＡ、ＩＢ　を導入する。

ＲＥＡＤ　：外部よりＤＩｌｏに入力されるデータをア
キュムレータＡＣＣに導入する。

５ＴＯＲ：７キユムレータＡＣＣの内容をＤ　Ｉｌｏに
出力する。

ＥＸ：メモリＲＡＭの内容とアキュムレータＡＣＣの内
容を交換すると共にオペランドＩＡとメモリファイルア
ドレスカウンタＢＭの内容とのＥｘ−ＯＲをＢＭに入れ
る。

ＤＥＣＢ：メモリディジットアドレスカウンタＢＬの内
容をカウントダウンする。ただしＢＬの内容があらかじ
め定められた値ｎ２に等しい時は次の命令をスキップす
る。

ＢＭＴＡ：メモリファイルアドレスカウンタＢＭの内容
ヲアキュムレータＡＣＣに導入する。

ＡＴＢＭ：アキュムレータＡＣＣの内容をメモリファイ
ルアドレスカウンタＢＭ　　に導入する。

ＢＴＡ：メモリディジットアドレスカウンタＢＬ。

ＸＢ、Ｙ、Ｓのうち指定されたカウンタの内容をアキュ
ムレータＡＣＣに導入する。

ＡＴＢ　：７キユムレータＡＣＣの内容をメモリディジ
ットアドレスカウンタＢＬ、ＸＢ、Ｙ、Ｓのうち指定さ
れたカウンタに導入する。

ＭＴＢ：メモリＲＡＭの内容をメモリディジットアドレ
スカウンタＢＬ、ＸＢ、Ｙ、　Ｓのうち指定されたカウ
ンタに導入する。

ＳＡＧ：次のステップで指定するメモリのファイルアド
レスを００００とする。

ＳＡＸ：次のステップで指定するメモリのディジットア
ドレスはＸＢの内容とする。

ＳＡＹ：次のステップで指定するメモリのディジットア
ドレスはＹの内容とし、ファイルアドレスをｏｏｏｏと
する。

ＳＡＰ　：次のステップで指定するメモリのディジット
アドレスはＳの内容とする。

ＬＤＹ　：メモリＲＡＭの内容をアキュムレータＡＣＣ
に導入、メモリファイルアドレスカウンタＢＭ　とオペ
ランドＩＡとのＥｘ−ＯＲをＢＭに入れＢＬ、　Ｘ、　
Ｙ、　Ｓのうち指定されたカウンタを一つカウントアツ
プする。ただし指定されたカウンタの内容があらかじめ
定めた値ｎｌに等しい時は次のプログラムステップをス
キップする。

また次のステップで指定するメモリのディジットアドレ
スはＹの内容とする。

ＯＦＦニジステム電源ＶＤＤ　をＯＦＦする。出力バッ
ファ内蔵ＲＡＭ電源コントロール部等には電源の供給を
続ける。

ＬＤＡ：メモリの内容をアキュムレータに導入すると共
にオペランドＩＡとメモリファイルアドレスカウンタＢ
Ｍの内容とのＥｘ−ＯＲをＢＭＫ入れる。

ＲＯＴ　：アキュムレータの内容をＣＦ／Ｆと連結して
右シフトする。

ＩＮＣＢ：メモリディジットアドレスカウンタＢＬの内
容をカウントアツプする。ただしＢＬの内容があらかじ
め定められた値ｎｌに等しい時は次の命令をスキップす
る。

ＥＸＣＩ：アキュムレータの内容とメモリの内容を交換
すると共にメモリファイルアドレスカウンタＢＭ　とオ
ペランドＩＡとのＥｘ−ＯＲをＢＭに入れディジットア
ドレスカウンタＢＬ　をカウントアツプする。ただしＢ
ｒ、＝ｎｔの時次の命令をスキップする。

ＥＸＣＤ：アキュムレータの内容とメモリの内容を交換
すると共にメモリファイルアドレスカウンタＢＭ　とオ
ペランドＩＡとのＥＸ−ＯＲをＢＭに入れディジットア
ドレスカウンタ１３ｒ、をカウントダウンする。ただし
ＢＬ＝ｎｚ　　の時次の命令をスキップする。

次に、本発明のマイクロプロセッサによる基本的な情報
処理の手順を説明する。

１）同じ数値Ｎをメモリの所望領域に導入する手段とし
て下記のＴｙｐｅ　　１〜Ｔｙｐ　ｅ　３のいずれかを
用いることができる。

（Ｔｙｐｅ　　１） 表２において、 ＰＩは、メモリの処理すべき第１番目のディジットを、
ファイルアドレスｍＡ　とディジットアドレスｎＥ　　
で指定する。（第２６図参照）Ｐ２は、ＡＣＣに数値Ｎ
を導入する。

Ｐ３は、メモリとＡＣＣの内容を交換することによって
数値Ｎをメモリの指定された領域に導入する。メモリの
ファイルアドレスは変わらないのでｍＡを指定し、ディ
ジットアドレスは次の導入すべきディジットを決めるた
めにダウンされる。導入すべき最終ディジットｎＡＯ値
をあらかじめｎ２として決めておくことによって、数値
Ｎを所望全領域に導入し終えた状態でＢＬ−ｎ２となる
ため、次のＰ４をスキップしてＴｙｐｅ　　１の処理を
終える。

Ｐ４は、プログラムアドレスをＰ２に指定して、ＢＬ＝
Ｖ　　になるまで、ＬＤＩとＸＤの処理を繰りかえす。

■ 表３において、 Ｐｉは、メモリの処理すべきディジットを、ファイルア
ドレスｍ＋３　と、ディジットアドレスｎＣで指定する
。

Ｐ２は、ＡＣＣに数値Ｎを導入する。

Ｐ３は、メモリとＡＣＣの内容を交換することによって
、数値Ｎをメモリの指定された領域に導入する。こうし
てＴｙｐｅ　２の処理を終える。ＸＤのオペランド部分
は続く処理に必要なもので、本処理には関係ない。

（Ｔｙｐｅ　　３） 表４において、 Ｐ＋は、メモリの処理すべき第１番目のディジットをフ
ァイルアドレスｍｃ　と、ディジットアドレスｎ１１で
指定する。

Ｐ２は、ＡＣＣに数値Ｎを導入する。

Ｐ３は、メモリとＡＣＣの内容を交換することによって
数値Ｎをメモリの指定された領域に導入する。メモリの
ファイルアドレスは変わらないのでＩＴＩＣを指定し、
ディジットアドレスは次の導入すべきディジットを決め
るためにダウンされる。

Ｐ４は、Ｐ３で処理したディジットが最終ディジットｎ
Ｂであったかどうかのチェックで、ｎＢであった時、デ
ィジットアドレスはダウンしてｉｌＡになっているため
、ＳＫＩ命令のオペランド部分をｎＡにしておくことに
よって最終ディジットに数値Ｎを導入して、Ｐ４に進ん
だ際、条件が満足し、次のアドレスＰ５をスキップして
Ｔｙｐｅ　３を終了する。条件が満足しない時はＰ５に
進む。

Ｐ５は、プログラムアドレスをＰ２に指定しＢＬ−ｎＡ
になるまでＰ２〜Ｐ４の処理をくりかえす。

２）あらかじめ定められた複数の異なる数値をメモリの
所望領域に導入する手段として下記のＴｙｐｅ　　１〜
Ｔｙｐｅ　　２のいずれかを用いることができる。

表５は４桁の数値Ｎ　４　Ｎ３　Ｎ２　Ｎ＋をメモリに
導入する例であるが任意桁の導入も同じ考え方である。

ＰＩは、メモリの処理すべき第１番目のディジットを、
ファイルアドレスｍＡ　とディジットアドレスＨＥ　で
指定する。（第２７図参照）Ｐｌは、ＡＣＣに第１の定
数Ｎｓを導入する。

Ｐ３は、メモリとＡＣＣの内容を交換することによって
数値Ｎ１をメモリの指定された領域に導入する。メモリ
のファイルアドレスは変わらないのでｍＡを指定し、デ
ィジットアドレスは次の導入すべきディジットを決める
ためにアップする。

Ｐ４は、ＡＣＣに第２の定数Ｎ２を導入する。

Ｐ５は、Ｐ３の処理でメモリは第２番目のゲイジツ）［
指定されているため、メモリとＡＣＣの内容交換によっ
て、第２の定数Ｎ２がメモリの第２番目のディジットに
導入される。

Ｐ６以下は上記と同様である。

（Ｔｙｐｅ　　２）　　Ｏ〜１５のうちの任意の数値を
あらかじめ定めたレジスタに導入する。

表６において、 Ｐｌは、ＡＣＣに数値Ｎを導入する。

Ｐｌは、ＡＣＣに入っている数値Ｎをテンポラリ−レジ
スタＸに導入する。

３）メモリの所望領域の内容をメモリの他の所望領域に
転送する手段として下記のＴｙｐｅ　１〜Ｔｙｐｅ３の
いずれかを用いることができる。

（ＴＪｐｅ　　１）　　　Ｘ−Ｙ 表７において、 Ｐｉは、処理すべき第１のメモリのファイルアドレスを
ｍＡで指定し、処理すべき第１のディジットアドレスを
ｎＥ　で指定する。（第２８図参照）Ｐｌは、第１のメ
モリの所望ディジットの内容をＡＣＣに導入すると共に
、Ｐ３での転送処理に備えて、転送先の第２のメモリの
ファイルアドレスをｍしで指定する。

Ｐ３ｆｉ、ＡＣＣに導入した第１のメモリの内容をＰｌ
で指定した第２のメモリの同一ディジットの内容と交換
して、実質的に第１メモリの内容を第２メモリに転送す
る。同時にくり返してこの処理をするためにもとの第１
のメモリのファイルアドレスをｊｌｌＡで指定しておく
。転送すべき最終ディジットｎＡの値をあらかじめｎｌ
として決めておくことによって、第１のメモリ内容を全
て第２のメモリに転送し終えた状態でＢＬ−旧となるた
め、次のＰ４をスキップしてＴｙｐｅ　　１　の処理を
終える。ＢＬ：Ｖになるまではディジットアドレスを順
次アップしてＰ４を介してＰｌに戻るファイルアドレス
をｍＡにしておき、第１メモリを指定する○ Ｐ４は、プログラムアドレスをＰｌに指定して、１３Ｌ
＝＝ｙ１．　　になるまでＰｌとＰ３の命令をくり返し
、１デイジツト毎、転送処理を進めてゆく。

表８において、 Ｐｌは、処理すべきメモリの領域をファイルアドレスｍ
Ａ　とディジットアドレスＩＣで指定する。

（第２９図参照） （Ｔｙｐｅ　　２）　　　Ｘｎ　　”　ＹｍＰ２は、Ｐ
＋　で指定したメモリ領域の内容をＡＣＣに導入すると
共に、Ｐ４での転送処理に備えて転送先のメモリのファ
イルアドレスをｍｃ　　で指定する。

Ｐ３は、転送先のメモリのディジットアドレスを指定す
る。ＰｌとＰ３の処理で転送先のメモリの領域を決定す
る。

Ｐ４は、ＡＣＣの内容をＰｌ、Ｐ３で指定されたメモリ
の領域と交換し、実質的に転送する。Ｘのオペランドは
本処理には直接関係しない。

（Ｔｙｐｅ　　３） 表９において、 Ｐｌは、処理すべきメモリの領域をファイルアドレスｍ
ＡとディジットアドレスｎＣで指定する。

（第３０図参照） Ｐｌは、Ｐｌで指定したメモリ領域の内容をＡＣＣに導
入する。

Ｐ３は、ＡＣＣに導入されたメモリの内容をレジスタＸ
に導入し、所望のＴｙｐｅ　　３の転送処理を実行する
。

４）メモリの所望領域の内容とメモリの他の所望領域の
内容とを交換する手段として下記のＴｙｐｅｌ〜Ｔｙｐ
ｅ　４のいずれかを用いることができる。

（Ｔｙｐｅ　　１）　　　Ｘ諭Ｙ 表１０において、 ｐｔは、処理すべき第１のメモリのファイルアドレスを
ｍＡで指定し、処理すべき第１のディジットアドレスを
ｎＥで指定する。（第３１図参照）Ｐｌは、第１のメモ
リの所望ディジットの内容をＡＣＣに導入すると共に、
Ｐ３での第２のメモリとの交換処理に備えて、第２のメ
モリのファイルアドレスをｍＢで指定する。

Ｐ３は、ＡＣＣに入っている第１メモリの所望ディジッ
トの内容と、Ｐｌで指定された第２のメモリの同一ディ
ジットの内容を交換すると共に、この処理でＡＣＣに転
送された第２のメモリの内容を第１のメモリに導入する
ために第１メモリのファイルアドレスをｍＡ　で指定し
ておく。

Ｐ４は、ＡＣＣに導入された第２メモリの内容と、同一
ディジットの第１メモリの内容とを交換し、第２メモリ
の内容を第１メモリに転送する。Ｐ２〜Ｐ４の処理にて
メモリ所望ディジット間の内容交換を行う。第１メモリ
の指定はファイルアドレス１７１Ａの指定にて継続させ
、ディジットアドレスをアップさせ、次のディジットア
ドレスを指定し、交換を各ディジットに対して順次実行
してゆく。

なお交換すべき最終ディジットｎＡ　Ｏ値をあらかじめ
ｎｌとして決めておくことによって、第１のメモリと第
２のメモリの内容を全ディジットにわたって交換し終え
た状態で、Ｂｒ−＝　ｎ　ｌ　　となるため、次のＰ５
をスキップして、Ｔｙｐｅｌの処理を終える。

Ｐ５は、プログラムアドレスをＰｌに指定し、ＢＬ＝ｎ
＋　になるまでＰ２〜Ｐ４の命令をくり返し、１デイジ
ツト毎、交換処理を進めてゆく。

表１１において、 Ｐｌは、処理すべき第１のメモリのファイルアドレスを
ｍＡで指定し、処理すべきディジットアドレスをｎＣで
指定する。（第３２図参照）Ｐｌは、第１のメモリの所
望ディジットの内容をＡＣＣに導入すると共に、第２メ
モリのファイルアドレスｍＣを指定し、内容交換に備え
る。

Ｐ３は、転送先の第２メモリのディジットアドレスｎＤ
を指定し、交換先のメモリアドレスを決定する。

Ｐ４は、ＡＣＣＫ入っている第１メモリの内容と第２メ
モリの内容を交換する。この時ＡＣＣに転送される第２
メモリの内容を第１メモリに転送させるため再び第１メ
モリのファイルアドレスをｍＢで指定する。

Ｐ５は、第１メモリのディジットアドレスｎＣを指定し
、転送先の第１メモリアドレスを決定する。

Ｐ６は、ＡＣＣに入っている第２メモリの内容と第１メ
モリの内容を交換し、第１メモリと第２メモリの内容の
交換を実行する。

（Ｔｙｐｅ　　３）　　Ｘｎ　ｚ　Ｙｎ表１２において
、 Ｐｘｉｌｔ、処理すべき第１メモリのファイルアドレス
を１７１Ａ　　で指定し、処理すべきディジットアドレ
スをｎｃ　で指定する。（第３３図参照）Ｐｌは、第１
のメモリ内容をＡＣＣ［導入すると共に、交換先に第２
メモリのファイルアドレスｍｃ　　で指定する。

Ｐ３は、ＡＣＣの第１メモリの内容と、Ｐｌで指定され
た第２メモリの内容を交換し、第１メモリ内容を第２メ
モリに導入する。Ｐ４での処理に備え、再び第１メモリ
をファイルアドレスｍＢで指定しておく。

Ｐ４は、ＡＣＣに導入された第２メモリの内容と第１メ
モリの内容を交換することによって第１メモリと第２メ
モリの内容交換を実行する。

表１３において、 ｐｔＨ１処理すべきメモリの領域をファイルアドレスｍ
ＢとディジットアドレスｎＣを指定する。

（第３４図参照） Ｐｌは、Ｐｌで指定されたメモリの内容をＡＣＣに導入
する。レジスタＸの内容との交換に備え、ファイルアド
レスｍＢを維持しておく。

Ｐ３は、ＡＣＣＩＣ入っているメモリの内容とレジスタ
Ｘの内容を交換し、レジスタＸＫメモリの内容を転送す
る。

Ｐ４は、ＡＣＣに入っているレジスタＸの内容をメモリ
と交換することによって、レジスタＸの内容を実質的に
メモリに転送し、Ｔｙｐｅ　４を実行させる。

５）メモリの所望領域にあらかじめ定められた数値Ｎを
２進加算又は減算する手段として下記のＴｙｐｅ　　ｉ
　〜Ｔｙｐｅ　９のいずれかを用いることができる。

（Ｔ５’ｐｅ　　１　）　　Ｍｌ　十Ｎ−Ｍ＋表１４に
おいて、 Ｐｌは、メモリの処理すべき領域をファイルアドレスｍ
Ｂとディジットアドレスｎｃで指定する。

（第３５図参照） Ｐｌは、Ｐｌで指定されたメモリの内容をＡＣＣに導入
する。メモリファイルアドレスの指定は後に再び同じメ
モリに戻すためｍＢを指定しておく。

Ｐ３は、オペランドで加算すべき数値Ｎを指定し、ＡＣ
Ｃに導入されたメモリの内容と数値Ｎを加算し、その結
果をＡＣＣに求める。

Ｐ４ｔ’：１、ＡＣＣＫ求められた和をＰｌで指定した
もとのメモリの内容とを交換し、Ｔｙｐｅ　１を実行す
る。

表１５において、 Ｐｌは、レジスタＸの内容とＡＣＣの内容を交換する。

Ｐｌは、オペランドで加算すべき数値Ｎを指定し、ＡＣ
Ｃに導入されたレジスタＸの内容と数値Ｎを加算し、そ
の結果をＡＣＣに求める。

Ｐ３は、ＡＣＣに求められた和とレジスタＸの内容を交
換することによって実質的にＸ＋Ｎ−ＮなるＴｙｐｅ　
　２を実行する。

表１６において、 Ｐｌは、第１メモリの処理すべき領域をファイルアドレ
スｎｃ　で指定する。

Ｐ２＆ｉ、Ｐｌで指定されたメモリの内容をＡＣＣに導
入する。メモリファイルアドレスの指定ハ、加算結果を
第２メモリに戻すため第２メモリのファイルアドレスｍ
ｃを指定しておく。

Ｐ３は、オペランドで加算すべき数値Ｎを指定し、ＡＣ
Ｃに導入されたメモリの内容を数値Ｎと加算し、その結
果をＡＣＣに求める。

Ｐ４は、ＡＣＣに求められた和をＰｌで指定した第２メ
モリの内容と交換し、Ｔｙｐｅ　　３を実行する０ （Ｔｙｐｅ　　４）　　　Ｍｔ　　　Ｎ＝Ｍ＋Ｐｔは、
処理すべきメモリのファ・イルアドレスｍＢ　　とディ
ジットアドレスｎＣを指定する。

Ｐｌは、減算は減数の補数を被減数に加える方式で、下
位桁がないのでボローがなくＦ／ＦＣをセットしておく
Ｏ Ｐ３は、ＡＣＣに減数Ｎを導入する。

Ｐ４は、減数の１５の補数をとるための処理で、補数が
ＡＣＣに求まる。

Ｐ５は、減算は下位桁からのポローがなければ、減数の
１６の補数と被減数を加算する処理で置換される。ボロ
ーのない状態をＣ＝１とし、ＡＣ’Ｃ＋Ｃ＋Ｍ−ＡＣＣ
にて純２進の減算が実行される。

Ｐ６は、Ｐ５で求まった差を同じメモリに戻すためＡＣ
Ｃとメモリを交換する。

↓ 表１８において、 Ｐ１〜Ｐ５はＴｙｐｅ　　４と同様である。

Ｐ６は、Ｐ５で求１った差を第２メモリに導入するため
、第２メモリのファイルアドレスｍＣとディジットアド
レスｎｃ　を指定する。

Ｐｌは、Ｐ６で指定された第２メモリに、ＡＣＣに求ま
っている差データを交換によって転送する。

（Ｔｙｐｅ　　６）　　Ｘ−Ｎ−Ｘ Ｐｉは、Ｐ５での一時待避メモリのアドレスをファイル
アドレスｍＥとディジットアドレスｎｃで指定する。

Ｐｌは、減算は減数の補数を被減数に加える方式で、下
位桁がないのでボローがなく　Ｆ／Ｆ　Ｃをセットして
おく。

Ｐ３は、ＡＣＣに減数Ｎを導入する。

Ｐ、Ｖｉ、減数の１５の補数をとるための処理で、補数
がＡＣＣに求まる。

Ｐ５は、レジスタＸの内容との演算に備え、Ｐ＋で指示
したメモリにＡＣＣの内容を導入する。

Ｐ６は、レジスタＸの内容をＡＣＣとの交換にて転送す
る、この処理を終えるとメモリには減数の１５の補数、
ＡＣＣにはＸの内容が入っている。

Ｐｌは、ＡＣＣ＋Ｍ＋ＣはＸ−Ｎに相当する処理で２進
の実質的な減算結果がＡＣＣに求まる。

Ｐ８は、ＡＣＣの内容とＸの内容を交換し、Ｘ−Ｎの値
をＸ＆て転送し、Ｔｙｐｅ６の処理を終える。

表２０において、 Ｐｌは、処理すべきメモリのファイルアドレスｍＢ　と
ディジットアドレスｎｃを指定する。

Ｐｌは、１ディジット分の減算であり、減数の補数を被
減数に加える方式なのでＦ／ＦＣをセットしておく。

（Ｔｙｐｅ　　７）　　　Ｎ　　Ｍｔ　　−ＭＩＰ３は
、ＡＣＣに被減数を導入する。

Ｐ４は、メモリの内容（減数）とＡＣＣを交換し、又Ｐ
７の処理に備え、メモリファイルアドレスはｍＢ　のま
まとしておく。

Ｐ５は、ＡＣＣの減数の１５の補数をとるための処理で
、補数がＡＣＣに求まる。

Ｐ６ば、減算は下位桁からのボローがなければ、減数の
１６の補数と被減数を加算する処理で置換される。ボロ
ーのない状態をＣ＝１とし、ＡＣＣ十Ｃ＋Ｍにて、実質
的にＮ−Ｍを行い、ＡＣＣにその差を求める。

Ｐ７は、Ｐ４でメモリファイルアドレスはそのままｍＢ
になっているのでＡＣＣＯ差かもとのメモリに入り、Ｔ
ｙｐｅ　　７を実行し終える。

■ 表２１において、 Ｐ＋は、処理すべきメモリのファイルアドレスｍＢ　と
ディジットアドレスｎｃを指定する。

Ｐｌは、Ｐｌで指定した減数に相当する内容をＡＣＣに
導入する。Ｐ５の処理に備え第２メモリのファイルアド
レスｍ。を指定しておく。

Ｐ３は、ＡＣＣの減数１５の補数をとるための処理で、
補数がＡＣＣに求まる。

Ｐ４は、オペランドの内容は被減数に１を加えたものに
設定しておく。これはこの減算が１ディジット分のもの
であり、減数の補数と被減数を加算する処理で置換され
る。ボローのない状態での一般的な補数加算はＴｙｐｅ
　７の如＜ＡＣＣ＋Ｃ＋Ｍであり、Ｃ−１として処理さ
れる。ＡＤＩ命令ではＣがないのであらかじめＡＣＣ＋
１を行って処理する。これによってＮ−ＭのＴｙｐｅ　
８の演算結果がＡＣＣに求まる。

Ｐ５は、Ｐ４で求められた差データをＰｌで指定した第
２メモリに転送する。

（Ｔｙｐｅ　　９） 表２２において、 Ｐｌは、（Ｍ＋　１　）時）ＡＣＣＫ２進数０００１（
＝１）を導入する。

ｐ、ｔは、（Ｍ−ｔの時）ＡＣＣｃ２進数１１１１（＝
１５）を導入する。

Ｐｌは、処理すべきメモリのファイルアドレスｍＢ　　
とディジットアドレスｎｃを指定スる。

Ｐ３は、Ｐｌで指定されたメモリの内容とＰｌ又はＰｌ
′でＡＣＣの導入された内容を加算しＡＣＣに和を導入
する。Ｐｌの場合はＡＣＣ＋１になり、ｐＨの場合は実
質的にＡＣＣ−１になる。

Ｐ４は、ＡＣＣＩＣ求められた結果をもとのメモリに転
送し、Ｔｙｐｅ　　９を終える。

６）メモリの所望領域の内容に他の領域の内容を１０進
加算又は減算する手段として下記Ｔｙｐｅ　　１〜Ｔｙ
ｐｅ　　２のいずれかを用いることができる。

（Ｔｙｐｅ　　１）　　Ｘ＋Ｗ−Ｘ ↓ 表２３において、 Ｐｌは、処理すべき第１メモリの第１デイジツトをファ
イルアドレスｍＡとディジットアドレスｎＥで指定する
。

Ｐｌは、第１デイジツトの加算の際、下位桁からの桁上
処理はないため桁上Ｆ／Ｆ　Ｃをリセットしておく。

Ｐ３は、第１メモリの所望ディジットの内容をＡＣＣに
導入すると共に、Ｐ４での第２メモリの内容との加算に
備えて、ファイルアドレスを第２メモリのｍＢ　に指定
しておく。

Ｐ４は、ＡＣＣに導入した第１メモリの所望ディジット
の内容に６を加え、Ｐｓでの加算時の次桁への１０進桁
上の有無判断のために用いる。

Ｐｓは、Ｐ４で第１メモリに６補正をしたものがＡＣＣ
Ｋ求められていて、このＡＣＣの内容とＰｓで指定した
第２メモリの同一ディジットの内容とを純２進加算し、
再びＡＣＣに導入する。この純２進加算の第４ビツト目
の加算で桁上が出た場合、ＰｓをスキップしてＰｌへ進
む。第４ビツト目の加算で桁上ができることは、１０進
桁上があったことを意味する。

Ｐｓは、Ｐｓの加算で１０進桁上が出なかった時、Ｐ４
で加算した６をこのステップで減じてもとの値に戻す。

１０の加算は６の減算と同じである。

Ｐｌは、ＡＣＣＫ求まっている１０進の１桁分の和を第
２メモリに交換によって転送すると共に、次桁の加算に
備えディジットアドレスをアップさせ、さらに第１メモ
リをファイルアドレスｍＡで指定しておく。加算すべき
最終ディジットをあらかじめｎｌ　として決めておくこ
とによって、第１メモリと第２メモリの全ディジットの
加算を終えた状態でＢＬ＝ｎｌとなるため、次のＰｓを
スキップしてＴｙｐｅ　　１の処理を終える。

Ｐｓは、プログラムアドレスＰ３を指定して、ＢＬ＝ｎ
ｌになるまでＰ３〜Ｐ７の命令をくり返し、１デイジツ
ト毎、１０進加算を進めてゆく。

表２４において、 Ｐｌは、処理すべき第１のメモリの第１デイジツトをフ
ァイルアドレスｍＡ　とディジットアドレスｎＥで指定
する。

Ｐｌは、減算は減数の補数を被減数に加える方式で、第
１デイジツトの減算では下位桁からのボローの処理がな
いため、Ｆ／ＦＣをセットしておく。

Ｐｓは、第１メモリの所望ディジットの減数となる内容
をＡＣＣに導入すると共に、Ｐｓ　、Ｐｌでの第２メモ
リとの処理に備えて、第２メモリファイルアドレスｍＢ
を指定しておく。

Ｐ４は、減数の１５の補数をとるための処理である。１
５の補数がＡＣＣに求められる。

Ｐｓは、減算は下位桁からのボローがなければ、減数の
１６の補数と被減数を加算する処理で置換され、下位桁
からのボローがあれば減数の１５の補数と被減数との加
算で置換される。ボローのない状態をＣ＝１とし、ＡＣ
Ｃ＋Ｃ＋Ｍ−ＡＣＣにて純２進の減算が実行される。こ
のＡＤＣ８Ｋの命令実行結果キャリイが出ることは減算
にてボローが出なかったことを意味するので、Ｐｓをス
キップしてＰｌへ進む。なおここでの加算はＰｓで指定
した第２メモリとの間で行われるので実質的に（第２メ
モリー第１メモリ）となる。

Ｐｓは、ＰｓのＡＤＣ８Ｋ命令でキャリイが出なかった
場合、結果は１６進数で求まっているため６を減じる（
１０を加えるのと同等）ことによって１０進数に戻す。

Ｐｌは、ＡＣＣに求まった第２メモリと第１メモリの差
を第２メモリの内容との交換によって転送する。次桁の
減算に備え、ディジットアドレスをアップさせ、さらに
第１メモリをファイルアドレスｍＡで指定しておく。減
算すべき最終ディジットをあらかじめｎｌとして決めて
おくことによって、第２メモリと第１メモリの減算を全
ディジットにわたって終えた状態でＢＬ　”　ｎ　ｓ　
となるため、次のＰｓるスキップしてＴｙｐｅ２の処理
を終える。

Ｐｓは、プログラムアドレスＰ３を指定して、ＢＬ−ｎ
ｌになるまでＰ３〜Ｐ７の命令をくり返し、１デイジツ
ト毎、１０進減算を進めてゆく。

７）所望領域のメモリの内容を１デイジツトシフトする
手段として下記のＴｙＰｅ　１〜Ｔｙｐそ２のいずれか
を用いることができる。

（Ｔｙｐｅ　　１）　　右シフト 表２５において、 Ｐｌは、処理すべきメモリのファイルアドレスｍＡ　と
最上位ディジットアドレスｎＡを指定する。

Ｐ２は、０をＡＣＣに導入し、右シフトした時、最上位
ディジットに０を入れる為の準備をする。

Ｐ３は、ＡＣＣとメモリの内容を交換すると共にディジ
ットアドレスをダウンさせ、１ディジット下位を指定す
る。メモリファイルアドレスはｍＡで変えない。次のＰ
４を介して再びＰ３に戻るのでＸＤのくり返しを意味す
る。Ｐ２でＡＣＣに入れたＯｒ／′ｉ最初のＡＣＣ＝Ｍ
にてメモリの最上位ディジットに入り、もとの最上位デ
ィジットにあった内容はＡＣＣに入る。Ｐ３でディジッ
トアドレスがダウンされＰ４を介してＰ３に戻ってＸＤ
を実行した時、最上位より１ディジット下位が指定され
ているので、ＡｃＣに入っているもとの最上位ディジッ
トの内容が１ディジット下位に転送される。この時ＡＣ
Ｃには最上位より１ディジット下位の内容が転送されて
いる。最下位ディジットをあらかじめｎ２と決めておく
ことによって、上記転送を最下位デイツク）１でくり返
すと、ＢＬ”ｎ２が満足し、Ｐ４をスキップして終える
。すなわち１デイジツト毎の内容が下位ディジットに転
送され、Ｔｙｐｅｌを実行する。

Ｐ４は、ＢＬ−■になるまでＰ３のＸＤをくり返すため
Ｐ３に戻る。

表２６において、 Ｐｉ　は、処理すべきメモリのファイルアドレス（Ｔｙ
ｐｅ　　２　）左シフト ｍＡと最下位デイツク）ｎＢを指定する。

Ｐ２は、０をＡＣＣに導入し、左シフトした時、最下位
ディジットに０を入れる準備をする。

Ｐ３は、ＡＣＣとメモリの内容を交換すると共に、ディ
ジットアドレスをアップさせ、１ディジット上位を指定
する。メモリファイブアドレスばｍＡで変えない。次の
Ｐ４　を介して再びＰ３に戻るのでＸＩのくり返しを意
味する。Ｐ２でＡＣＣに入れだ０は最初のＡ　Ｃｃ”；
ｙｒでメモリの最下位ディジットに入り、もとの最下位
ディジットにあった内容はＡＣＣに入る□　Ｐ３　でデ
ィジットアドレスがアップされＰ４を介してＰ３に戻っ
てＸＩを実行した時、最下位より１ディジット上位が指
定されているので、ＡＣＣに入っているもとの最下位デ
ィジットの内容が１ディジット上位に転送される。この
時ＡＣＣには最下位より１ディジット上位の内容が転送
されている。最上位ディジットをあらかじめｎｌと決め
ておくことによって、上記転送を最上位デイツク）１で
くシ返すとＢＬ＝ｎ！が満足し、Ｐ４をスキップして終
える。すなわち１デイジツト毎、内容が上位ディジット
に転送され、Ｔｙｐ８２を実行する。

Ｐ４は、ＢＬ＝ＶになるまでＰ３のＸＩをくシ返すため
にＰ３に戻る。

８）メモリの所望領域の１ビツトコンデイシヨナルＦ／
Ｆをセット又はリセットする手段として下記のＴｙｐｅ
１〜Ｔｙｐ８２のいずれかを用いることができる。

表２７において、 Ｐ＋け、メモリの処理すべき領域のディジットをファイ
ルアドレスｍＢとディジットアドレスｎｃで指定する。

Ｐ２は、ＰＩ　で指定されたメモリのディジットの中の
所望ピッ）Ｎに対して１を導入し、Ｔｙｐｅｌを実行す
る。

表２８において、 Ｐｌは、メモリの処理すべき領域のディジットをファイ
ルアドレスｎｌＢとディジットアドレスｎＣで指定する
。

Ｐ２は、Ｐｌ　で指定されたメモリのディジットの中の
所望ピッ）Ｈに対して０を導入し、Ｔｙｐ８２を実行す
る。

９）メモリの所望領域の１ピツトコンデインヨナルＦ／
Ｆの内容を判断し、判断結果で次に進むプログラムアド
レス（ステップ）を変える手段として下記の手法が用い
られる。

表２９において、 Ｐｌは、所望のコンデイショナルＦ／Ｆの１ビツトの存
在するファイルアドレスｍＢとディジットアドレスｎｃ
を指定する。

Ｐ２は、Ｐｌ　で指定したメモリの領域の中のＮで指定
するビット（所望のコンディンヨナルＦ／Ｆに対応）の
内容が１の場合けＰ３をスキップしてＰ４に進みオペレ
ーションＯＰ　ｒを実行する。もし所望ビットの内容が
Ｏの場合は、次のステップＰ３に進む。

Ｐ３は、Ｐ２での判断でコンデイショナルＦ／Ｆが０の
時、オペレーションＯＰ　２を実行するため、プログラ
ムステップをＰｎに指定する。

１０）メモリの所望領域のディジットの内容があらかじ
め定められた数値かどうかを判断し、判断結果で次に進
むプログラムアドレス（ステップ）を変える手段として
下記の手法が用いられる。

表３０において、 Ｐｌば、判断すべき内容の入っているメモリの領域をフ
ァイルアドレスｍＢとディジットアドレスｎｃで指定す
る。

Ｐ２は、Ｐ＋　で指定したメモリの内容をＡＣＣに導入
する。

Ｐ３け、ＡＣＣの内容とあらかじめ定められた数値Ｎと
を比較し、等しい時は、Ｐ４をスキップしてＰ５へ進み
、オペレーションＯＰｌを実行する。

もし、ＡＣＣの内容とＮが等しくない時はＰ４に進む。

Ｐ４は、プログラムアドレス（ステップ）Ｐｎを指定し
、Ｐｎヘジャンプする。ＰｎにてオペレーションＯＰ２
を実行する。

１１）メモリの所望領域の複数ディジットの内容が全て
あらかじめ定めた数＠Ｎと等しいかどうかを判断し、判
断結果で次に進むプログラムアドレス（ステップ）を変
える手段として下記の手法が用いられる。

表３１において、 ＰＩＩ／′ｉ、判断すべきメモリの領域をファイルアド
レスｍＢで指定、シ、第１のディジットアドレスをｎ、
Ｈで指定する。

Ｐ２は、比較したい数値ＮをＡＣＣに導入する。

Ｐ３は、ＡＣＣの比較値Ｎとメモリの所望領域の所望デ
ィジットの内容とを比較し、一致している時は、続くデ
ィジットの比較をするためにＰ４をスキップしてＰ５へ
進む。一致しなかった時けＰ４に進む。

Ｐ４は、Ｐ３で不一致の時はすぐオペレーションを実行
するためプログラムアドレス（ステップ）をＰｎに指定
しジャンプさせる。

Ｐ５は、ディジットアドレスに１を加えることによって
ディジットアドレスをアップさせる。この処理はメモリ
の複数ディジットを順次判断していくためのもの。判断
してゆくメモリの最終ディジットアドレスをあらかじめ
Ｖとして決めておくことによって、上記比較を所望ディ
ジット間くり返す。もし途中で不一致状態になれば、Ｐ
４を経てオペレーションＯＰ２を実行するが、ＢＬ＝　
Ｖになるまで一致し続けた場合には、Ｐ６をスキップし
てＰＩへ進み、オペレーションＯＰｓを実行スるＯ Ｐ６け、Ｐ５にて一致が続く時、Ｐ３に戻って判断をく
り返す。

１２）メモリの所望領域の内容があらかじめ定めた数値
Ｎよりも小さいかどうかを判断し、判断結果で次に進む
プログラムアドレス（ステップ）を変える手段として下
記の手法が用いられる。

表３２において、 ＰＩｕ、判断すべきメモリのファイルアドレスｍＢとデ
ィジットアドレスｎｃを指定する。

Ｐ２は、ＰＩで指定したメモリの内容をＡＣＣに導入す
る。

Ｐ３は、メモリの内容と比較すべき数値をＮとすると（
１６−Ｎ）なる数値をオペランドで指定し、その内容と
ＡＣＣのメモリ内容を加算しＡＣＣに求める。この加算
において第４ビツトにキャリーが出るということは２進
加算結果が１６を越えたことを意味する。つまりＭ＋（
１６−Ｎ）≧１６であったわけで、これはＭ≧Ｎをあら
れす。この場合本命令けＰ４をヌキツブしてＰ５に進ん
でオペレーションＯＰ＋を実行する。もしキャリーが出
なければＭ≧Ｎでなかったわけで、Ｐ４に進む。

Ｐ４け、Ｍ≧Ｎでない時、このステップでプログラムア
ドレスをＰｎに指定してジャンプし、Ｐｎでオペレーシ
ョンＯＰ２を実行させる。

１３）メモリの所望領域の内容があらかじめ定めた数値
Ｎよりも大きいかどうかを判断し、判断結果で、次に進
むプログラムアドレス（ステップ）を変える手段として
次の手法が用いら表３３において、 Ｐｌは、判断すべきメモリのファイルアドレスｍＢとデ
ィジットアドレスｎｃを指定する。

Ｐ２は、Ｐｉ　で指定したメモリの内容をＡＣＣに導入
する。

Ｐ３は、メモリの内容と比較する数値をＮとする。

（１５−Ｎ）なる数値をオペランドで指定し、その内容
とＡＣＣのメモリ内容を加算しＡＣＣに求める。この加
算で第４ピツトにキャリーが出るということは２進加算
結果が１６を越えたことを意味する。つま＃）Ｍ＋（１
５−Ｎ）≧１６であったわけで、これはＭ≧Ｎ＋１、す
なわちＭ＞Ｎである。この場合、本命令１ｒｉ　Ｐ　４
をスキップしてＰ５に進んでオペレーションＯＰＩを実
行する。もしキャリーが出なければＭＡＮでないわけで
Ｐ４に進む。

Ｐ４は、Ｍ＞Ｎでない時、このステップでプログラムア
ドレス（ステップ）をＰｎに指定してジャンプし、Ｐｎ
でオペレーションＯＰ２を実行させる０ １４）メモリの所望領域の内容を表示する手段として、
下記Ｔｙｐｅ　１、Ｔｙｐｅ２のいずれかの手法が用い
られる。

（Ｔｙｐｅｌ） 表３４において、 Ｐｌは、表示体を時分割表示させるための桁選択信号を
発生させるバッファレジスタＷの全内容をリセットする
だめにＷのビット数ｎをＡＣＣに入力する。

Ｐ２け、レジスタＷの全内容を１ビツト右シフト後、第
１ビツトに０を入力する。ＰＯでＣ４＝１になるまでＰ
４を介してこれを繰返すことによってＷの内容をリセッ
トする。

Ｐ３は、オペランドＩＡを１１１１にすることによって
ＡＣＣ＋１１１１が実行され、実質的にＡＣＣ−１を行
うＯＰ＋でＡＣＣに旧を入れているのでこの回数を繰返
すことによってＡＣＣ−〇になった次の１１１１との加
算の時のみ第４ピツトキヤリーＣ４が０になるので、こ
の時のみＰ４へ進み、それ以外はＰ５ヘスキツプする。

Ｐ４は、ＡＣＣ＋１１１にて第４ビットキャリーＣ４＝
００時は、Ｗの全内容を０にしたということで前処理を
終え、メモリの表示ステップの第１アドレスＰ６をジャ
ンプする。

Ｐ５は、ＡＣＣ＋１１１１にて第４ビツトキヤリＣ４＝
１の時は、まだＷの全内容をＯにする処理を終えていな
いので、Ｐ２に戻り、Ｗへの０人力を繰返す。

Ｐ６は、表示すべき内容の入っているメモリ領域の第１
位桁をファイルアドレスｍＡとディジットアドレスｎＡ
で指定する。

Ｐ７け、表示用桁選択信号を発生させるレジスタＷの内
容を１ビツト右シフトさせた後、第１ピツトに１を入れ
る。これにて第１桁表示体の桁選択信号供給に備える。

Ｐ８は、指定されたメモリの所望領域の内容をＡＣＣに
入力する。メモリファイルアドレスは変えずｎＡである
。また、次桁処理に備えディジットアドレスをダウンさ
せておく。

Ｐ９は、ＡＣＣに入っているメモリの内容を出力バッフ
ァレジスタＦに転送する。レジスタＦの内容はセグメン
トデコーダＳＤに入力させ、セグメント表示用信号を発
生させる。

Ｐ＋ｏは、レジスタＷの内容を外部に表示信号として出
力するためコンデイショナル・フリップフロップＮＰに
１を入れセット状態にする。これに第１桁の表示体でＰ
９で処理したメモリ内容を表示する。

ｐＨは、１桁分の表示時間を決めるだめのカウント初期
値ｎ２をＡＣＣに入力する。

ＰＩ２は、Ｐ３と同じように実質的にＡＣＣ−１を行う
。ＡＣＣがＯになった時はＰｌｇに、ＡＣＣの内容がＯ
でない時（Ｃ４＝１の時）はＰ１４ヘスキツプしてこの
処理を繰返す。

ＰＩ３は、所望表示時間をＰＩ２のＡＣＣの内容カウン
トで処理し、カウントを終了すると、ＰＩ３を介してＰ
Ｉ５ヘジャンプする。このカウント時間が１桁表示時間
になる。

ＰＩ４は、所望表示時間が経過するまでは、Ｐ１□から
ＰＩ３をスキップしてＰＩ４に進み、再びＰＩ２にジャ
ンプしこれを繰返す。

ＰＩ５は、ＮＰをリセットし表示体への桁選択信号の供
給をストップする。次にＰｌｏで再びＮＰがセットされ
るまでは、表示の間接桁信号による重なり表示防止に適
用される。

ＰＩ６は、次桁の表示に備えレジスタＷを１ピツト右シ
フトすると共に、第１ビツトに０を入れ、実質的に１ビ
ツト下位桁にＰ７で入力した１をシフトし、次桁選択に
備える。

ＰＩ７は、表示すべきメモリの最終ディジットを終えた
かどうかのチェックで、Ｐ８の処理でＢＬ−１がなされ
ているので、（最終ディジット−１）の値がｎＫになっ
たかどうかをチェックする。

Ｐ＋ｓけ、最終ディジットが到来していない時はＰ８に
戻り次桁の表示処理をする０ ＰＩ９は、例えばフラッグ・フリップフロップＦＡを表
示の終了条件とすれば、ＦＡ＝１でＰ２Ｏをスキップし
て一連の表示処理を終える０ Ｐ２０は、ＰＩ７でＦＡ−〇ならば再び第１デイジツト
から表示処理を繰返すべくＰ６にジャンプする。

（Ｔｙｐ８２） 表３５において、 Ｐ！は、表示体を時分割表示させるための桁選択信号全
発生させるバッファレジスタＷの全内容をリセットする
だめに、Ｗのビット数ｎｔをＡＣＣに入力する。

Ｐ２は、レジスタＷの全内容を１ビツト右シフト後、第
１ビツトに０を入力する。Ｐ３でＣ４＝　０になるまで
Ｐ５を介してこれをくり返すことによってＷの全内容を
リセットする。

Ｐ３は、オペランドＴＡを１１１１とすることによって
ＡＣ＋１１１１がなされ、実質的にＡＣＣ−１を行う。

Ｐ＋でＡＣＣＫｎ＋を入れているのでこの回数をくり返
すことによってＡＣＣ＝Ｏになった次の１１１１との加
算の時のみ第４ピツトキヤ！Ｊ　　Ｃ４が０になるので
、この時のみＰ４へ進み、それ以例はＰ５ヘヌキツプす
る。

Ｐ４け、ＡＣＣ＋１１１１にて第４ビツトキヤリＣ＜＝
０の時は、Ｗの全内容を０にしたということで前処理を
終え、メモリの表示ステップの第１アドレスＰ６ヘジヤ
ンプする。

Ｐ５は、ＡＣＣ＋１１１１にて第４ビツトキヤリーＣ４
＝１の時は、まだＷの全内容をＯにする処理を終えてな
いのでＰ２に戻り、Ｗへの０人力をくり返す。

Ｐ６は、表示すべき内容の入っているメモリ領域の第１
位桁の上位４ピツトをファイルアドレスｍＡとディジッ
トアドレスｎＡで指定する。

Ｐ７は、指定されたメモリの所望領域の内容をＡＣＣに
入力する。メモリファイルアドレスは変えずｍＡである
。又ディジットアドレスをダウンさせ下位４ピツトを指
定する。

Ｐ８け、ＡＣＣの内容すなわち上位４ビツトをテンポラ
リ−レジスタＸに転送する。

Ｐ９は、指定されたメモリの所望領域の内容をＡＣＣに
入力する。メモリファイルアドレスは変えずｍＡである
。又ディジットアドレスをダウンさせ次桁の上位４ビツ
トを指定する。

Ｐ＋’ｏは、ＡＣＣの内容をスタックレジスタＳＡに、
テンポラリ−レジスタＸの内容をスタックレジスタＳＸ
に導入する。

Ｐ＋＋は、表示用桁選択信号を発生させるレジスタＷの
内容を１ビツト右シフトさせた後、第１ビツトにＩｆ！
ｒ：入れる。これにて第１桁選択信号供給に備える。

Ｐ１□ば、レジスタＷの内容を外部に表示信号として出
力するだめのコンデイショナルＦ／ＰＮＰに１を入れセ
ット状態にする。これにて第１桁の表示体でＰ＋ｏで処
理したメモリ内容を表示する。

Ｐ＋３は、１桁分の表示時間を決めるためのカウント初
期値ｎ２をＡＣＣに入力する。

Ｐ＋４は、Ｐ３　と同１〕様に実質的にＡＣＣ−１を行
う。ＡＣＣが０になった時はＰｅｇへ、ＡＣＣＣｏＯ２
（Ｃ４＝１の時）はＰ＋６へスキップしてこの処理をく
り返す。

Ｐｅｇは、所望表示時間をＰ＋４のＡＣＣの内容カウン
トで処理し、カウントを終了するとＰｅｇを介してＰＩ
７ヘジヤンプする。このカウント時間が１桁表示時間に
なる。

Ｐ＋６は、所望表示時間が経過するまでは、Ｐ＋４から
Ｐ＋５をスキップしてＰ＋６へ進み、再びＰ＋４にジャ
ンプし、これをくり返す。

Ｐ＋ｙは、ＮＰをリセットし、表示体への桁選択信号の
供給をストップする。次にＰ＋ｏで再びＮＰがセットさ
れるまでは表示の隣接桁信号による重なり表示防止に適
用される。

Ｐｅｇは、次桁の表示に備え、レジスタＷを１ビツト右
シフトすると共に第１ビツトに０を入れ、実質的に１ビ
ツト下位桁にＰ７で入力した１をシフトする。

Ｐ＋９は、表示すべきメモリの最終ディジットを終えた
かどうかのチェックで、Ｐ９の処理でＢＬ−１がなされ
ているので最終ディジット−１の値ｎｚになったかチェ
ックする。

Ｐ２Ｏは、最終ディジットが到来していない時はＰ７に
戻り、次桁の表示処理をする。

１５）押圧されたキースイッチの種類を判別する（表示
中にキー押圧の有無をチェック）ため第３６図に示す手
法が用いられる０第３６図において、Ｐ１〜Ｐ１８は前
項１４）で説明した表示処理である。

Ｐ＋９は、レジスタＷの全ディジットの内容を表示後、
フラッグＦ／ＦＦＣをセットし、キー信号１１〜Ｉ、を
全て１にする。（第３７図参照）Ｐ２Ｏけ、キー人力Ｋ
Ｎ、に接続されているキ一群のいずれかが押されたかど
うかチェックし、押圧されていなければスキップする。

Ｐ２１は、ＫＮ＋に接続されているキ一群のいずれかが
押されていればＰ３ｏヘジャンプする。

Ｐ２２〜Ｐ２７１ｄ、キー人力ＫＮ２〜Ｋ　Ｆ　２　　
の各々に対して、接続されているキ一群のいずれがか押
されたかどうかを判断し、押されていればＰ３０ヘジャ
ンプする。

Ｐ２８は、いずれのキーも押圧されていない場合で、Ｆ
　／Ｆ　Ｆ　Ｃをリセットし、キー抑圧チェックを終え
る。

Ｐ２９は、Ｐ６ヘジヤンプして、再び表示を続ける。

Ｐ２Ｏは、キーが押圧された時にくるステップで、第１
のキーストローブ信号Ｌ＋発生のためにメモリディジッ
トアドレスを第１状態ｎ１にする。

Ｐ３１は、キー人力Ｋ　Ｎ　＋　に第１キーストローブ
信号■１が入力されたかどうか判断し、入力されていな
ければＰ３３ヘスキップする。

Ｐ３２は、キー人力ＫＮＩに第１キーストローブ信号Ｉ
ｔが入力された時で、キーの種類が判別され、ＰＡにジ
ャンプし、この判別されたキーに対応した制御を以下性
わせる。そしてそのキー制御を終えた後けＰ＋へ直接ジ
ャンプして、表示を開始させる。（ＰｚｕＰ＋へジャン
プさせるだめのステップ例） Ｐ３３〜Ｐ３ｇは、第１キーストローブ信号Ｉ＋に接続
されているキーを順次判別、所望キーが押圧されていれ
ばＰ　Ｂ　−Ｐ　ｎヘジャンプして、そのキーに対応し
た制御をする。

Ｐ３９け、第１キーストローブ信号Ｉｆ　に接続されて
いるキーが押されなかった時で、第２のキーストローブ
信号発生のためにメモリディジットアドレスをアップさ
せる。

Ｐ４Ｏ−Ｐ４ｉは、所望キーストローブ信号を発生させ
ると共に、ＫＮ１〜Ｋ　Ｆ　２を順次判断し、抑圧され
たキーの種類を判別し、押圧されたキーに対する制御を
するために所望ステップにジャンプするＯ ＰＡは、第１のキーに対する制御ステップである。

Ｐｘは、第１のキー制御完了後Ｐ＋に戻り表示を再開す
る。

次に、ＣＰＵ内のＲＡＭ構成について説明する。

第４１図にＣＰＵ内のＲＡＭマツプを示し、第４２図に
ワードメモリのアドレスと記憶内容の対応を示す。

図において、ＹＯ９ＸＯ１ＷＯ９ｚＯで示されているＢ
　Ｍ　ｏ　＝　Ｂ　Ｍ　３までの領域は、主として演算
に用いるレジスタである。ＷＯ及びＺＯのレジスタは前
記の表示用キャラクタのバッファメモリとしても用いて
いる。またｚＯレジスタのうち、ＢＬ＝１よりＢＬ＝８
の領域の４ビツト目は、Ｓｏｎ出力の出力バッファとし
て用いられている。（この領域のＲＡＭの情報が直接Ｓ
Ｏｎ端子より出力される） ＶＯＬ／ジスタ（ＢＭ＝４　、　ＢＬ＝０〜ｔ　５）ｔ
ｉｔ、データの待避用エリアとして用いられる。数値は
、ここでけ８桁長を例としている。各レジスタのＢＬ＝
４〜ＢＬ＝Ｂの領域が仮数部データの記憶に用いられ、
ＢＬ＝Ｃけ、補助用の桁、ＢＬ＝Ｄ〜ＢＬ＝Ｆ／／ｉデ
ータの重み、すなわち、指数部を記憶する。ＢＬ＝Ｆは
指数部の負号桁である。

ＢＭ＝５及び６の領域は各種コンデイショナルＦ／Ｆ及
びカウンタを構成する。

図に用いられている記号とその内容は次の通りである。

Ａ：＋−Ｘ÷等の関数キーが押された状態。

Ｂ：データが入力された状態。

Ｃ：ｆ等の関数演算が実行された状態。

Ｄ：置数時、小数点が指定された状態。

Ｅ：置数人力状態。

Ｆ；ワードメモリに入力する状態。

Ｇ：ワードメモリへの入力時のイニシャル状態ＯＨ：シ
フト命令が指定された状態。

ＸＤ：置数時の小数点位置を示す。ＸＤ’は待避処理領
域。

ＫＬＩＫＴ、、　　：キーコード、キャラクタ−コード
を記憶。

ＦＵ゛関数コード（＋−×÷）を記憶。

ワードメモリ加算カウンタＵ、Ｌ：ワードメモリの記憶
場所（アドレス）を記憶。

（ワードメモリ加算カウンタ）’ＴＪ、Ｌ：待避処理領
域。

Ｚ　Ｓ　Ｉ　ＷＳ　＋　Ｘ　Ｂ　＋　Ｙ　Ｂ　：各デー
タレジスタの負号記憶領域。

ランニング表示カウンタＵ、Ｍ、Ｌ　　：ランニング表
示の移動間隔を決定する為のタイマーカウンタＯ ＢＭ＝Ｄ−ＢＭ＝Ｆは、ワードメモリ領域であり、第４
２図に示す様な配置で、ここでは２４キャラクタ分を確
保している。

（本発明実施例の作用説明） 次に、上記実施例の作用をフローチャート等を参照しな
がら説明する。

第１図から第８図は、その処理手順（フローチャート）
を示したもので、第１図は、電源ＯＮ状態から、ワード
メモリのランニング表示処理を行なうと同時にキー人力
を行なう制御部分、第２図は、通常の表示状態（シンボ
ルの点滅表示を含む）におけるキー人力制御部分及び具
体的なキー読込み処理及び処理キーコードへの変換を行
なう部分、第３図は、読込まれたキーコードを判断して
それぞれの処理部分に分割する部分、あるいは、ワード
メモリへのセット状態において、記憶用メモリにキャラ
クタ用のコードを順次書き込む部分、第４図は、ＣＬ主
キーＳＥＴキー、ＣＥキー、ＣＡＬＬキー、ＯＦＦキー
の各処理部分、第５図は、ワードメモリへのセット状態
において、ワードメモリの内容を表示する為の読出し及
び前処理を行なう部分、第６図は、演算結果あるいは、
入力された数値を、表示する為の前処理を行なう部分、
第７図は、６ビツトのキャラクタコードで準備されてい
る表示内容を、ドツトマトリクスのパターン情報に変換
するキャラクタジェネレータ（デコーダ）処理部分及び
、その情報を外部表示用バッファに出力する部分、第８
図は、数値のリードイン（読込み）処理を行なう部分及
び、四則（十−×÷）、−等の演算の為の処理を行なう
部分である。さらに第４３図はキー読込み用のストロー
ブ信号出力とマイクロプロセッサへの入力端子との対応
を、第４４図は、各キーの内部処理用のキーコード表を
、第４５図は、ワードメモリに記憶されるキャラクタの
コード表を、それぞれ示している。

次に第１図から、第８図までの処理子ノ願を１願に説明
する。

全体は、大きくいくつかの処理ブロックに分割されて書
かれているが、次に示す細かい約束項目によって結合さ
れ、大きな一つの処理を構成するようになっている。

全体は主として、前記した表２乃至表３３並びに第３６
図と共に説明した基本的情報処理の手順（１）〜（１５
）の記載に基いて表現されている。例えばＸＯ→Ｖ（］
３）という処理は、前記処理リストの（３）と同様の形
式で処理されている事を示しており、又例えば第４６図
（Ａ）に例示する図けＲというコンデイショナルＦ／Ｆ
の状態を判断する処理であり、Ｙ（ＹＥＳ）はセット状
態、Ｎ　（Ｎｏ）はリセット状態を示しているが、この
処理も基本的情報処理（９）と同様の形式で処理されて
いることを示している。

（２＋　−１と示されている場合は基本的情報処理（２
）のＴ’ｙｐｅ　１の形式で処理されていることを示し
ている。

第４６図ω）に例示する長円形で囲まれている処理は、
一つのまとまった処理であシ、かつ何度も用いられる処
理である為、別途説明している。長円形で示されている
処理部分には、別に説明されている同一の処理をあては
めればよい。また第４６図（Ｂ）で示される１及び２は
、それぞれ、別途説明されている部分の１，２の終了条
件に対応している。第４６図（Ｑに示す破線で囲まれて
いる部分の処理は、（６）図の長円形の処理と全く同様
であり、そこに示される処理は、何度も用すられるもの
であるが、処理内容をも併せて記している。

第４図における長方形で囲まれた部分は、一つのまとま
った処理であるがかなり大きな処理となる為にそこに挿
入せず、全体の流れを乱さない様、第５図、第６図に独
立して説明している。

各図において、第４６図［Ｆ］）に例示するような矢印
で示し、その次に内容が示されているが、この内容は、
その部分に続いて処理が継続する行先を示している。す
なわち、第４６図（２）の場合、そこから先は、ＮＯＰ
　ＫＥＹ　ＩＮＰＵＴと書かれている処理部分に移行す
ることを示している。

第４６図（社））に示す逆三角形記号は（２）図の矢印
に対応するものである。例えば■図に示すフロー開始点
は［Ｆ］）図に示す矢印からの処理が移行する。

ＬＢｍ、ｎの指定では、ｍでＢＭを指定し、ｎでＢＬを
指定するものとする。例えば、ＬＢ７．Ｆは、ＢＭ＝７
、ＢＬ＝ＦＯＲＡＭアドレスを指定するものである。

第１図は、電源投入時より、ワードメモリのランニング
表示制御及びキー人力を行なうルーチンである。

ｔｏの処理は、ＢＭ、　ＢＬ−（６、１）、（６，０）
の値が、それぞれ６，９であるかを判断し、もしそうで
ない場合には、ワードカウンタリセットとワードメモリ
クリヤ処理を行なうものである。ワードメモリ内容は主
電源がＯＦＦ状態となってもバックアップ（内容保護）
されているが、ＯＦＦキーによらず、電源を切った場合
、あるいは、正常に内容保護されていない場合には、メ
モリ内のデータが正常である保証がない。これを検出す
る為、ＯＦＦキー操作時（第４図参照）　ＢＭ、ＢＬ−
（６，１）（６，０）のエリアに６及び９を書き込んだ
後、主電源を切る処理を行なっている（Ｏｏ　）ｏメモ
リが正常に保護されている場合には、電源投入時、ＯＦ
Ｆ時に書き込んだデータがそのまま保護されているから
、ワードメモリ内も正常であるという判断を行なってい
る。したがって、ＢＭ、　ＢＬ＝（６，１）（６，０）
のエリアが６，９でない場合は、ワードメモリ内も保証
されない為、全てのワードメモリ内データをクリアし、
ワードメモリを指定するアドレスカウンターをクリアし
ている。具体的処理を第３図に記している。

１１の処理は電源投入時のイニシャライズで、ＣＰＵ内
ＲＡＭのＢＭ＝７〜ＢＭ＝０の領域を全てクリア（Ｏを
セット）シている。なお、ｔｌのＲＥＧけその時のメモ
リーファイルアドレスＢＭの値で定められるレジスタの
意味である。

１２け、電源投入時の初期設定で、ＸＤに７を、Ｂａに
８をセントしている。ＸＤは小数点位置を示し、ＸＤ＝
Ｏの時１桁目（ＢＬ＝４）、ＸＤ＝７の時、８桁目（Ｂ
Ｌ＝Ｂ）に位置することを意味するが、置数時以外は、
指数形式で処理する為、小数点は仮数部最上位桁すなわ
ち、ＸＤ＝７に位置設定される。Ｂａけキーバランス時
間を決定する為のバランス処理カウンタで、初期設定に
８を指定している。具体的なカウンタの処理は、キー人
力時に処理されている（第１２図参照）Ｏ １３からは、ランニング表示の為の前処理である。

ワードメモリ内情報の表示であるから（演算結果等のデ
ータの表示でない）、小数点表示用の内部メモリをクリ
アし、キャラクタ−コード準備用内部バッファメモリを
もクリアする。（ワードメモリインジケータ判断及びセ
ット）は、ワードメモリに何らかの内容が入力される時
は、ワードメモリインジケータ（Ｓ）の表示を行なう為
の処理である。具体的処理を第４図に示す。この処理は
、アドレス（Ｄ、ｏ）のデータ、（ワードメモリの先頭
の内容）が、０かどうか判断し、０の時は、以降のワー
ドメモリには、入力されていないものと判断出来る為、
Ｓフリップフロップをリセットし、０でない場合には、
少なくとも、先頭に何らかの内容が入力されているから
、Ｓフリップフロップをセットしている０ 現システム例はデスプレイユニットを９桁表示としてい
る。今ワードメモリ内のキャラクタが、９桁以内かどう
かをｔ４で判断している。１０キヤラクタ目の内容がＯ
の場合は、ワードメモリは、９桁以内であるから、スタ
ティック表示（ランニング表示とならない）処理ｔ５へ
移る。ｔ４内で先ずＲＡＭアドレスをＢＭ、ＢＬ：０，
２を指定した後ＬＡＸ１４ＡＴＢＭによりＢＭ、ＢＬ　
、　Ｅ、　２としているのは、特別な意味はなく直接Ｂ
Ｍ、ＢＬ　；　Ｅ、２を指定してもよい。

ｔ６以降は、ランニング表示処理であり、ＸＤＩはキャ
ラクタ−の表示の切り換ねり目に、（スペース）←（ス
ペース）なるキャラクタ−を、独立して挿入表示させる
為の制御用カウンターで初期値は、Ｏに設定する。ラン
ニング表示処理は、第１３図−３に示す様にワードメモ
リＢＭ＝Ｄに記憶されているキャラクタコードを、１３
図−１に示す形で内部キャラクタ−フードバッファに準
備しくＷＺ−＋ＤＳＰユニット制御部）の処理で、ＤＳ
Ｐユニット制御部に出力して表示する。この状態のまま
で、一定時間間隔表示させる。この時間ばＲＵＮ　ＤＳ
Ｐカウンタのカウンタ処理で決定する。一定時間経過後
は、こんどは、１３図−２に示す形で内部キャラクタコ
ードバッファに次のキャラクタＦを準備し、同様に出力
し、表示させる。これをくり返すことにより、表示は、
順次左へ送られる様になる。（ランニング表示）。

１３図−１より１３図−２への処理は、Ｗ及び２メモリ
を左シフトし、ＢＬ＝０のメモリに、次のキャラクタコ
ードを入力することで行なう。ワードメモリアドレスカ
ウンタは、次々にＢＬ＝０のメモリに準備するキャラク
タ−のアドレスを示すもので、Ｌ７は、これの初期設定
を行なっている。

ｔ８は、走行表示の時間間隔を既定するカウンタの初期
設定であシ、１キヤラクタを処理する都度初期化される
。なおｔ８のＥ、８．０は１１１０−１０００−０００
０を意味している。

ｔ９において、ワードメモリアドレスカウンタで示され
るワードメモリ内の内容を、内部キャラクタコードバッ
ファのＢＬ＝Ｏの位置に転送している。具体的処理は第
５図に示している。

ｔｌｏは、内部キャラクタコードバッファに準備された
コードを、外部デスプレイユニット制御部に転送する処
理で、具体的には、第７図に示す。

第７図■の処理は、小数点その他シンボル表示情報を、
第１０図に示す形でＢＬ＝９〜Ｃに転送するもので、■
の処理は、内部ＲＡＭのＢＭ＝２〜３のＢＬ−〇〜８を
制御部側に転送するプログラムである。

デスプレイユニット制御部側へのアドレスは、５ビツト
で処理している為、ここでは、ＢＭｕ、Ｆ１ビットのみ
有効で他は冗長となっている。ｔ７〜ｔｌｏの一連の処
理で、第１３図に示す処理を行ない表示をしている。

ｔＩＩは、第１２図に示すＢａ時間をカウント処理しな
がら、キーの入力を判断するプログラムであり、Ｂａ時
間を満足した後のキー人力により、各々のキーに対応し
て、図−４の８ビツトのキーコードを作成し、そのコー
ドをＫＵ　ＫＬに設定して、第３図の処理に移行する。

具体的処理は、第２図に示す。■は、キー人力の有無及
びＢａ時間の処理で、■は個々のキーの判断、■は、キ
ーコードの変換を行なう。

４１２は、１回のキー人力判断の度に１ずつカウントア
ツプされるカウンターで、カウントオーバーとなるまで
、Ｚｌｌ　＋　ｔ１２の処理をくりかえす。

この間の時間が、走行表示の間隔を既定する。１１２０
カウントがオーバーした時点で、次のキャラクタを準備
する処理に移る。

Ｚ＋ａで、前回表示したキャラクタ−コードのシフトを
行なう。

２＋４は、前回最後に準備したキャラクタ−コードの上
位４ビツトが０（そんなキャラクタ−コードは、入力さ
れることけない。つまり、ワードメモリ内のキャラクタ
−が２４キャラクタ−未満であり、前回準備したキャラ
クタ−は、存在しないもの（スペース）である。）かど
うかを判断しており、ＹＥＳの場合には、ＸＤＩを２に
設定し、キャラクタとして←のコードを無条件に準備ｔ
ｌｓ　Ｌで、ｔｌｏの処理に移る。尚ｔ１６は、走行時
間既定用カウンターをプリセットしている。ＮＯの場合
４ｙにおいて、次に準備すべきキャラクタのアドレスを
指定する為、ワードメモリアドレスカウンタを２カウン
トアツプする。２ずつアップさせるのけ、１３図−３に
示す様にワードメモリ内がＢＬが２単位で１ワード（キ
ャラクタ）を構成している為である。ワードカウンタが
２４キャラクタ未満を指定しているときけ、１の処理と
なり、ｔ８の処理に移る。（次のキャラクタコードを準
備し表示を行なう。）２４キヤラクタがフルに入力され
ており、かつ、前回に２４キヤラクタ目を出力した場合
、ｔ１７の処理け、２５キヤラクタ目を指定することに
なり、０ＶＥＲとなシ２の処理へ移る。この場より、１
の（スペース）Ｉｉ疑似的に発生されている為、単にＸ
Ｄ・のカウンターに４をセットした後、ｔ１６→ｔｌｏ
の処理を行なう。ｔ１３の１ディジット分シフトにより
、Ｗと２のレジスタのＷ（８）、Ｚ（８）は夫々ｏｏｏ
ｏとなる。

ＸＤｌカウンタに２あるいは４が設定されると、ｔ１８
の処理により、Ｎｏとなり、ｔ１９の処理で、ＸＤＩカ
ウンターにより、それぞれ、スペースあるいは←キャラ
クターを内部キャラクタ−コードバッファに準備する。

ＸＤ′の２ビツトがセットされている時は、キャラクタ
バッファのＢＬ＝０に←キャラクタのコードを準備し、
１ビツト目が１の時け←の後の（スペース）を準備する
のであるが、疑似的に発生されている為、そのまま、ｔ
１６の処理にうつる。ＸＤＩが０の時は、すでに（スペ
ース）←（スペース）の処理が完了している為、あらた
めて、ワードメモリの先頭のキャラクタより、表示処理
を行なう。２７以上のｘＤｔカウンターの処理及び表示
の関係を第１４図に示している。

ワードメモリ内に記憶されているキャラクタコードが９
キャラクタ−以内の場合には、ワードメモリ内容のスタ
ティック表示を行なう。この処理は、第４図のワードメ
モリデスプレイよりスタートとする。〔ワードメモリＤ
ＣＰ前処理）Ｏｔ（７）処理は第５−１図に示すもので
あり、これはワードカウンタの指定しているキャラクタ
の内容より順に、前に入力されているキャラクタを、キ
ャラクタコード内部バッファｗｏ、ｚｏのＢＬ＝０よシ
ＢＬ＝１．２・・・と順に準備する為のものである。

先に第５図の処理について説明する。

ワードカウンタは、先頭（最右桁）に表示するキャラク
タのメモリアドレスを指しており、そのアドレスをダウ
ンさせながらそれぞれのアドレスの示すキャラクタコー
ドを順次内部キャラクタバッファのＢＬ＝０よりアップ
方向に入力してゆく（第１５図参照）。Ｐ！で内部キャ
ラクタコード内バッファーｗｏ、ｚｏをクリアし、Ｐ３
で、前記ワードカウンタの内容を（ワードカウンタ）′
に転送する。Ｐ４の処理は、（ワードカウンタ）′の指
定するキャラクタを読み出し、内部キャラクタバッファ
においてｃｐｕＸがアドレッシングしているＢＬのメモ
リに転送するものである。ここにｃｐｕＸとはＲＡＭの
桁アドレスを配憶するｘＢレジスタである。Ｐ２け、ｃ
ｐｕＸの初期設定であり、０を設定している。この値は
、Ｐ４の１回の処理ごとに１ずつカウントアツプされて
いる。（内部キャラクタ−バッファの指定アドレスを１
つ次に進めておく。）１つのキャラクタが内部バッファ
に準備されると、次のキャラクタを準備する為に、キャ
ラクタのアドレスを指定している（ワードカウンタ）′
　をダウン（−２）させる処理がＰ５である。終了条件
２け、アドレスが１キヤラクタ目をさしている時（表示
するキャラクタ−が９に満たない時）にＰ５の処理を行
なった時で、（第１５図は７桁の例）ここでワードメモ
リの表示前処理を終了する。終了条件ｌはワードメモリ
ーにまだ準備すべきキャラクタ−がある場合で、これは
ワードメそリー内の指定した箇所９桁をスタティック表
示する場合の条件である。Ｐ６の処理は、ｃｐｕＸが９
と等しくなったか、すなわち、内部キャラクタバッファ
の容量が−ばいになったかを判断しており、ＹＥＳの場
合は、９キャラクタ−が全て処理された時、ＮＯの場合
は、まだ容量に満たない場合で、Ｐ４の処理に戻る。以
上の処理で、キャラクタの通常表示準備は終了する。

第１図のｔ５よりの説明にもどる。前記第５図では、ワ
ードカウンタの示す位置のキャラクタを基準に表示前処
理をするものであり、第１図のｔ５以下の処理は、キャ
ラクタの靜表示を行なう為に、ワードメモリのどの位置
までキャラクタが記憶されているかを捜す処理で、終了
時には、ワードカウンタは、ワードメモリに記憶してい
る最後のキャラクタのアドレスを指定している。ｔ５の
処理に入った時、ワードメモリ内のキャラクタは９キャ
ラクタ以内であることがわかっている為、ｔ５では、９
キヤラクタ目がＯかどうかを判断している。

〔最初にワードカウンタにＥＱ、すなわち、９キヤラク
タ目のアドレスを設定しておき、そのメモリの値が、０
かどうかを判断する〕。０でない場合は、今設定された
Ｅ、Ｏなるアドレスがワードメモリの最終キャラクタの
アドレスということになり、ワードメモリ表示処理（前
記第５図）に移る。

０の時は、８キヤラクタ目の内容を次に判断する為に、
ｔ２ｏでワードメモリアドレスカウンタのダウン処理を
行なう。

ｔ２２は、ワードメモリの内容を読み出す処理であるが
ＬＡＸ　Ｄの命令によりＢＭは、Ｄ（１１０１）で固定
であり、ＢＬは、ｃｐｕＸで指定される□ｃｐｕＸＯ値
は、ｔ２１において、初期値Ｅに設定されている。読み
出した内容がＯでない時は、ワードメモリ表示前処理へ
、０の時は１２３の処理によ１）ｓｃｐｕＸの値を２カ
ウントダウンして、次のキャラクタを指定する為のアド
レスの設定を行なう。以上の処理により、キャラクタコ
ードが０でないキャラクタの位置までワードメモリカウ
ンタをダウンさせることが出来る。この様にして、ワー
ドメモリカウンタの値を設定した後、ワードメモリの靜
表示を行なう為にワードメモリデスプレイ前処理に移る
。以上が、ランニング表示処理の説明である０キ一人力
後、すなわち、第２図のＫＥＹ　ＩＮ処理によりキーが
読み込まれ、■の処理によりキーコードがＫＵ、ＫＬに
発生された後は、第３図の処理に移る。ここでは、各キ
ーに対応して、それぞれの処理に分割する処理あるいは
、ワードメモリへのキャラクタの入力状態（ＳＥＴモー
ド）においては各々のキーに対応したキャラクタコード
をワードメモリにセットする処理を行なう。

旧はエラー状態（ＥｒＦ／Ｆがセットされている）にお
いて、ＫＥＹ入力による処理を、ＣＬ及びＯＦＦキーの
みとする処理で、キーコードが、ＫＵ＝Ｏ１ＫＬ≦２の
キーのみがｎ２の処理へ移る。

ｎ２ではＫＵが０か１かでまず分割して、１の場合はＳ
ＥＴ状態かどうかを判断して、ＮＯの時、０〜９・か十
−×÷の処理に分割する。

ＳＥＴモードの時は、ｎ３の処理で、各々のキーに対応
したキーコードに再度変換し、ｎ４以降の処理によりワ
ードメモリに入力する。この時のコードをキャラクタコ
ードで第４５に示す。ＫＵ＝Ｏの時、ＫＬ≧６のキーが
、ＳＥＴモードで指定された時それらは、キャラクタ指
定であるから、ｎ６及びｎ３の処理でキャラクタコード
に変換してｎ４　以降の処理によシワ−トメモリに入力
する。セット状態でない時、ｎ７の処理でＫＬの判断に
よりそれぞれのキーに対応した処理に分割する。

Ｇ　Ｆ／ＦＨ、ワードメモリにキャラクタコードを入力
する一番最初の状態であることを示しており、セット状
態でない時に押されたＳＥＴキーでセットされる（第４
図）。ｎ４でＹＥＳとなった時は、最初の１キヤラクタ
目の入力を意味してお、！ｌ）　、ｎ８でワードカウン
タをリセットする（ワードメそりの先頭のアドレスを指
定）とともに、ワードメモリを全てクリアし、Ｇ　Ｆ／
Ｆをリセットし、初期状態を解除する０そしてｍｏにお
いて、キャラクタコードＫＵ　ＫＬを、アドレスの指定
するワードメモリに貯蔵する。この時、ワードカウンタ
は、今キャラクタが入力されたワードメモリのアドレス
を指定している０次のキャラクタをワードメモリに入力
する時は、Ｇ　Ｆ／Ｆがリセットされている為ｎ４→ｎ
９となり、ｎ９でワードカウンタを１キャラクタ分アッ
プ（＋２）して今入力しようとするワードメモリのアド
レスに指定する０ここで終了条件２は、現在すでに２４
キヤラクタ目を指定している場合のカウントアツプであ
り、これ以上キャラクタを入力することは出来ない為次
のｎｌＯの入力処理を行なわず無視している。２４キヤ
ラクタに満たない場合は、ｎｌｏにおいて、キャラクタ
コードをワードメモリに入力する。入力された後ワード
メモリ表示以降（第４図）の処理で、ワードメモリの表
示を行なう。

０１は、先に説明した第５図の処理を意味しており、表
示するキャラクタのキャラクタコードを内部キャラクタ
バッファに準備する処理を行なう。

この後、０２の処理により、小数点点灯用内部Ｆ／Ｆを
全てリセット（キャラクタの表示であり、小数点は点灯
しない）し、ｏ３の処理により、ワードメモリにキャラ
クタが入力されているがどうかを判断し、点灯用Ｆ／Ｆ
　（Ｓ　）をセットする。ｏ４の処理により内部キャラ
クタバッファｗＺの情報を、表示ユニット制御部に出力
した後、キー人力処理に移る０ キー人力処理は具体的に第２図に示す。キー人力処理は
、第１図に示したランニング表示処理中においても行な
われたが、第２図に示すキー人力処理は、キー人力を行
なう処理及びキャラクタのセット状態においては、セッ
トモードを示すインジケータの点滅処理のみを行なって
いる。

ｍｌは、点滅時間を設定するカウンタの初期設定を行な
っている０カウンタには、ランニング表示カウンタのメ
モリを用いている。

ｍ２の処理においてバランス時間をとりながらキーの読
み込みを行なっている。前に説明したように、キー人力
があった場合には、そのまま、第３図のキー人力分割処
理に移る。キル入力の条件が満足されない場合には、ｍ
３の処理に移り、さきほど初期設定したランニング表示
カウンタのカウントアツプ処理を行なう。そしてとのカ
ウンタが桁あふれしない場合には、終了条件１となり、
ｍ２のキー人力処理へもどる。そしてｍ２とｍ３の処理
をくり返して行ない、ランニング表示カウンタに桁あぶ
れが生じた時、ｍ３の処理において終了条件２となり、
ｍ　４の処理に移る。つまり、ｍ２とｍ３の処理がｍ３
の処理で、カウンタの桁あぶれが生じるまで、〈シ返し
実行されている間の時間が、ｍ４処理以降のワードメモ
リインジケータの点滅処理の時間間隔を規定している。

ｍ４の処理でワードメモリへのキャラクタの入力状態（
セットモード）かどうかを判断している。

ＦＦ／Ｆけ、セットモード時を示すＦ／Ｆである。

ｍ５の処理において、セントモードにおけるインジケー
タの点滅処理を行なっている。表示ユニット制御部内の
０Ａ（８ビツトアドレス）の内容の下位１ビツトすなわ
ち、Ｓのビットを読み出し、Ｓが１の時は、１を引き（
リセットする）、０の時は１を加える（セットする）と
いう様にｍ５　の処理の都度、Ｓのビットを反転する。

すなわち、制御部内のキャラクタコードが、デコードさ
れ出力される時、Ｓに相当する表示セグメントが点滅す
る。

ランニング表示状態あるいは、通常のキー人力状態にお
いて、ＣＬＳ　５ＥＴＳＣＥ、ＣＡＬＬ。

ＯＦＦの各キーが入力された場合、第３図ｎ７の処理に
よりそれぞれの処理ルーチンへ移行する０各処理ルーチ
ンを第４図に示す。

＜ＣＬキー〉 Ｆ　Ｆ／Ｆすなわち、キャラクタのセット状態にあるこ
とを示すＦ／Ｆの判断を０５で行い、そうでない場合、
ＣＬキーは、演算状態あるいはランニング表示状態の解
除及びクリアを行なう。０６のＣＬ処理で入力、及び演
算用レジスタのクリア及び各種処理用Ｆ／Ｆの初期設定
を行なう。〔表示セグメントＣＬ〕は、小数点点灯を示
すＲＡＭのビットを全てクリアする。なお、小数点位置
の設定は、次の（ＤａｔａＤＳＰ前処理〕の処前処理外
われる。この処理は第６図に示すものであり、Ｘ６レジ
スタのデータ内容を表示する形式に変換し、それをキャ
ラクタコードに変換する処理である。詳細は後に述べる
。この処理の後、前記ｏ３以降の処理で表示出力を行な
い、再びキー人力処理を行なう。セットモード（キャラ
クタの入力状態）におけるＣＬキー操作では、ワードメ
モリのオールクリア及び表示のクリアを行なう。ｏ７の
処理でワードメモリのクリア及び、ワードメモリアドレ
スカウンタのイニシャライズを行なう。０８で、ＧＦ／
Ｆをセットして内部表示用キャラクタバッファ（ＷＯ，
ＺＯ）をクリアして前記の０２の処理に移行する。Ｇ　
Ｆ／Ｆは、キャラクタメモリの入力状態の初期状態を意
味するＦ／Ｆであり、第３図ｎ４の処理により、先頭の
キャラクタの入力時のみアドレスカウンタのアップを行
なわないようにするためのものである。

＜ＳＥＴキー〉 セットキーは、セットモードでない場合には、セットモ
ードの指定を行ない、セットモードにおいてはセントモ
ードの解除を行ないＣＬキー操作と同様の操作を行なう
ものである。まず、０．の判断を行ない、ＦＦ／Ｆがセ
ットされている時はセットモードを意味しているから、
ｏ６以降のＣＬ処理を行なう。Ｆの時は、セットモード
を示ｆ　Ｆ　Ｆ／Ｆをセットし、さらに表示のクリアを
行なう為に、前記の０８以降の処理を行なう。

（ＣＥキー〉 ＣＥ（クリアエントリ）キーは、セットモードでない場
合には、置数のクリアを行ない、セットモードにおいて
は、シフトキーが指定されていない時には、単にキャラ
クタ〔ＸＤを指し、シフトキーが指定された時には、Ｄ
ＥＬキーとして働ら（（第１９図参朋）０ セットモードでない時、０１ｏの処理に移り、ＢＦ／Ｆ
がセットされていない時、（置数状態でない時）何も行
なわず、０６の表示セグメン）ＣＬよりデータの表示処
理を行なう。Ｂ　Ｆ／Ｆがセットされている時は、Ｏｎ
の処理で置数状態を示すＦ／Ｆをリセットし、現在の置
数の前に入力されたデータがｖＯに記憶されているので
、これをＸＯレジスタに転送し同様に０６の〔表示セグ
メン）ＣＬ：］よりデータの表示処理を行なう０これに
より、置数状態が解除され以前の状態に復帰する。

セットモードにある時１ｄ、Ｏ１２でシフトキーが指定
されたかどうかを判断し、Ｎｏの時、すなわち、シフト
キーが指定されていない時には、これはキャラクタのＸ
キーであるから、第３図のｎ３のＫｕ＋２→Ｋｕ以降の
処理に移り、キャラクタコードの入力を行なう。シフト
キーが指定されている時には、ＤＥＬ（デリート）キー
として働くｏＤＥＬとは、最後に入力されたキャラクタ
すなわち、表示の一番右端に位置するキャラクタの削除
を行なう処理を意味する。Ｏｓｓの処理でキャラクタコ
ードＫＵ、ＫＬを全てＯとし、０１４でこれらのコード
ヲ、現在ワードメモリアドレスカウンタの示すワードメ
そりに入力する。さらにＯ１５の処理で、ワードカウン
タのカウントダウン処理をしておく。

終了条件２は、現在削除されたキャラクタが先頭のキャ
ラクタであった場合（ワードメモリの一番頭に入力され
ていた場合）であり、この時、ワードメモリは全て空で
ある為、現在がワードメモリへの入力の初期状態にある
ことを示すＧ　Ｆ／Ｆをセットしている。この後、前記
の〔ワードメモリ表示前処理〕以降の処理を行ない、ワ
ードメモリの表示を行なう。

（ＣＡＬＬキー〉 セットモードでない場合には、ワードメモリ内キャラク
タのランニング表示を指定する。セットモードにおいて
は、シフトキーとして動作する。

シフトキーは、反転式すなわち、キー操作の都度シフト
状態のセットリセットがくり返される０セソトモ〜ドで
ない時はＯｎｓの処理により、計算状態のクリアを行な
い第１図の６３以降のランニング表示処理を行なう。セ
ットモードにおいては、０１７の処理により、シフト状
態を示すＨＦ／Ｆの反転処理を行ない、Ｋ８ｙ入力処理
へ続く。

（ＯＦＦキー〉 ＯＦＦキーは、計算機をＯＦＦ状態にする。メモリのア
ドレス（６，０）（６，１）のエリアに９と６を書き込
んでおく。これは、ＯＮキーにより電源ＯＮした時に、
ＯＦＦ時のメモリ内容が保護されているかどうかを、簡
単に確認する為のデータである。確認はすでに説明した
第１図の１．において行なっている。ＯＦＦ動作は、Ｏ
ＦＦ命令によりマイクロプロセッサのハードウェアで処
理される。

（Ｄａｔａ　ＤＳＰ前処前処 理−タ（ＸＯレジスタ内）をそれぞれの表示様式に変換
してさらに、それらの数値を８ピツトのキャラクタコー
ドに変換し、内部キャラクタバッファｗｏ、ｚｏレジス
タに揃える処理である０第１６図に示すように１２３・
４５６なる数値がＸＯレジスタに入力されている場合リ
ードイン中（ト）とリードイン状態でない場合（ト）と
でＸＯレジスタ内及び、ＸＤＯ値が異なる０これらの状
態において、第１６図の右に示すような表示形式にそれ
ぞれ変換する。基本的な処理としては、ＸＯレジスタの
内容をＷＯレジスタに転送し、さらにＸＤの値（小数点
の位置を示す値）によってシフトを行ない数値の下４ビ
ットのキャラクタコードを揃える。キャラクタコードの
上位４ビツトは、数値の場合すべて１　（０００１）で
あるから、数値の部分はすべて１を書き込めばよい（第
４５図参照）。

ｑｌによりＥがセット（リードイン状態）されている時
、Ｑ２の処理でＸＯレジスタの内容を第１６図−２に示
すようにＷＯレジスタに転送する処理を行なう。この時
、Ａの状態（四則キーが押されている状態）とＡの状態
（四則キーが押される前の状態）により、それぞれ１桁
分表示位置が異なる為、図の様な形式及びＸＤＯ値に設
定される。

なおＸＤＯ値は、ＸＤＩにそのまま待避され、処理は全
てＸＤ・の値をもとに行なう０すなわち、ｘＯレジスタ
の値とＸＤＯ値は、この（Ｄａｔａ　ＤＳＰ前処理〕の
処理では、全く変化せず保持される。

ｑ３の処理は、小数点の位置を示すビットをセットし、
後に表示ユニット制御部に出力時にそのセグメントを点
灯させる為の処理である。ＸＤＩの値と小数点の位置と
の対応は、第１６図−３に示す。

以上の処理により、数値の下４ビットの設定は終了して
いる。

０４は、数値のキャラクタコードの上位４ビツトをｚＯ
レジスタにセットする為の前処理であり、（Ｏサプレス
処理を含む）、Ｗｆ８）の内容から順に判断し、その位
置のＷＯレジスタの内容が０でない（数値である。１〜
９）か、又は、そのアドレス（ＢＬ）がＸＤ・の値と等
しくなる（数値０である）最左位置を検索している。

勢により数値が負数かどうかを判断し、もし負でない場
合には偽の処理によりｚＯレジスタの９４で検索したＢ
Ｌの位置よりＢＬ＝Ｏまでの位置に１を設定する。もし
負の場合には、０７の処理によシいま検索したＢＬＬ：
；ＤＢＬ＋１のＷＯレジスタの位置に負号〔−〕の下位
４ピットの値Ｂを設定し、同じＢＬのｚＯレジスタの位
置よりＢＬ＝０までの位置に１を設定する。

勢以降の処理は、数値表示とあわせて、現在指定される
四則キーのシンボルを表示する処理である。四則キー（
＋−×÷）のコードは、第８図〔Ｒ１〕の処理によシメ
モリエリアＦｕに４ビツトコードで入力されている。０
８ではその四則キーのコードを呼び出しておき、ＡＦ／
Ｆすなわち、四則キーが設定されている状態にあるかを
判断している。もしＡの状態であれば、ＷＯレジスタ及
び２０レジスタのＢＬ＝０の内容をクリアして、この一
連の処理を終了する（０９）ＯもしＡの状態であれば、
ＢＦ／Ｆ（データの入力状態かあるいは、そうでない状
態かを示す）を判断し、もしＢであれば、表示の左端Ｂ
Ｌ＝８に、Ｂであれば表示の右端ＢＬ＝Ｏにそれぞれ、
四則キーのシンボルを示すコードをＷＯレジスタ及びＺ
Ｏレジスタに設定し一連の処理を終了する。（第２２図
参照）Ｑ＋によりリードイン状態でない場合■にはＱ。

０１２の処理に移る。

０１１０１２の処理は、第１６図−１に示すようなＥの
場合のデータ形式をＥの場合のデータ形式に変換する処
理を行なっている。Ｅの場合のデータ形式に変換されれ
ば、あとは、前述のＥの場合の処理と全く同じになる。

０＋＋の処理はＸＯく１以下の数値（第１６図−４参照
）の場合〔（１）の場合〕、それを（２）の形式に変換
する処理であり、仮数部分をシフトしながら、指数部Ｗ
を１ずつ加算してゆき、Ｗレジスタが０となるまでくり
かえす。

次のＸＤ　　Ｗｌ→ＸＤＩは、現在のＷＯレジスタにお
いてＷレジスタの重みを考慮して。仮数部上のどの位置
が小数点の位置となるかを求めておりその値をＸＤＩに
転送する処理である。Ｏ＋ｚの処理はＯｎにおいて変換
された形式のデータを、単に右寄せする為の処理であシ
、ＷＯ（４）が０でかっ、ＸＤＩ−〇の時（小数点の位
置が右端ではない場合）のみ、Ｗレジスタを右シフトし
、ＸＤＩ−１→ｘＤＩを行なう処理をくりかえす。以上
の処理で第１６図−１のＥの形式をＥの形式に変換出来
た。

ｑｌ３の処理は、ｑ２の処理とほぼ同じものであり第１
６図−２の（１）の形式を（２）及び（３）の形式に変
換する処理である。この処理以降は、前記Ｅの場合の９
３以降の処理と全く同じ処理を行なえばよい。

くその他〉 第８図に示す処理は、演算に関する処理ルーチンである
。

〈０〜９．〉は、数値のリードイン処理で、Ｒ３以降は
、小数点入力処理であり、Ｒ３で小数点が指定されたこ
とを示すＤＦ／Ｆをセットし、以降の置数が小数点以下
の数値であることを示す。リードインは、ＸＯレジスタ
を左シフトし、ｘｌ（ＢＬ−４）の位置に数値に相当す
るコード（４ビツト）を入力する方法で行なわれ、Ｘｓ
まで入力されたかあるいは、ＸＤ　（小数点位置）が７
（Ｘｓの位置）になるまで行なわれる。Ｒ２は、小数点
が押された後の置数時の処理でＸ左シフトと共に小数点
位置も左へ移動（＋１）する処理を行なっている０〈十
−×÷〉及び〈＝〉は、演算の為の制御を行なう処理ル
ーチンである□Ｒ＋の処理は、四則キーが押された時点
で、現在弁されたキーが何であるかを４ビツトコードで
、Ｆｕなる内部メモリエリアに転送しておくものである
。

（Ｄａｔａ前処理〉なる処理は、第１６図−１に示すよ
うな、リードイン状態で入力されているＸＯレジスタの
データを、Ｅに示すような形式、すなわち、ＸＤ＝７に
固定（仮数部のデータは１くＸく１０の範囲）し、デー
タは、頭づめ（Ｘｓの位置にデータの先頭をあわせる）
し、データの重みはＸレジスタ部分に設定する形式に変
換する処理である。

〈０〜９．〉処理においては、データが入力されたとい
うことで、Ｂ　Ｆ／Ｆ及びＥＦ／Ｆをセットしてリード
イン状態を記憶している。

〈十−×÷〉の処理では四則キーが押された状態を記憶
する為、ＡＰ／Ｆをセットしており、同時にデータの入
力状態ではなくなった為にＢ　Ｆ／Ｆをリセットしてい
る。

〈−〉キーでは、演算を全て処理し終えた為、Ｂ、Ａと
もリセットしている。

次に本発明実施例の変形実施例を説明する。この変形実
施例は、第３図に示す変形−１の部分を第３８図に示す
内容と置換し、第４図に示す変形−２の部分を第３９図
に示す内容と置換し、第４図に示す変形−３の部分を第
４０図に示す内容と置換し、第４図において変形−４で
示した［Ｎ０ＰＫＥＹ　ＩＮＰＵＴ）の処理を実行せず
同図において逆三角形記号と共に変形−４と示したとこ
ろへ移行し、第４図において変形−５で示した〔リセッ
トＨ〕を実行しないことにより実施することができる。

この変形実施例が前述の実施例と相違する点は次の通り
である。

■　ワードメモリにキャラクタを入力中の表示において
最右桁にカーソル表示を行ない、次に入力されるキャラ
クタの位置を示す。ただし、容量がいっばいになった時
には、カーソル表示を行なわない。

■　シフトキーは、一度指定されると、再度操作される
まで、シフト状態を保持する。この時、／フト状態にあ
ることを示す為に、カーソル表示を桁の上に設定する（
第１７図参照）。

上記■の処理の為、前述の実施例ではワードメモリアド
レスカウンタをアップした後にそのアドレスにキャラク
タを入力していた。つまり、入力後、アドレスは現在入
力されたキャラクタの位置を示していたが、変形−１の
処理では容量がいっばいである場合を除いてまず現在の
アドレスにキャラクタを入力し、その後アドレスをアッ
プさせておく。この時のアドレスは、次に入力されるキ
ャラクタを入力するメモリアドレスがすでに指定されて
いる。ｎｌｌにより容量がいっばいであるがどうかを判
断し、Ｎｏの時はｍ１２でキャラクタをワードメモリに
貯蔵する。その後、ｎ１３の処理でアドレスのアップ操
作を行うが、この時、容量がいっばいの時はカウンタの
アップは行わず、０ＶＥＲＦ／Ｆのセットを行う。

カーソル表示を行なう処理は変形−３の処理を追加する
ことによシ行なう。セット状態（Ｆ状態）でかつ０ＶＥ
ＲＦ／Ｆがリセットされている場合にＷＯ及びＺＯレジ
スタのＢＬ＝Ｏの位置にカーソルのキャラクタコードを
入力する。この時、シフトキーが押された状態かどうか
によって、カーソルのキャラクタコードが異なる為、０
１８で処理している。

以上の処理にともないＤＥＬ（削除処理）が異なる為、
変形−２の部分の処理が第３９図に示すものとなる。イ
ニンヤル状態（Ｇ）でない場合で容量ＯＶＥＲ状態でな
い時は、アドレスのダウンを行いその位置ＫＵＫＬの８
ビツトを入力する。いま、０ＶＥＲ状態であれば、この
時、前回の入力時、アドレスのアップが行われていない
為、アドレスのダウンを行わず、Ｏコードをワードメモ
リに入力する。

上記■の処理の為、変形−５においてシフト状態をリセ
ットする処理を削除し、シフト状態の反転処理は０１７
でのみ行なうものとする。これに伴い、シフト動作のた
びに力〜ツルの表示を変更する必要がある為、変形−４
の処理移行先を第４図に示す位置に移している（カーソ
ル表示を行わない場合はＮＯＰ　ＫＥＹ　ＩＮＰＵＴへ
移る）０（本発明の効果） 以上、詳細に説明した本発明の構成及び作用に基いて、
次に例示するような電子機器を得ることができる。

第２１図は本発明による文字表示の経過を示すもので、
０．４〜０８５秒毎に１桁づつ表示内容がシフトしてゆ
く。ｔｔｏＯ時１桁目に表示される１Ｈ′は文字記憶部
の先頭に記憶されている文字であり、ｔ６の時１桁目に
表示される”Ｙ”は文字記憶部に記憶されている文字の
最後の文字である。ｔｌＯで表示すれる（スペース）→
（スペース）は最後の文字気Ｙ〃と先頭文字−Ｈｌとが
連続しないように区切り、識別を安易とするため、自動
的に挿入されるものである。尚この例は総てアルファベ
ットであったが数字及び小数点も共に記憶させ表示する
ことができる。まだ、タイプ印書の都合上、明細書にお
いて（→）と印書したものは図面上の−に相当する。

第２２図は計算機として使用した場合のキー操作とそれ
に伴う表示の例である。Ｓ３で）抑圧すれば、被演算数
と共に演算記号も表示される。また演算キーの訂正も容
易に確認できる。

Ｓ５で演算数を置数すれば、被演算数（１２）は消え演
算数が表示される。また演算記号の表示位置も最上位桁
に移される。

このように演算記号と数値の位置関係により、表示され
ている数値が演算数なのか被演算数なのか明確に区別す
ることができる。

第２３図は表示部の実施例を示す。口は文字記憶の状態
表示を行うものでＳＥＴモード（文字記憶設定モード）
の時点滅、通常モードで文字記憶部に何か文字が記憶さ
れて因る場合点灯し、通常モードで文字記憶部に何も文
字が記憶されていない場合消灯する。なお、図はメモｖ
−１Ｑｓはストレージメモリの表示である。

第２０図は本発明実施例の外観正面図であシ、ｆｌ）　
Ｉ／′ｉ表示部、（２）はキー人力部を示す。各キーの
キーシンボルの下段は通常モードのキーを表し、上段は
ＳＥＴモードのキーを表す。ＳＥＴモードで５ＨＩＦＴ
キーを押圧することによって上段の左、上段の右とを切
換えることができる。またＳＥＴキーの抑圧によりＳＥ
Ｔモードと通常モードを切換えることができる。

第１８図、第１９図はモードに応じてキーシートを交換
する場合のキーシンボルを示すものであり、第１８図は
通常モード、第１９図はＳＥＴモードを示す。

第２４″図は本発明実施例の外観斜視図を示すもので、
（２）のキーは第１８図（３）のキーシートは第１９図
に対応する。

本発明の効果を列挙すると次の通りである。

（１）　　表示桁数以上の文字記号を記憶、表示するこ
とができるため、メモ化りとしてメツセージ等を入力す
ることができる。

（２）計算機として使用する場合、演算記号も表示すれ
ば便利であるが本発明によれば特に表示部に演算記号の
セグメントを設けず、数値表示用の桁で表示を行うため
、より数式に近い表示を行うことができる。

（３）記憶した文字記号を繰返し表示する場合、その文
字記号の末尾と先頭を続けて表示すれば読み誤る危険性
がある。本発明では、記憶している文字記号の末尾と先
頭に特殊記号（スペースも含む）を挿入することができ
る。

（４）記憶している文字記号の数が表示部の表示桁数以
上である場合はランニング表示する必要があるが、表示
桁数未満であれば、スタティック（静止）表示する方が
読み取り易く、本発明ではいずれも選択使用することが
できる。

（５）本発明はマイクロプロセッサ−により制御するも
のであるため、文字記号の記憶表示と計算は同種のイン
ストラクションを使用することができ、二つの機能を共
に持つ装置を構成することができる。またキー人力部、
表示部も大半は共用することができる。

（６）記憶されている文字記号の表示は必要に応じてラ
ンニング表示することができ、一方、計算機として使用
する場合は、桁の読み誤りを防止するため、スタティッ
ク（静止）表示することができる。

（７）文字記号記憶部に何か記憶されているか或は何も
記憶されていないかを操作者に指示することにより、誤
って記憶内容を消したりすることもなく、また、第三者
に対する伝言を入力しておけば第三者はその指示を見て
、記憶内容を呼び出せば伝言を知ることができる。本発
明実施例でボセグメントの点灯により記憶部に文字記号
が何か記憶されていることを示す。

（８）計算機として使用する場合、第２項の演算記号は
被演算数の右側に演算数の左側に表示することにより、
より数式表示に近づけることができ、計算操作が容易と
なる。

（９）文字記号の書込み状態であるか否かの区別は表示
で行うことが望ましいが、第７項のセグメントを共用す
ることができる。実施例ではＭセグメントの点滅により
、文字記号の書込み状態を表している。

００）成るメツセージが表示されている状態ですぐに計
算を始めることができるため、例えばメツセージ中の数
字を使って計算をする場合など便利である。

（１１）従来、文字記号等を記憶するものは、アルファ
ベットと数字を区別し、別々のデータとして記憶させる
ものであった。（これは置　　Ｎｏと名前、金額と項目
等を対として記憶しておくためのものであった。）本発
明はアルファペラ）（Ａ〜Ｚ）と数字（０〜９９．）を
区別することなく両者とも単なるキャラクタとして記憶
させるため、同時に入力することができる。

例えば「０００番まで電話して下さい」といった伝言を
入力することもできる。

（１２）記憶している文字記号等を表示する場合は通常
状態で呼出しキー（ＣＡＬＬキー）を押せばよいが、本
発明では電源ＯＮ時にも自動的に記憶内容を順次表示す
るため、誰かに伝言を伝える場合、伝言を受ける者は電
源をＯ’Ｎするだけでよく、メツセージを入力し送シ物
とすることもできる。

【図面の簡単な説明】

第１図乃至第８図はいずれも本発明実施例の作用を説明
するフローチャートである。第９図は本発明実施例の全
体構成図である。第１０図は本発明実施例の表示ユニッ
ト制御部内のＲＡＭのフォーマットを示す図、第１１図
及び第１２図は本発明実施例のキー人力時の作用説明図
、第１３図乃至第１７図は本発明実施例の表示の作用説
明図である。第１８図及び第１９図は本発明実施例のモ
ードに応じて交換されるキー耐列を示す図である。 第２０図は本発明実施例の外観正面図である。 第２１図は本発明実施例による連続的にシフトする表示
態様を説明する図、第２２図は本発明実施例を計算機と
して使用したときのキー操作と表示態様を例示する図、
第２３図は本発明実施例の表示部を示す図、第２４図は
本発明実施例の外観斜視図である。第２５−Ａ図と第２
５−Ｂ図は、本来１枚の図面を２枚に分割して作成した
もので、第９図に示す本発明実施例のＣＰＵの具体的回
路構成を示す回路図である０第２６図乃至第３５図は本
発明による基本的情報処理の説明図である。 第３６図はキー人力処理の手順を示すプログラムチャー
トである。第３７図は第３６図のチャートを説明するた
めのキー入力回路図である。第３８図は第３図の変形−
１の部分の変形を示すフローチャートである。第３９図
は第４図の変形−２の部分の変形を示すフローチャート
である。第４０図は第４図の変形−３の部分の変形を示
すフローチャートである。第４１図は本発明実施例のＣ
ＰＵ内のＲＡＭマツプである。第４２図は本発明実施例
のワードメモリと記憶内容の対応を示す図である。第４
３図は本発明実施例のキー読込み用ストローブ信号出力
とマイクロプロセッサへの入力端子との対応を示す図で
ある。第４４図は本発明実施例のキーコードを示す図、
第４５図は本発明実施例のキャラクタコードを示す図で
ある。第４６図は第１図乃至第８図のフローチャートの
記号の説明図である。 代理人　弁理士　福　士　愛　彦（他２名）第１６−１
図 第１６−２図 ９１１８１４１１　−−ｌ ＃　　Ｆ　＃　ｉ　　＊　　Ｊ　　ＪＦ　　ｔ　ｘｉｍ
。 第１６−３図 第１６−４図 第１７図 第１８図　　　　　　　　　　　第１９図第２０図 第２３図 −３７６− 第２８図 第２９図 第３０図 第３２図 第３３図 翠しド青 ３７７− ＫＮＩ　　ｌ０ＶＩ　　ＫＮＩ　ＫＮ４第３７図 第３８図 第４０図 第３９図

Claims (1)

【特許請求の範囲】
1. ■。外部入力により文字、記号等を記憶し、指令に従い
   その内容を表示するものであって、表示桁数以上の文字
   、記号等を記憶し、これを順次シフトさせながら表示す
   ることのできる電子機器であって、計算機能も有するも
   のに於て、計算途中或いは計算結果等のデータの表示は
   スタティック表示としたことを特徴とする電子機器。