JPS5852685A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、たとえば液晶などの表示器を用いて表示を行
なう表示装置に関する。

表示器と、その表示器に表示すべき信号を導出するラン
ダムアクセスメモリなどを含む集積回路素子とを信号ラ
インで接続する場合には、それらの信号ラインが可及的
に交差しないようにして配線基板におけるスルーホール
全減少ないしは無くすることが望まれる。

本発明の目的は、表示器とその表示器に信号を与える駆
動回路素子とを接続する信号ラインを交差することなく
配置することができるようにした衣示装に一全提供する
ことである。

第１図は、本発明の一実施例の斜視図である。

大規模巣積回路ｃｈｉｐｌには、液晶を用いた表示器２
全駆動するための回路が含まれており、それらは、図示
しない配線基板に取り付けられる。表示器２の端子板３
０両面には、２つのグループのうちの一方のグループＧ
ｌａの入力端子Ｓｌａ、８３　ａ　、　Ｓ　５　ａ　、
　−、Ｓ　６３　ａおよびもう１つのグループＧＯａの
入力端子ＥＩ　Ｑ　ａ、　Ｓ　２　ａ　ｅ　Ｓ　４　ａ
＋・・、５６２ａが配置される。この表示器２は、後述
のセグメント電極を崩し、ｊ１次的に駆動されるべきセ
ク゛メン）を極−ｔｔＶ次的に１つおきに選んで２つの
グループＧｌａ、ＧＱａに分け、各グループ初のセグメ
ント電極ｔ極に個別的にに続された入力端子５Ｑａ−８
６３ａが図示のように端子板３の両面にまとめてそれぞ
れ配慟−されている。

大規模集積回路ｃｈｉｐ　ｌ内の回路構成は、第２図に
示されている。この大規模集積回路では、基本的には、
表示信号全記憶するランダムアクセスメモリ４と、その
ランダムアクセスメモリ４のストア内容ｋ”Ａ示信号と
して取り出すシフトレジスタ５Ａ、５Ｂと、表示毎号を
形成するためのカウンタｃ、ｈと、大規模集積回路ｃｈ
ｉｐ　ｌの外部に設けられた回路とのデータ転送を行な
う直タリ・並列変換回路６と、チップセレクト匍」側１
回路７と、１Ｌ源投入直後における狡示状態を制御する
オートクリア回路８と、表示器２を駆動するだめのドラ
イバ９Ａ、９Ｂと、クロック発生回路ｌＯと全含む。太
規侯集槓回路ｃｈｉｐ　ｌは、後述の第３９図に関連し
て述べるように、１６個肢けられており、第３９図では
それらの呆桜回貼は径照祠−ｃｈｉｐ　１〜ｃｈｉｐ　
ｌ　６でボされている。チップセレクト制御回路７は、
端子Ｃ８Ｏ〜Ｏ８３から入力される（ｉ号に応答し、動
作すべき大規模集積回路ｃ　ｈ、　ｉ　ｐｌ　−ｃｈｉ
ｐ　ｌ　６會能動化する。

（１）ランダムアクセスメモリ４ この実施例では、ランダムアクセスメモリ４は槓６４×
帳２０ビットのストア領域を有し、第３図ｆ１１に示さ
れている。表示器２は、谷ビット毎のｈ１ｊ記ストア領
域と卜」数の表示ビットを有しており、群、３図（２Ｊ
にンバされている。ランダムアクセスメモリ４の谷ビッ
トと衣ボ器２の各ドツトとｔよ、個別的に対応している
。

以下の祝明では、構成敦累と七〇栴成狭累に与えられる
信＋３を１ｉＪ−のｉ照符で示すことか必る〇第２図に
おいては１３．ｚ４．　ｌ！５．ｉ２ｏは、侶ちライン
のビット数を示している。第３図において、参照４＜３
ＡＤ　Ｏ〜ＡＤ７は、ランダムアクセスメモリのアドレ
スｋＮわすための信号であり、そのうち、１８号ＡＤＯ
−ＡＤ５はロー選択のために用いられ、信号ＡＤ６およ
びＡＤ７はカラム選択のために用いられる。表示器２の
バックプレートのタイミング信号ＨＯ〜Ｈ１９のうち、
（ａ）タイミング信号ＨＯ−Ｈ７は、カラム迭択時にお
けるＡＤ６＝０．ＡＤ７＝０に幻ＬＣ，しており、（ｂ
）タイミング信号Ｈ８〜Ｈ１５は、カラム選択のための
アドレス信号ｊ号Ａ　Ｄ　６−１　、　Ａ　Ｄ　７　＝
　０に対ＫＧ　ｔ、ており、（Ｃ）タイミング（’Ｍ号
Ｈ１６〜Ｈ１９はカラム選択のためのアドレス信−ｑＡ
Ｄ６＝０．ＡＤ７＝１に対応している。表示器２のセグ
メント′Ｉｌｈ極ＳＯ〜ｓ　６３１ｔ」１、ロー選択の
ためのアドレス信号をＡＤＯ−ＡＤ５に対応している。

第４図〜第８図は、ランダムアクセスメモリ４とそれに
関連する回路桐成葡具体的に示す。ランダムアクセスメ
モリ４の各セルは、タイミング１県次的に導出される谷
アドレス全１つおきに運んでグループ化して偶数グルー
プ４ａと奇数グループ４ｂとに分けられる。アドレス信
号ＡＯは、カラム選択のために用いられる。偶数グルー
プ４ａのセルからの１図号は、前述の出力端子Ｓ　Ｏ、
Ｓ２　。

８４、・・・、Ｓ６２から導出される。奇数グループ４
ｂの谷セルからの１８号は、前述の出力端子Ｓｌ。

Ｓ３，８５．・・・、Ｓ６３から導出される。偶数グル
ープ４ａのセルからの信号は、シフトレジスタ５Ａ［４
出され、奇数グループ４ｂのセルからのイ占号は、ソフ
トレジスタ５Ｂに導出されて、データの転送が行なわれ
る。

ランダムアクセスメモリ４に与えられるアドレス信号は
次のようにして得られる。アドレスコントローラ１１に
は、セルＡ　Ｏ−Ａ　７を有する８ビツトのレジスタＡ
の各セルＡ１〜Ａ５からの信号が与えられるとともに、
セルＣＯ〜Ｃ４を有する５ピツトのカウンタＣからの各
セルＣＯ〜Ｃ４の４に号が与えられる。データセレクタ
１２には、レジスタＡのセルＡＵ、Ａ６．Ａ７とセルｈ
Ｏ〜ｈ４から成る５ビツトのカウンタｈからの信号が与
えられる。セル０Ｑ−０４とセルｈｏ−ｈ４は、ランダ
ムアクセスメモリ４の内容ｅ　ｋ次取り出して表示のた
めの直列信号ＳＲＯ，ＳＲＩを構成するために用いられ
る。セルＡＯ〜Ａ７は、外部とのデータ転送全行なうと
きにのみランダムアクセスメモリ４に与えられ、フリッ
プフロップによって構成される。したがって通當は、表
示を行なう７（めにセルＣＯ〜Ｃ４とセルｈｏ−ｈ４が
ランダムアクセスメモリ４のアドレスおよびデータ込択
のために月」いられ、外部からのデータ転送は割込み形
式で行なわれる。この割込み時には、衣示化匈を導出す
べきアドレス係号とは全く異なるアドレス信号が与えら
れるので、その間、表示何月は乱され表示器２には正常
な表示はできなくなるおそれがある。この問題を解法す
るために本発明では、ランタムアクセスメモリの出力の
データバソファとして独す＜ランチ形フリッグフロソプ
１３゜１４（第５図および第６しＩ骸照）を設け、どの
ようなタイミングで外部からデータ転送の割込みか行な
われても表示器２には猟に正しい表示が得られるように
している。

第７図における係号ａＳは、第２図に示すフリップ７０
ツブＯ８から得られる出力信号であり、０８＝１のとき
大規俣集槓回路ｃｈｉｐ　ｌは選択されでおり、ＣＢ−
００ときには大規模集積回路ｃｈｉｐ　１は選択されな
い。信号ＲＡＳ、ＲＡＦは、外筒５からデータ転送を行
なうときにだけ発生される信号でろり、Ｃ３＝１で係号
ＲＡＳが発生すると、ランダムアクセスメモリ４のアド
レスおよびデータの選択はアドレス信号Ａ１〜Ａ７を用
いる動作に切換えられる。ＯＳ＝０または係号Ｊ’ｊＡ
Ｓか発生していないときには、ランダムアクセスメモリ
４のロー選択のための信号ヲ勇出するアドレステコーダ
１５には、カウンタＣのセルＣＯ〜Ｃ４からの信号が与
えられ、カラムセレクタ１６にはカウンタｈのセルｈ３
．ｈ４からの信号が力えられる。カウンタｃ、ｈは、ダ
・述のように表示信号を作るために用いられるカウンタ
である。カラムセレクタＩ　６　Ｋｉｊ、４１！！６数
グループ４ａおよび奇数グループ４ｂ全選択するための
グループセレクタ１７ならびにリード・ライトコントロ
ーラ１８とか接←じされる。リード・ライトコントロー
ラ１８にハ、豊込みクロックＷＲが入力される。グルー
プセレクタ１７からの係号Ｎｉ、Ｍｉ（１＝（１〜７）
（づ５、第５図および第６図に示されたフリップフロッ
プ１３．１４に与えられ、この出力ｎｉ。

ｍｌは第８図の回路において用いられる。こうして第８
図に示された回路によって、信号ＳＲＯが傷られる。も
う１つの信号ＳＲＩも全く同イ氷にして侍られる。

第９図全参照して、信号ＲＡＳは第９図［）に示され、
係号ＲＡＦは第９図（２）に示されており、これによっ
て得られるランダムアクセスメモリ４のアドレスのため
に用いられる係号は第９図１３−に示されるようにして
法定される。

表示器２における電極の構成は第１０図に示をれるとお
りでろり、セグメント電極は係号と同一のに照＄Ｉ　Ｓ
　Ｏ−８６３で示されており、バックプレートは信号と
同一の参照符ＨＯ〜Ｈ１９で示されている。

第１１図はカウンタＣの出力状態ケ示す波形図でメリ、
第１２図はカウンタｈの出力状ｆｌｋ示す波形図でるる
。これらの図面を参照して、たとえばバックプレートＨ
１Ｑを駆動するだめの信号が発生している間、セルｈＯ
−ｈ４は「Ｏ」でめり、ランダムアクセスメモリ４のカ
ラム選択のためにＡＤ６＝０．ＡＤ７＝０とされる。ｈ
ｏ＝ｈｉ＝ｈ２＝０であるので、イｈ号ＳＲＯにはｍｕ
すなわちランダムアクセスメモリの偶数グループ４ａの
０ビツト目のラインがカウンタＣのセルＣＯ〜Ｃ４から
の出力によって走をされて１亘列テータが得られる。信
号ＳＲＩについても同様である。こうしてバックプレー
）Ｈｌ　９が発生されている間に、シフトレジスタＡ、
、Ｂ［は次のバックプレートＨＤのだめの１Ｂ号の発生
期間中に導出すべき表示データがシフトされ、係号Ｈ１
９からＨＯへの切換え時にラッチされて導出される。そ
の後、カウンタｈがｊｌ）１次カウントアツプされるこ
とによって、ランダムアクセスメモリの同各を表示信号
として取出すことができる。

再び第９図を参照して、外部からランダムアクセスメモ
リ４にデータ転送全行なう場合には、信号ＲＡＳ、ＲＡ
Ｆが発生する。フリップフロップ１３．１４（第５図お
よび第６図杉照）は、クロツクが φＮ＝Ｃ！５−ＲＡＦ の動作全行な９フリツプフロツプであり、Ｃ８−０また
は信号ＲＡＦが発生してい々いとき、すなわちφＮ＝Ｈ
工Ｇ）１のときには、入力信号Ｍｉ、Ｎ１の内容をその
まま出力し、ａｓ＝ｉで信号ＲＡＦが発生したときすな
わちφＮ＝ＬＯＷのとき、データをホールドする。した
がって外部とのデータ転送時に信号ＲＡＳ、Ｒ，ＡＰが
発生し、ランダムアクセスメモリ４からの出力が別の内
容に変わってもその前の正しい表示データ全７リツプフ
ロツプ１３．１４は記憶することができる。こうして表
示イぎ号が割込み時に乱されることが防がれる。

信号ＲＡ’Ｆが信号ＲＡＳを時間的に含むように構成さ
れている理由は、ランダムアクセスメモリ４のアドレス
切候えか、信号ＲＡＳによって行なわれ、この切換え時
のランダムアクセスメモリの出力１６号の変化を７リツ
プフロツプ１３．１４に伝えないようにするためでめる
０倍号ＲＡＳ、ＲＡＦについては仮に詐述する。

（２）シフトレジスタ５Ａ、５Ｂ ランダムアクセスメモリ４のストア内容全表示信号とし
て取り出す手段としては、本来バイト単位で出力される
ランダムアクセスメモリ４からの出力全血列信号に変換
し、これをシフトレジスタ５Ａ、５Ｂに転送し、表示信
号にｌｉｔ期したクロックφＳでラッチ回路１９Ａ、１
９Ｂにおいてラッチし、セグメント１♂号ヲイ４すてい
る。第２図に示すようにシフトレジヌクＶよ、５Ａ、、
５Ｂ２つのブロックに分割妊れ、−力のシフトレジスタ
５Ａはセグメントの倫数査号、他方のシフトレジヌク５
ＢＶ」二セグメントの偶数有名−に対応して構成きれて
いる。このようにシフトレジスタ５Ａ、５Ｂ’ｉ偶数、
奇数の２つに分割したのは、大規模集積口８ｃｈｉｐｌ
の出力端＋を同様に偶数、奇数の２つに分割して出力す
るためでめる。

ｎ１■述のように第１０図は、本発明による堀示器２に
おける電極のバクーンを示す図である。本発明の考え方
によれば漢字やグラフインク表示が可負１５である。こ
の場合、セグメン）　ｌ＆が多く、入力端子５Ｏａ−８
６３ａからセグメント電極に信号を与えようとすれは、
端子ピッチの制約から第１図のように１つおきに上下に
分けて取り出すことか必要でろる。したかつて入力端子
Ｓ　Ｑ　ａ　＝　Ｓ　５３ａと出力端子ＳＯ〜８６３と
ｔ　ｉ　Ｆｉ、；　するラインを又悸なしにするために
、出力輪子ＳＯ〜８６３も偶数、合歓の２つに分割して
配置される。さらに、２つのグループに分割した他の理
由としては、太す児（呆集楊回路ｃｈｉｐ　Ｊ〜ｃｈｉ
ｐ　ｌ　６の消費電力を少なくするためである。２つの
グループに分割することによって、ランダムアクセスメ
モリ４からのデータをシフトレジスタ５Ａ、５Ｂに転送
するクロックは、３２個で済む。もし分割しなけれ（ｒ
よ、６４個の転送りロックが必要となり、一定時間内に
６４髄の転送りロックを作るためｒ（６、基部発振周波
し、を倍にしなければならす、本実加１例のように０−
Ｍ２Ｓ（札袖形金属醸化族半導体）で構成する場合には
、電力量は２倍となる。

（３）カウンタｃ、ｈ 第１１図および第１２図にカウンタｈ、ｃのタイムチャ
ートを示し、第１３図〜第１７図にカウンタｈ、Ｃとそ
の周辺の構成の詳細を示す。クロック発生回路ＩＯによ
り発生した第１１図（１）の基本クロックφ１によって
、第、１３図示のカウンタＣは、カウント動作全行ない
、Ｃ４・Ｃ３・Ｃ２・０」・ＯＯ＝１のときクロックφ
Ｓを第１１図（７）のように発生する。カウンタＣのリ
セット端子には、信号Ｈが入力されており、この信号Ｈ
によって同期がとられる。カウンタＣは３２進のカウン
タである。第１１図（２）〜第１１図（６）は、信号Ｃ
Ｏ〜Ｃ４の波形ケそれぞれ示している。クロックφＳは
、第１５図示のＡＮＤゲートによって得られる。

呆１４図示のカウンタｈは、第１２図（１）のφ日をク
ロックとするカウンタであるが、リセットはＨＲ＝Ｈ＋
ＨＯＲで与えられる。Ｈに、同期のための信号でめり、
第１２図（８）の信号ＨＯＲは、セルＮＯ〜Ｎａｌ不−
するレジスタＮからの出力によって訣められる０第１２
図＋２１−第１２図（６）は、セルｈＯ〜ｈ４からの信
号の波形をそれぞれ示し、第１２図（７）は信号Ｈ８の
波形を示す。

レジスフＮｉ１Ｓｊ１外部よりその（＋ｔｔ’を設定す
ることができ、第１６１ネ１に示すマトリラスから成る
り一ドオンリメモリは、レジスタＮの１ｐによってカウ
ンタｈのリセット稀号ｕｏＲ’！ｉｊｉ＋−生ずる回鮪
である。第１２図の成形ト１では、信号ＨＯＲは、（ｈ
４・ｈ３・ｈ２・ｌｂ　ｌ　−ｈ　Ｏ）のタイミングで
発生し、カウンタｈは２０進となっている。（ｒｉ号Ｈ
ｓ’ｔ＝出する第１７図に示されるフリップフロッグ２
１ば、クロックφＳに同期し、入力はＨ・（ＨｅωＨＯ
Ｒ）で柘成されているため、イｉ＋−ｊＨによって同ル
；かとられ、イＭ　ＳＨＯＲ毎に反転する。

以上のことから明らかなように、カウンタｈのカウント
数ハ、バックプレートＨＯ〜１（１９のデコーーテイを
θくめるものである。したがってレジスタＮは、チュー
ティ故知のためのレジスタである。

まｌこ１６号Ｈ８は、父企を圧を徊成するための１１−
号である。

（４）血タ；ｊ−並列汲侠回ｌｌＩ？Ｓ６内部のデータ
処理は、すべて皿タリに有なわれており、外部とは、直
列にデータ転送を行なうため、「列・並列変換が必要で
ある。レジスタＬは、直列／並夕１」アウトおよび並列
イン、直クリアウドの機態をもつシフトレジスタでわる
。第３８図（１）は信−ＱＣＬＯを小し、第３８図（２
）は（ｍ号ＬＯの波形全示し第３８図（３）は信号ＲＡ
、　Ｓの波形を示す。参照ネ−’ｊ−８Ｄ　Ｏはｒｒｆ
ｆｉ列データバス、ＣＬＯは直列転送りロック、ＬＣは
同期信号である。

１Ｘｉｉ子５ＤＯｉ経て外部から１角列に転送されてき
た８ビツトテータは、第１８図示のレジスタＬに一時記
１息され、内筒Ｓのランダムアクセスメモリ４のアドレ
ス、チップセレクトおよびデユーティのテークならびに
ランダムアクセスメモリ４に書き添着れるデータとして
Ｍ＋いられる。

ランダムアクセスメモリ４０内Ｗｋ外部に取り出すとき
には、ランダムアクセスメモリ４のデータ’Ｉｔすレジ
スタＬに並列に入力してからシフト機能によって外部に
直列のデータとして取り出される。以上の谷データ転送
の種類を区別するために、８ビツトの直列データの前に
２ビツト付加し、「００」、「Ｏｌ」、「ｌＯ」、「１
１」の４通りを検出して各データ転送を行なわせる。

ここで 「００」は、デユーティおよびチップセレクトデータの
１き込み、 「０１」は、ランダムアクセスメモリ４のアドレスデー
タの畳き込み、 「１０」は、ランダムアクセスメモリ４のデータの書き
込み、 「１１」は、ランダムアクセスメモリ４のデータの読み
出し、 金石なう。ここでランダムアクセスメモリ４のデータの
誓き込み、または読み出しを行なった俵、ランダムアク
セスメモリ４のアドレスのためのレジスタＡは、自動的
に＋１だけインクリメントされる。これは、連続的なラ
ンダムアクセスメモリ４とのデータ転送において１４回
のアドレス指定の繁雑さを防ぐためである。

第１９図〜第３６図には、直列・並列変換凹路６の詳細
を示す。′！！、次第３７図および第３８図に直列デー
タ転送のタイムチャートを示す。直列データ転送動作は
、第３７図（１）および第３８図ｉｌｌのｃ　Ｌ　Ｏｆ
−４本クロックとして第３７図（２）および第３８図（
２）の信号ＬＯの立上りからスタートする。

第３７図０６＋は信号ＯＬＯの波形を示し、第３７図（
２）はイ■月ＬＯの波形を示し、第３７図（３）は信号
ＳＤＯの波形を示し、第３７図（４）〜第３７図（７）
はセルＫＯ−に３からの出力波形を示し、第３７図（８
）および第３７図（９）は信号φＬＳＯおよびφＬＳＩ
の波形をそれぞれボし、第３７図（１０）および第３７
図（１りは信号ＬＳＯおよびＬＳＩの波形をそれぞれ示
し、第３７図（１２）は信号に３・Ｋ２の波形全示し、
第３７Ｊヌ１（１３）は信号ＲＡＳの波形全示し、第３
７図（１４）は信号ＲＡＦの波形全示し、第３７図０６
）は信号ＦＬの波形全示し、第３７図（Ｉｆｉｌは信号
ＳＤＤの波形を示す。

ｗＪ１９図示のカウンタには、４ビツトのバイナリカウ
ンタでるり、信号ＬＯが１−■」の間、カウント動作を
行ない、信号ＬＯが「０」になるとリセットされる。カ
ウンタには０から１４までカウントして、一連の１０列
デーメ転送が完了する。データは８ビツトであるが、前
に２ビツトを伺加し、データの４１１１Ｎｔｈ区別する
。第２０図の信号φＬＳＯおよび第２１図示のφＬＳＩ
は、このコントロール２ビツトの内容全受けとるクロッ
クであり、第２２図および第２３図のフリップフロップ
２２゜２３は、コントロール２ビツト（第３７図（３）
におけるピッ）ＰＡ、ＦＢの内在）全直列データ転送区
間でスタティックに記１怠する。第３１図の構成によっ
て得られるφＬは、レジスタＬのクロックであり、カウ
ントＫが２．３，４，５，６，７゜８．９および１２の
ときに出るクロックであり、前の８１舗１のクロックは
、レジスタＬがシフト動作を行ない、最後のクロックは
、内蔵しているランダムアクセスメモリ４のビＪ　’ｄ
　ｋ取り込むクロックで必る。この区別は、レジスタＬ
の入力グーＩｆコントロールするに３−に２信号によっ
てなされる。

第２４図示の１シ号ＲＡＳは、カウンタＫが１０゜１１
．１２のＵ　、第２５図示のＲＡ　Ｆは、９，１０．１
．１，１２．１３の聞出される信号でろり、信号ＲＡＳ
はチップセレクト、デユーティの曹き込みおよびアドレ
スの省き込みのためのクロックとして用いられ、さらに
ランダムアクセスメモリ４へのデータの畳き込み、読み
出し時のアドレス切換としても用いられる。信号ＲＡＦ
は、第（１）項で述べたとおりでろる。第２９図の信号
ＳＤＯは、双方向のデータ緑であり、通常は入力である
が、第３０図のフリップフロップ２７が「ｌ」のとき出
力となる。信号ＳＤＤは、第３８図のタイムチャートに
示すように、ランダムアクセスメモリ４のデータの外部
に耽与出すときにのみ、セットするフリップフロップ２
７からの出力でありコントロール２ビツトが与えられて
から、ランダムアクセスメモリ４のテークの直列信号全
外部に送信するために転送終了までセットする信号であ
る。

チップセレクト１．デユーケイの誉き込み第３８図のタ
イムチャートを参照して第３８図（４）は１１号ＳＤＯ
の波形全示し、第３８図（５）は信号ＬＳＯＯ阪形を示
し、第３８図（７）　Ｓ　Ｄ　Ｄの波形を示し、第３８
図（８）信号φａＳの波形を示す。コントロール２ビツ
ト「００」全速ると、ＬＳＯ＝Ｏ。

Ｌ　Ｓ　Ｉ　−０となり、第２７図の構成によってクロ
ックφａＳが発生する。クロック−〇Ｂの立上り時には
、レジスタＬには、コントロールビットに続くシリアル
テーク８ビツトのシフトが完了しており、８ビツトの中
で上位４ビツトし４〜Ｌ７の内在は、第３２図に具体的
な構成が示されている。

レジヌタＮＫ薔き込まれる。また第２８図の信号ｃｓｉ
導出するフリップフロップ２８の入力条件に示すように
外部チップセレクト端子ＣＢＯ〜Ｃ８３に与えられたコ
ードと、シリアルデータ８ビツトの１位４ピッ）ＬＯ〜
Ｌ３の内在が一致しておれば、フリップフロップ２８は
セットされ、不一致であればリセ°ッ卜する。つまり、
多数個接続された大規模集積回路ｃｈｉｐ　ｌにチップ
セレクトデータ會転込した場合、このコードに一致する
ように選択きれたｃｈｉｐ　ｌのフリップフロップａＳ
全セットし、このコードに一致しない他のｃｈｉｐ２〜
１６のフリップフロッグ２８はすべてリセットされる。

ここでＬ４＝Ｌ５＝Ｌ６＝Ｌ７＝１の場合は、第２７図
のように、信号φＣ３ｉｌ−ｊ：宗止される。これはこ
のコードのときたけ、チップセレクトおよびデユーティ
の設駕ヲ禁止し、オートクリアの解除全行なわせるため
でるる。以下に示すアドレスの費き込み、ランダムアク
セスメモリ４へのテーク転送は、フリップフロップ２８
がセットしているときにのみ、有効である。

アドレス切換クの暑き込み 第３８図（９）は信号ＳＤＯの波形を示し、第３８図（
１０）　（バ号ＬＳＯの波形を示し、第３８図（１１）
は信号ＬＳＩの波形を示し、第３８図（１２）は信号Ｓ
ＤＤの波形全示し、第３８図（１３）は信号φＡの波形
を示す。

コントロール２ビツト「Ｏｌ」が与えられると、ＬＳＯ
＝０．ＬＳｌ＝１となり、第３３凶の構成によってクロ
ックφＡが発生する。信号φＡの立上り時には、コント
ロールビットにＭｉ　＜　、シリアルテーク８ビツトは
、レジスタＬにシフト完了しており、第３８図（１０ｉ
に示すようにＬ　Ｓ　Ｏ＝０であるから、第３５図ボの
アドレスフリツプフロツプＡＵ−Ａ７の入力は、セルＬ
Ｏ〜Ｌ７となり、アドレスデータの書き込みが行なわれ
る。

ランダムアクセスメモリ４へのデータの１き込み 第３８図（１４）は信号ＢＤＯの波形を示し、果３８１
ン＜ｉ（＋５）信号Ｌ　Ｓ　ｆ）の波形を示し、第３８
図（１６）は信号ＬＳＩの波形を示し、第３８図０７）
信号ＳＤＤの波形を示し、第３８図（Ｉ８）は信号ＷＲ
の波形を示し、第３８図（Ｉ９）は信号−Ａの波形を示
す。コントロール２ビツト「ｌＯ」が与えられると、Ｌ
ＳＯ＝ｌ。

Ｔ、　ｆＥ　１　＝　０となり、ランダムアクセスメモ
リ４に対する書き込みクロックＷＲが第３４図のように
発生する。信−ＱＷＲは、信号ＲＡＳの間に発生するク
ロックであり、信−ｑＲＡｓが出ている間には、コント
ロールビットに続くシリアルデータ８ビツトは、レジス
タＬにシフト完了しており、第２図に示すように信号Ｌ
Ｏ〜Ｌ７はζランダムアクセスメモリ４の入力として与
えられ、クロックＷＲによってランダムアクセスメモリ
４に書き込まれる。このときアドレスは、信号ＲＡＳに
よってアドレスデコーダ１５、カラムセレクタ１６には
、第３５図および第３６図に示される構成によって信号
ＡＯ−Ａ７が与えられており、信号ＡＯ−Ａ７で示され
るアドレスにデータか書き込まれる。

ここでカウンタにが１３の位捕−でクロックφＡが発生
する。Ｔ、　Ｓ　Ｏ＝　１であるから、この信号φＡに
よってレジスタＡは＋１インクリメントされる。

これは内部のランダムアクセスメモリ４に対して連続し
てデータ全１き込む場合、毎回アドレス指定しなくても
、テークを１−き込むだけで、アドレスは、＋１インク
リメントされ、毎回のアドレス指定が々く、早くデータ
転送を行なうことができる。

ランダムアクセスメモリ４からのデータの読み出し 第３８図しく］）は信号ＳＤＱの波形を示し、第３８し
］←Ｖは信号Ｌ８０の波形を示し、第３８図（イ）は信
ちＬ１９１の波形全示し、第３８図（転）は信号８ＤＤ
の波形全示し、第３８図（ハ）は信号−Ａの波形を示す
。コントロール２ピツト［１ｔＪ２送ると、ＬＳＯ−１
、ＬＳｌ＝０となり、シリアルデータの次のピットから
信号ＳＤＤ’ｉ導出するフリップフロップ２７がセット
され、第２９図に示すように端子Ｓ　Ｄ　Ｏには、レジ
スタＬの墓下位ビットＬＯが与えられ、クロック１ｌｌ
ＬによってレジスタＬの内科がシフトされ、直列データ
吉して端子ＳＤＯより外部に与えられる。ここでレジス
タＬ　Ｋ　Ｐｊ：　。

レジスＪＡに示されるランダムアクセスメモリ４のデー
タか記憶されている。これは、次の理由による。このラ
ンダムアクセスメモリ４がらデータの胱与出しを行なう
前には、必ず第３８図に示す４つの動作が行なわれてい
る。そして、この４つの動作に共通していることは、第
３８図におけるクロックφＬおよび信号ＲＡＳが常に与
えられていることでるる。

クロックφＬの最板に与えられるクロックの立上り時に
はランダムアクセスメモリ４に対しては信号ＲＡＳが出
ているため、アドレス信号ＡＯ〜７１７か与えられ、ラ
ンダムアクセスメモリ４の出力ＯＯ〜０７としてＡＯ〜
Ａ７で示されるランダムアクセスメモリ４の内科が出力
されている。一方、ｉｌＢ図に示されるようにレジスタ
Ｌの入力には、信号００〜０７が与えられており、信号
φＬの最後のクロックの立上りによってレジスタＬには
、信号ＡＯ−Ａ７で示されるランダムアクセスメモリ４
の内容が慴乙み込捷れる。したがって、ランダムアクセ
スメモリ４からのデータの読み出しケスタートしたとき
は、レジスタＬＫは、猟にランダムアクセスメモリ４の
内科が記憶されており、これをシフトして外部に取り出
すことによってランダムアクセスメモリ４のデータの内
科を読み出すことができる。こうしてランダムアクセス
メモリ４からデータの内Ｗｔ読み出すことができる０ ランダムアクセスメモリ４からのテークの読み出しの最
後で、クロックφＡが発生するのは、ランタムアクセス
メモリ４へのデータの曹き込みと全く同じ理由による。

１ｉ＋チップセレクト制御回路７ 大規模集極回路ｃｈｉｐ　ｌのセグメント信号は、ＳＯ
〜８６３の６４　イ１／ｉｔであり、通常は、この大規
模集権回路ｃｈｉｐ　Ｊ〜ｃｈｉｐ　］、　６全松叡１
１＾１使用する。この場合、＋ｉｐ個の中からどれか１
つの大規模果槓回１ｌＩ２ｉを選択するため、チップセ
レクト端子ＯＳ　Ｏ〜０８３ｉ設けている。４本のチッ
プセレクト端子０８Ｏ−０８３によって最高１６個の大
規模集権回路ｃｈｉｐ　］〜ｃｈｉｐ　ｌ　６を接続で
きる。

ここで本発明の特徴として、チップセレクトイに号とし
て外部から信号ラインを接続する必要がなく、Ｇ、　Ｎ
　ＤかＶｃｃの′山、源レベルに接松するたけでよいこ
とがあけられる。

第３９図は、１６個の大規模集権回路ｃ　ｈ、　ｉ　ｐ
　１〜ｃｈ、ｉｐ　ｌ　６を接ｉ＝）した場合を示して
いるが、この場合でも信号ラインとしては、ＳＤＯ，Ｏ
ＬＯ。

φ、Ｈたけでよい。電源ラインとしてＶＡ、ＶＢ。

Ｖｃ　ｃ、ＧＮＤ、ＶＤＩ　ＳＰが必要である。合計１
０本のラインで大規模集槓回１＠ｃｈｉｐｌ〜ｃｈｉｐ
１６を継筒１６１回まで接続可能であり、これは実装密
度の面から太変有ハＪでめる。

第２８ド１に２罫すように、フリツフ゛フロツフ′Ｃ８
があり、このフリップフロップａＳがセットしていると
、この大規模集積回路ｃｈｉｐ　ｌはセレクト状態にあ
り、フリップフロップｃｓがリセットしていると、非セ
レクト状態に々る。チップセレクト端子タば、外部より
直列信号としてレジスタＬ（７）　（＝　ルＬ　Ｕ〜Ｌ
３に与えられるが、このときのセ／ｌ／　Ｌ　Ｏ〜Ｌ３
の内径とチップセレク）　＆Ａｉ　＋　ＯＳ　Ｏ〜０８
３の内径が一致しておればフリップフロッグａＳはセッ
トし、不一致であれは、フリップフロップＣ８はリセッ
トされる。ランダムアクセスメモリ４のアドレスデータ
、ランダムアクセスメモリ４へのデータの雀き込みおよ
び顔１．み出し信号を込ったとき、これを受けつけるの
はフリップフロップＣ８かセットしている大観（莫未檀
回路ｃ　’ｈ　ｉ　ｐｌのみであり、フリップフロッグ
Ｏ８かりセットしている大規模集権回路ｃｈｉｐ　２〜
ｃｈｉｐ　］、　６は受けつけない。フリップフロップ
ａＳには、第２６図および第２７図の構成によって得ら
れるクロックφＣＢが馬えられる。

フリップフロップＯ８のセット、リセット条件の評述は
、開運したとおりである。

上述のｈ発明および後述の説明において、便宜のために
、フリップフロップとそのフリップフロップから奔出さ
れる１６号と全同一の参照符で示すことかめる。

（（ｉ）オートクリア 本発明では、バックプレート、セフメン）（Ｍ号および
チューティは、外Ｂ’ｌ）よりソフトウェアによってコ
ントロールすることを１つの４８　Ｔｅｌとしているが
、ソフトウェア処理の場合、電源投入後、正ｎなイ５号
全発生するまでには時間がかかりその間、表示器２Ｑま
正常な表示ができず、曲品としてのイメージ全者しくそ
こなうことが考えられる。そこで本発明では、′電源投
入後、すぐに内部の紀４０図に示されるフリップフロッ
プＡＬＯ（５セツトし、フリップフロッグＡＬＯがセッ
トしている間はシフトレジスタ５Ａ、５Ｂへのデータを
常に零にし表示器２に対しては体止即１作状態を保つよ
うにしている。

第４０図において、参照符Ｐ、ＮはＰチャネルおよびＮ
チャネルをそれぞれ示す。

フリップフロップＡＬ　Ｏｉミリセットるのは、外部か
らの信号で行ない、実施例ではデユーティの設定で１１
−１１１　Ｊに対するコードを送ったときチューティは
設定せず、フリップフロッグＡｃＬのリセットを行なう
。したがって電源投入後、ソフトウェアにてバックプレ
ートおよびセグメンｌ−全初ルｊの価に設定し、またデ
ユーティも設定してから上述のフリップフロップＡＯＬ
ｉリセットすれは表示器２は休止動作状態から正常な表
示シｔｈ作へ移行することができる。

フリップフロッグＡＯＬにおいて、ｖｃｃが第４１図ｉ
ｌ＋のように与えられたとき、ＡＡ点はコンデンサ３０
と抵抗３Ｊの働きによって第４１図（２）に示す波形と
なり、フリップフロップＡＯＬが第４１　＋乞１　ｔ３
１のように１１」にセットされる。この状態は、リセッ
ト入力がくる゛まで保持される。第９図に関連して述べ
たようｖ（、フリップフロップＡＣ！　Ｌ　ＩＪｌ、′
シフトレジスタ５Ａ、５Ｂへの入力ＳＲφ＋　ＳＲ１’
ｋｇ貼する信号でろり、フリップフロりＡ　ＯＬか「ｌ
」に保たれている間はシフトレジスタ５Ａ、５Ｂには「
０」データが与えられるので表示は休止状７ａ　ｋ保つ
。フリップフロップＡＣＴＪ　ｑ　ｊ’＋１　＋１ｉす
るのは、第３８図においてチップセレクトおよびデユー
ティの省き込みにおいてデユーティに対応するコードを
「１１１１」に選択すると第４０図におけるリセット信
号Ｒθθｅｔが発生し、フリップフロップＡＯＬ’ｔｍ
除する○（７）ドライバ９Ａ、９Ｂ 第４２図および第４３図にドライバ９Ａ、９Ｂの詐Ｍ＋
＋　ｆ：　ｙｒ’−す。シフトレジスタ５Ａ、５Ｂの入
力には、イぎ号Ｈ８および信号ＳＲＯならひに信号Ｈ８
および信号ＳＲＩのＥＸＯＬＵＳＩＶＦｉ　ＯＲか与え
られている。これは信号Ｈ８の周期に合せて反転信号を
作るためである。クロックφ１．φＳは、第１１図およ
び第１２図のタイムチャートに示すクロックφ１．φＳ
と同一でろる。直列データに裳挨された信号ＳＲＯ，Ｓ
ＲＩは、クロックφｌによってシフトレジスタ５Ａ、５
Ｂにシフトされ、クロックφＳによって次段のフリップ
７０ツブにラッチされる。

第４２図および第４３図における信号ＳＧＯ〜５Ｇ６３
は、クロックφＳに同期してラッチされたセグメント信
号である。＋、１．＋２は、液晶ドライバセルであって
、第４５図および第４６図にその構成をそれぞれ示す。

ここで第４６図は表示器２のセグメントドライバである
が、第４５図はセグメント／バックプレート両用のドラ
イバであり、大規模集積回路ｃｈｉｐ　ｌのマスクを変
更するだけでセグメントにもバックプレートにもなるド
ライバセルである。参照符３２で示されるセルおよびそ
れと同様なセルは、防振えスイッチの１動きをする。

本芙施例では、出力端子ＳＯ〜８１９には、ドライバセ
ル≠１が接続され、出力端子ＳＯ〜ｓｉ９はバラツクプ
レートとしてもまたセグメントとしても出力できる。第
４７図は、第４４図に示された参照Ｆｉ＋３ドライバの
電源全構成するものであり、第５０図にＶＡ、ＶＢ、Ｖ
Ｍの接続ヲ、第５１図に表示のタイムチャートを示す。

また第４８図訃よひ第４９図に一＃−１タイプのドライ
バセルでセグメントまたはバックプレートに選択した場
合の＋ｊ＜絖全壓す。これらの図面において、（ＳＧｉ
ｉ、Ｈｅをレベル変換した信号を示す。第５１図では、
バックプレート信号は第５１図（１）に、セグメント信
号は第５１図（２）に示され、第５１１″Ａ（３）はレ
ベルＶＡ、ＶＢ、ＶＭを示し、信号（Ｈ８）は第５１図
＋４＋に、信号（ＳＧＯ）は第５１図（ｂ）にそれぞれ
示される。

ここで本発明の％徴は、バックプレート信号およびセグ
メント信号を区別するのは最終のドライバ部で出力全バ
ックプレートタイプかセグメントタイプのどちらかに選
択することだけで決定され、ランダムアクセスメモリ４
のデータとしてはバックプレートもセグメントも同一に
取り扱えることである。

第５２図に信号ＳＯ〜Ｓ　１．９をバックプレートに与
えるようにした場合のランダムアクセスメモリ４のデー
タ配ｔｋ示す。この場合、レジスタＮにはデユーティが
ｌ／２０　となるようにデータがセットされ、カウンタ
ｈは第１１図および第１２図に示すようにカウントする
。バックプレートＨ１９のタイミングでＡ　７　Ａ　６
＝ＯＯのランダムアクセスメモリ４の０ビツト目のライ
ンがシフトレジスタ５Ａ、５Ｂに転送され、ラッチクロ
ンクφＳによって次のバックプレートＨＯのタイミング
ではフリップフロップから信号ＳＧＯ〜５Ｇ６３が出力
される。信号ＳＧＯに対応するドライバはいま第４９図
に示す構成となっている。壕だシフトレジスタ５Ａ、５
Ｂへの入力ば、ＳＲＯ■ＨＪＳＲＩ■Ｈｅで構成されて
いるので、信号ＳＧＯの出力波形は第５１図（５）に示
す波形と々す、第５１図＋１）に示すようなバックプレ
ート波形となる。

信号５Ｇ２０〜５Ｇ６３ｉＪ：、セグメントとして第４
６図に示すドライバであるので、その内容に応じてたと
えば第５１図（５）に示すような波形となる。ここでレ
ジスタＮの設定を変えれは、表示器２に対応するチュー
ティは任意に変えることができる。またバックプレート
へ信号が出る順序も、ランダムアクセスメモリチーク４
全変えることにより、任意に質えることができる。

＋８１クロック発生回路ＩＯ 大規模集積回路ｃｈｉｐ　ｌ　−ｃｈｉｐ　ｌ　６は、
各々が単独でも表示機能を持たせるためにクロック発生
回路ｌＯを内蔵している。仲数個の大規模集積回路ｃｈ
、１．ｐｌ〜ｃｈｉｐ　１６全接続する場合には、その
中の１つがクロック発生回路１０によってクロックを発
振させ、残余の大規模集積回路ｃｈｉｐ２〜ｃｈｉｐ　
１．６は基本クロックと同期信号を受取ることによって
全体の同期を行なっている。第２図に示すφが基本クロ
ックであり、Ｈが同期信号である。基本クロックφと同
期化４Ｈを発生するか受取るかは大規模集槓回１１ｃｈ
ｉｐｌ〜ｃｈｉｐ　１６のマスクによって変更すること
ができる。

カウンタｈ、ｃおよびＨ８は、電源投入後非同期でるる
か、最初の同期信号Ｈ，によって同期される０同ル」信
号Ｈは、表示器２の１フレーム毎に発生する信号であり
、■フレーム毎にｒｍＪ期がとられる。同期信号Ｈによ
ってカウンタｈ、ｃおよびＨ８〃ロノセットされて同期
化されることは、第１３図〜第１７図に関連して説明し
たが、信号Ｈに第５３図に示す回路によって発生する信
号であって、繰返し信号の中で最も周期の長い信号であ
り、パルス１陥はクロックφ１の一周ル１と同じである
。

第５３図に示すように、同期信号Ｈは外部へ供給する場
合と、外部から供給される場合の２通りがあり、これは
マスクによって切換えることができる。

一方、内部で使用されるクロックとして、第１１図で示
したクロックφｌ′ｆ！ｃ用い、第５３図では示してい
ないが本実施例では２相クロシクφｌ。

φ２を発生させて内部回路を構成している。第２図に示
すφは、２相クロックφ１．φ２を構成する基本クロッ
クで必り、このクロックφｌ、φ２は各大規模集積回路
ｃｈｉｐ　１　”□　ｃｈｉｐ　ｌ　６１Ｗｊで非同期
であるが、上述の同期＠号Ｈによって２相クロックφ１
．φ２も同期させている。

第５４！￥１は、本実施例による２相クロツクの発生回
路を示している。＠号ＨＴは、第５４図（４）のように
して、信号Ｈにより作られる信号であり、クロックφｌ
、φ２を同期化するものでろる。第５６図にタイムチャ
ートダボし、信号Ｈによって信号Ｈに対するクロックφ
ｌ、φ２の位相を変えられたことを示している。第５６
図（１）はクロック−の波形ダボし、第５６図（２）〜
第５６図（４）は編５４図ｉｌｌ　〜第５４図（３）で
用いられる信号ａ、ｂ、ｃの成形をそれぞれ示し、第５
６図（５）はクロックφｌを示し、第５６図（６）はク
ロックφ２を示し、第５６図（７）は同期信号Ｈを示し
、第５６［囚（８）は信号ＨＴｉ示す。第５５図（１）
で示された回路の具体的な構成は第５５図（２）に示さ
れている。

以上のように本発明によれば、表示器の入力端子と駆動
回路素子の出力端子とを信号の導出される順序で１つお
きに選んで２つのグループに分け、各グループ毎にまと
めて配置したので、配、國される信号ライン＊ｙ走しな
くてもよくなり、したがって配給基板などにおけるスル
ーホールを無くし、配線の簡素化が可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示器２と大規模集積回路
ｃｈｉｐ　ｌとを示す余）親図、第２図は本発明に従う
大規模集積回路ｃｈ、ｉｐｌの構成を示すブロック図、
第３図はランダムアクセスメモリ４のストア領域を示す
図、第４図〜第８図はランダムアクセスメモリ４とそれ
に関連するブロック図、第９図は表示器２による表示動
作を説明するための波形図、第１０図は表示器２のパタ
ーンを示す図、第１１図および第１２図はカウンタｃ、
ｈの動作をそれぞれ駅間するための波形図、第１３図〜
第１７図はカウンタｃ、ｈとそれらに関連する構成を示
すブロック図、第１８図〜第３６図は面外・並列変換回
路６とそれに関連する構成を示すブロック図、第３７図
および第３８図は面列゛・並タリデータ転送の動作を説
、明するための波形図、第３９図は大規模集積回路ｃｈ
ｉｐ　１〜ｃｈｉｐ　１６の接続状態を示すブロック図
、第４０図はフリップフロップＡＯＬの構成ダボすブロ
ック図、第４１図は第４０図に示されたフリップフロッ
プＡＯＬの動作を説明するだめの波形図、第４２図〜第
４９１Ｊ　Ｉｒｊ、ドライバ９Ａ、９Ｂの構成を示すブ
ロック図、第５０図は大規模集積回路ｃｈｉｐ　１と電
源との接に′＃、態を示すブロック図、第５１図は表示
器２の表示のために用いられる信号の波形図、第５２図
はバックプレートＳＯ〜Ｓ　ｌ　９？ｚ用いた場合にお
けるランダムアクセスメモリ４のストア領域を示す図、
第５３図は同期化分Ｈを発生するための構成を示すブロ
ック図、第５４図および第５５図はクロックφ１．φ２
を発生するための構成を示すブロック図、第５６図は大
規模集積回路ｃｈｉｐｌの同期動作全貌す」するための
波形図である。 ２・・・六示器、４・・・ランダムアクセスメモリ、５
Ａ、５Ｂ・・・シフトレジスタ、６・・・直列・並列変
換回路、７・・・チップセレクト制御回路、８・・・オ
ートクリア１踊、１０・・・クロック発生回路、ｌｌ・
・・アドレスコントローラ、１２・・・データセレクタ
、１９Ａ、１９Ｂ・・・ラッチ回路、ｃｂ、ｉｐ　ｌ〜
ｃｈｉｐ　１６・・・大規模集槓回すろ、Ａ・・・レジ
スタ、Ｃ１ｈ・・・カウンタ、Ｃ８・・・フリップフロ
ップ、ＳＯ〜８６３・・・出力端子、５Ｏａ−８６３ａ
・・・入力端子第１図 ９さ　　　ｏ　　　　　　　　　、−。 こ 第 １４ ５図 ７）４ 第８図 第９図 第１０ｖ４ 第２４図 第２５図 第２６図 第２７図 第３０図 第３２図 第３４図 特開昭５８−　５２６８５（１Ｂ） 七１）−ＡＩＮＣｌ 第３５図 第３５図 くΣの 〉〉〉 一ノ　　　　　　　　　　　　　〜ノ　　　　　　　　
　　　　（）ぐ　　　　　　　　　　　　Ｕ） Σ 〉 ５５１−

Claims (1)

1. 【特許請求の範囲】 複数のセグメントを有し、順次的に駆動されるべきセグ
   メント電極を■つυきに選んで２つのグループに分け、
   各グループ毎のセグメント電極に個別的に接続された入
   力端子を各グループ毎に１とめて配置して成る表示器と
   、 セグメント電極に個別的に対応して信号を導出するため
   の出力端子を有し、順次的に駆動されるべきセグメント
   電極に対応した出力端子に１つおきに選んで２つのグル
   ープに分け、各グループ毎のセグメント電極に個別的に
   対応する出力端子を各グループ毎にまとめて配置して成
   る駆動回路素子と全含み、 各出力端子から表示のための信号全順次的に導出するこ
   とを特徴とする表示装置。