JPS5850779A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5850779A JPS5850779A JP14902981A JP14902981A JPS5850779A JP S5850779 A JPS5850779 A JP S5850779A JP 14902981 A JP14902981 A JP 14902981A JP 14902981 A JP14902981 A JP 14902981A JP S5850779 A JPS5850779 A JP S5850779A
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- film
- gate
- memory device
- semiconductor memory
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、二層多結晶シリコンゲートによるフローティ
ングゲートタイプの不輝発性半導体記憶装置に関し、そ
の性能および製造工程の改善向上に関する◎ 従来の仁の動作方式による半導体記憶装置は、第１図に
示すが如く構成される。
ングゲートタイプの不輝発性半導体記憶装置に関し、そ
の性能および製造工程の改善向上に関する◎ 従来の仁の動作方式による半導体記憶装置は、第１図に
示すが如く構成される。
１：Ｐ型基板、２：Ｎ型拡散層、５＝素子分離酸化膜、
６：コントロールゲートである多結晶シリコン、８：フ
ローティングゲートである多結晶シリコン、９：ゲート
絶縁膜、７：層内絶縁膜９等から構成される０従来、ゲ
ート絶縁膜は基板１の酸化膜を、また層間絶縁膜は、多
結晶シリコン８の酸化膜が使用された。またこの方式の
不揮発性メモリーの性能としては、 ｔ ７０−ティングゲートへの電荷の注入効率が高い
こと。
６：コントロールゲートである多結晶シリコン、８：フ
ローティングゲートである多結晶シリコン、９：ゲート
絶縁膜、７：層内絶縁膜９等から構成される０従来、ゲ
ート絶縁膜は基板１の酸化膜を、また層間絶縁膜は、多
結晶シリコン８の酸化膜が使用された。またこの方式の
不揮発性メモリーの性能としては、 ｔ ７０−ティングゲートへの電荷の注入効率が高い
こと。
２、注入前初期間値電圧が低いこと。
五 層間膜耐圧が高いこと。
などが要求される。
以上の３点の性能は、集積回路とした場合の特徴として
、情報書き込みに必要となる電源電圧や電流が低くでき
ること、記憶情報を読み出す速度が速くできること、ま
た記憶情報の保持の時間的特性が向上するとに結びつく
。
、情報書き込みに必要となる電源電圧や電流が低くでき
ること、記憶情報を読み出す速度が速くできること、ま
た記憶情報の保持の時間的特性が向上するとに結びつく
。
第２． ３．４図に層間絶縁膜厚に対する。注入効率、
＠値電圧、眉間耐圧をそれぞれ示す。この図かられかる
ように、層間耐圧を高くするととと、その他の特性は、
膜厚に対し相反する傾向をもつ。
＠値電圧、眉間耐圧をそれぞれ示す。この図かられかる
ように、層間耐圧を高くするととと、その他の特性は、
膜厚に対し相反する傾向をもつ。
つまシ注入効率を高くすること、及び注入前閾値電圧を
低くするには、第１図７の層間絶縁膜を薄くすればよい
が、薄くすると、第４図に示すように眉間耐圧が低下し
、８の浮遊ゲート中に蓄積された電荷が、短時間で消失
するようになる。
低くするには、第１図７の層間絶縁膜を薄くすればよい
が、薄くすると、第４図に示すように眉間耐圧が低下し
、８の浮遊ゲート中に蓄積された電荷が、短時間で消失
するようになる。
したがって従来、実際の製造では、注入電圧を高くして
使用するという前提めもとに１注入効率を下げる状況で
膜厚が最適化されてきた。
使用するという前提めもとに１注入効率を下げる状況で
膜厚が最適化されてきた。
しかし、注入効率を高くすれば、書込み時間の短縮、電
圧の低圧化、検査時間の短縮等の多くの利点がある。本
発明は、かかるような従来の欠点を除去し、従来のもの
に較べ、注入前閾値電圧を低くシ、層間電圧を向上し、
注入効力をも大幅に増大させるべく考案されたものであ
る。
圧の低圧化、検査時間の短縮等の多くの利点がある。本
発明は、かかるような従来の欠点を除去し、従来のもの
に較べ、注入前閾値電圧を低くシ、層間電圧を向上し、
注入効力をも大幅に増大させるべく考案されたものであ
る。
本発明は、第１図の７の層間絶縁膜を、多結晶シリコン
膜８の熱窒化によシ形成するものである。
膜８の熱窒化によシ形成するものである。
従来から広く知られているように窒化シリコン、膜は、
酸化シリコン膜に較べ、耐圧が高くまた誘電率が高いと
いう性質をもつ。本発明は窒化シリコン膜のこの性質に
着目し考案されたものであ）、酸化シリコン膜と同一膜
厚で形成した場合、ｔ 層間耐′圧が向上する。
酸化シリコン膜に較べ、耐圧が高くまた誘電率が高いと
いう性質をもつ。本発明は窒化シリコン膜のこの性質に
着目し考案されたものであ）、酸化シリコン膜と同一膜
厚で形成した場合、ｔ 層間耐′圧が向上する。
２、注入前閾値電圧が、窒化シリコン膜の誘電率が高い
ことから低下する。
ことから低下する。
五 注入効率が、第１図のゲート６及びＢの容量結合が
増すことから高くなる。
増すことから高くなる。
という大きな利点をもつ。
このことを詳しく説明する。１の層間耐圧が向上する点
は、シリコン原子に対する酸素と窒素の結合力の差によ
ることおよび膜のち密さの違いによって生ずる０とのた
め膜を通して流れる微少リーク電流が小さくまり、また
プレーダウン耐圧も高く々るものである０また２の注入
前閾値電圧については、第１図の７の層間絶縁膜が、酸
化シリコン膜の場合と、窒化シリコン膜との場合を比較
して考えれば容易に理解できる０つまシ、窒化シリコン
膜の場合には、その誘電率が高いことがら菌１図のゲー
ト６と８で構成される容量が太きくなり、６に同一電位
が与えられたとするとそれによって誘起されるゲート８
の電位は、７が酸化シリコン膜の場合よシ高くなるため
、トランジスターの反転電位が、６のゲート電位に対し
て見かけ１低下するためである。またこのことは６の同
一電位に対する８の電位が高くなることから、電子の注
入に対する、基板から見てゲート８の方向への運動エネ
ルギーを増すことができ、３の注入効率が高くなること
が説明できる。また、耐圧が従来と同程度となる膜厚に
設定した場合（膜厚を薄くする）初期閾値が低下し、注
入効率がさらに高くなるという利点も生ずる。
は、シリコン原子に対する酸素と窒素の結合力の差によ
ることおよび膜のち密さの違いによって生ずる０とのた
め膜を通して流れる微少リーク電流が小さくまり、また
プレーダウン耐圧も高く々るものである０また２の注入
前閾値電圧については、第１図の７の層間絶縁膜が、酸
化シリコン膜の場合と、窒化シリコン膜との場合を比較
して考えれば容易に理解できる０つまシ、窒化シリコン
膜の場合には、その誘電率が高いことがら菌１図のゲー
ト６と８で構成される容量が太きくなり、６に同一電位
が与えられたとするとそれによって誘起されるゲート８
の電位は、７が酸化シリコン膜の場合よシ高くなるため
、トランジスターの反転電位が、６のゲート電位に対し
て見かけ１低下するためである。またこのことは６の同
一電位に対する８の電位が高くなることから、電子の注
入に対する、基板から見てゲート８の方向への運動エネ
ルギーを増すことができ、３の注入効率が高くなること
が説明できる。また、耐圧が従来と同程度となる膜厚に
設定した場合（膜厚を薄くする）初期閾値が低下し、注
入効率がさらに高くなるという利点も生ずる。
窒化方法としては種々のものが知られておシ、例えば、
窒素ガス中やアンセニアガス中で高温処理するとか、窒
素ガスタアンモニアガスをグッズマ中でイオン化し、高
温で多結晶シリコンと反応させる方法などかあシ、本発
明には、いずれの方法も使用することができる。
窒素ガス中やアンセニアガス中で高温処理するとか、窒
素ガスタアンモニアガスをグッズマ中でイオン化し、高
温で多結晶シリコンと反応させる方法などかあシ、本発
明には、いずれの方法も使用することができる。
またフローティングゲート下のゲート酸化膜９を基板１
の熱窒化膜で形成することも可能である。
の熱窒化膜で形成することも可能である。
この場合にも、耐圧の向上、初期量値電圧の低下が望め
、上述の効果と相俟って大１！表利益をもたらす。以上
本発明は、フローティングゲートタイプの不揮発性メモ
リーの性能を大幅に改善するように考案された製造方法
および、それによるメモリー素子を提供するものである
。
、上述の効果と相俟って大１！表利益をもたらす。以上
本発明は、フローティングゲートタイプの不揮発性メモ
リーの性能を大幅に改善するように考案された製造方法
および、それによるメモリー素子を提供するものである
。
第１図−不揮゛発性記憶素子の断面図
第２図一層間絶縁膜厚と注入効率
第３図一層間絶縁膜厚と閾値電圧
第４図一層間絶縁膜厚と眉間耐圧
以 上
出願人株式会社 諏 訪 精 工 舎
代理人 弁理士 最 上 務第４図
、４７Ｊｊ色Ｊ１乙ル勇し揮ｒ（ｊ）
手続補正書（方式）
１、事件の表示
昭和５６年 特許願第１４９０２を号２、発明の名称
半導体記憶装置
３、補正をする者
事件との関係
出願人
５、 補正命令の日付
昭和５７年１ 月２６日
手続補正書
１．６頁下から６行から４行
「第２図一層間絶縁膜厚と注入効率
第５図一層間絶縁膜厚と閾値電圧
第４図一層間絶縁膜厚と層間耐圧」とあるを［第２図一
層間絶縁膜圧と注入効率を示す図第３図一層間絶縁膜厚
と閾値電圧を示す図第４崗一層間絶縁膜厚と層間耐圧を
示す図］に補正する。 以 上 、５□″こへ 代理人 最 上 気、７ ：、、、、ｉ４・。
層間絶縁膜圧と注入効率を示す図第３図一層間絶縁膜厚
と閾値電圧を示す図第４崗一層間絶縁膜厚と層間耐圧を
示す図］に補正する。 以 上 、５□″こへ 代理人 最 上 気、７ ：、、、、ｉ４・。
Claims (2)
- （１）二層多結晶シリコンゲートからなるフロティング
ゲート構造の不揮発性イ導体記憶装置に於いて、二層多
結晶シリコン間の層間絶縁膜を一層目の多結晶シリコン
の直接熱窒化法によシ形成された窒化膜により構成され
たことを特徴とする半導体記憶装置。 - （２）基板と一層目の多結晶シリコン膜との間のゲート
絶縁膜に１該基板を直接熱窒化した窒化膜によシ形成さ
れたことを特徴とする特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14902981A JPS5850779A (ja) | 1981-09-21 | 1981-09-21 | 半導体記憶装置 |
| GB8135384A GB2092824B (en) | 1980-12-12 | 1981-11-24 | A non-volatile semiconductor memory device |
| DE3148807A DE3148807C2 (de) | 1980-12-12 | 1981-12-10 | Halbleiterspeicheranordnung |
| HK738/86A HK73886A (en) | 1980-12-12 | 1986-10-02 | A non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14902981A JPS5850779A (ja) | 1981-09-21 | 1981-09-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850779A true JPS5850779A (ja) | 1983-03-25 |
Family
ID=15466107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14902981A Pending JPS5850779A (ja) | 1980-12-12 | 1981-09-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850779A (ja) |
-
1981
- 1981-09-21 JP JP14902981A patent/JPS5850779A/ja active Pending
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