JPS5850777A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果半導体装置、特にオフセ
ットゲート構造の高耐圧ＭＸａ’１Ｍ、Ｔ（Ｍｅｔａｌ
　Ｉｎ５ｕｌａｔｏｒ　ｓ＠ｍ１００ｎａｕｏｔｏｒ　
？１ｓｓ１４Ｅｆｆｅａｔ　Ｔｒａｎｓｉｓｔｏｒ　）
に関する〜もノテする。

Ｍ工８？ｌ１ｉＴを高耐圧化するために、オフセットゲ
ート構造を作成する場合がある。即ち、通常の高不純物
濃度のソース及びト°レイン領塚（特にドレイン領域）
のゲート電極側に同一導電型の低濃度領域を連設して、
ゲート電極を高濃変領域から低温庸領域分（０，２〜０
．３μ惧）だけ離れた位ｆｌｌｉＫ設ける。このように
丁れば、ゲート電極の丁ぐ側方にある低濃度領域と基板
との接合からも空乏層が伸び、低濃度領域を完全に包囲
してしまうので、その空乏層の箇所でドレインに対する
電界か緩和される。この結果、増倍係数（率）が減小シ
テ、ソニス側からドレインへ同うキャリアが急激に増加
する現象を緩らげ、と九によって負性抵抗分を少なぐし
てソース・ドレイン間の破壊電圧（ＢＴ／Ｄ８）を高め
ることができる。

こうしたオフセットゲート構造は次のようにして構成す
ることが考えられる。例えばＰ型シリコン基板の一王面
に形成し九ゲート酸化膜上にポリ８１膜と窒化シリコン
属とを順次積層ゼしめ、窒化シリコン膜を通常のゲート
電極より広めにパターニングし、これをマスクとして下
地のポリＢ１膜をオーバーエッチした構造をまず作成す
る。セして次Ｋ、窒化シリコン膜をマスクとしてリン又
は砒素のイオン打込みを行ない、ポリＢ１膜（ゲート電
極）の一方の離れた位置に高不純物濃度ＯＮ＋型領域を
形成し、更に窒化シリコン膜の除去後にポリ日１ｊｌｌ
［をマスクとして再びリン又はムｅのイオン打込みを行
なうことにより、ゲート電極の丁ぐ側方に上記Ｎ＋型領
領域連続した低不純物濃度のＮ型領域を形成する。この
Ｍ１５１１ＦｌｉＴによれば、ソース及びドレイン領域
は夫々、上記の如くセルファライン方式で自己整合的く
形成され７’ｊＮ＋型領域とこれに連なるＮ型領域とか
らなっていて、後者のＮ型領域の存在による上記した電
界緩和効果で耐圧か向上せしめられている。

しかしながら、本発明者がそうしたＭＩｆｉＦｍｌｌＴ
について検討し友ととろ、七のオフセットゲート構造は
上記したポリ８１膿のオーバーエツチングによる窒化シ
リコン編のひ名し形状に基くものでめるから、七のオー
バーエツチングを充分に制御しないと、Ｎ型領域か満足
下べきオフセット長（０，２〜０．３μｍ）に形成憾れ
なり恐れかあることが判明した。このため、エツチング
の制御性に難があり、その作業が容易でないという問題
かある。

従って、本発明の目的は、特に微細化芒れたＭ＼ ■８　ＦＩＴの高耐圧化を図ると共Ｋ、七の高耐圧化に
必要なオフセットゲート構造が精度良くかつ容ＪｉＡ１
１Ｃ作成できるように構成すること［６る。

この目的を達成するためＫ、本発明によれば、上記の如
き低濃度領域がゲート電極自体のマスク作用を利用し１
形成ちれ、かつ上記の如き高濃度領域がゲート電極の表
面に設けられた絶縁膜の厚み分をマスクとして利用して
形成されるように構成することによって、上述したオー
バーエツチングではなく、絶縁膜の厚みの差に基いて低
濃度領域と共にこの外側位置に高１１＆領域を自己整合
的に形成できるようにしてｂる。

以下、本発明の実施例を図面について詳細に述べる。

第１図〜第３図は、第１の実施例を示すものである。

まず第１図につ−て、本実施例によるオフセットゲート
構造のＭ工８Ｆ］ＥｉＴの構造をその製造工程に従って
貌明する。

第１Ａ図のように％ｐＨｌシリコン基板１の一生面に、
熱酸化による薄い８１０１膜２を介して窒化シリコンを
公知の化学的気相成長技術（ＯＶＤ）で全面に成長さぞ
、これをフォトレジスト３をマスクとする公知のフォト
リソグラフィーによってパターニングして耐酸化マスク
４を形成する。そして次に、上方からボロンのイオンビ
ーム５を照射し、窒化シリコン膜４以外の領域に８１０
ｓＪｉｇ２柚通してイオン打込みを行ない、チャネルス
トッパ用のボロン打込み領域６を浅く形成する。

次いで第１Ｂ図のように、酸化性雰囲気中での熱処理（
選択酸化技術）で素子分離用のフィールド１ｉｉｏｓＪ
ｌｌ（７を選択的に形成し、かつこれと同時に打込み＊
＊＊のボロンをドライブ拡ｉｉｋ、＠−シめてＰ型チャ
ネルストッパ８をフィールド°８１０１ｄ７下に形成す
る。

次いで第１０図のように１耐酸化マス？４及び下地のａ
ｉｏ、膜２を順次エツチングで除去しｔ後に公知のゲー
ト酸化によってゲート酸化膜９を成長させ、更に全面に
ボロンのイオンビーム１．０ヲ照射して素子領域に打込
み、エンハンスメンｔｌ−ト°のＦＩＴを得る友めのボ
ロン打込み領域１１を浅く形成する。

次いで第１Ｄ図のように、ＯＶＤによって厚さ４ｏｏｏ
；程度のボＩＪ　Ｂ　ｉ膜１２を全面に成長嘔ゼ、これ
に公知のリン処理を施丁、 次いで第１１！！図のように、公知のフォトエツチング
でポリＢ１膜１２をゲート電極形状にパターニングした
後、全面にリン又は砒素のイ・オンビーム１３を例えば
１０”ｙＲ”と比較的低ドーズ量で打込む。これによっ
て、ゲート電極１２及びフィールド８１０ｍＭ７ｔ−マ
スクとして基板１に不純物を注入し、ソース及びドレイ
ン用のイオン打込み領域１４．１５を夫々形成する。

次いで第１１Ｐ図のように、ゲート電極１２をマスクと
して下地のゲート酸化膜９をエツチングし、ゲート電極
１２０両側に基板面を露出させる。

次いで第１Ｇ図のように、酸化性雰囲気中で熱処理して
ポリＳ１膜１２の表面から基板の露出面Ｋかけて８１０
．膜１６．１７を連続的に成長石ゼる。仁の熱処理は低
温スチーム酸化（ｓｏｏｃ以下、３０分）として行なう
か、この際、ポリ８１ｍ１２Ｆｉリンを含有しているこ
ともあって基板よりも酸化速度が約１０倍も大きく、こ
のためにポリＳ１膜１２上には８１Ｃｈ　ｆｉｌｌ　１
６　！ｌ　１００ＯＡ福度の膜厚Ｋａ長し、他方基板１
上にはＳｉｎ、膜１７か１００〜２００＾程度の膜厚に
成長する。これと同時Ｋ、打込み領域１４．１５中の不
純物かト。

ライプ拡散され、ソース及びドレイン用の低濃度”Ｎ型
領砿１８．１９が形成場れる。第１１Ｆｊ！Ｊには上記
スチーム酸化後の状１１Ａが拡大して水爆れているか、
特にポリ５１１１［１２１２’３周辺では５１１０ｍ＊
１６の均一性が多少悪くなっている。なシ、元のポリ８
１膜１２の外形は一点鎖線で示したか、その表面か酸化
膜れるから酸化後の膜厚は幾分小石くなっている。

次いＴ第１Ｉ図ノヨうに１低ｆｉＯＶＤ（７５０℃）に
よって厚さ１０００　＠程度のＢ１１１膜２０　を全１
ｉＫ成長させる。これによって、ゲート［極１２の表面
（上面及び側面）に存在する８１０．膜２１の膜厚を２
ｏｏｏＸ程度と大きくシ、かつ基板１の慧型領域１８．
１９上の８１０ｓ膜２２の膜厚を１１００〜１２００Ａ
程度とＴる。この場合、８ｉｏｌ膜２０＃ｉ低温０ＶＤ
１７Ｃよるためにゲート電極１２の周辺に対しても横着
性（カバレジ）か良好で６９、従って５１１０！［１６
及び２０が一体化してなる日１０１暎２１はほぼ均一に
形成場れることくなる。そして、このＥｌｌｏ、膜２１
は、ゲート電極１２の上面におりては後記のイオン打込
み時にマスク作用を発揮するのに充分な２０００Ｘ楊ｌ
Ｉの膜厚を肩していると共に、ゲート電極１２の側面に
おいては垂直方向（図品上下方同）でそれよりずっと大
きい５０００Ａ程度の膜厚となって−る。しかも、七の
ゲート電極側面の８１０．膜２１の図面横方向の厚さは
、後記の高濃度領域又はゲートのオフセット長を規定す
るのに重要な役割を釆丁が、上記の如くポリＢ１膜１２
０表面酸化とＯ’ＶＤによる８１０℃Ｍ２Ｇとによって
制御性良く決めることができる。第１Ｊ図には、理解容
易のためＫ、第１Ｉ図の主要部分が拡大して示されてい
る。

次いで第１Ｋ図のように、全面にリン又は砒素のイオン
ビーム２３を１２０〜１５０　Ｋ＠Ｖのエネルギー、１
　Ｇ”　ｔｓ−”　　程度のドーズ量で照射する。

この際、ゲート電極１２０表面に存在するｇｉｎｓ［２
１は充分な厚みｔ−肩していることからイオン打込み時
にマスク作用を発揮し、他方Ｈ型領域１８．１９上の８
１０．膜２２は膜厚率のためにイオン２３を通過ぜしめ
てしまう。この結果、基板１＠には、上記したＮ型領域
１８．１９と同様に、これら内領域に包含逼れる如くに
高濃度イオン打込み領域２４．２５がセルファライン方
式で自己整合的に形成もれる。時に、ゲート電極１２の
側方に訃いては、垂直方向の厚さ５ｏｏｏＸ、横方向、
　厚膜２０００Ａの８１０自Ｉｌ！１Ｉ２１の存在によ
って、このｌｉｉｏｓＪＩｇ２１中をイオンが通過でき
ないから、高濃度イオン打込み領域２４．２５はその８
１０゜膜２１の横方向の厚さ分だけゲート電極１２から
離れた位置に自動的に形成されることになる。

次いで第１Ｌ図のように、ＯＶＤによってリンシリケー
トガラス［２５を形成し、公知のガラスフロー処理′ｆ
施丁。この熱処理時に上記イオン打込み領域２３．２４
中の不純物がドライブ拡散され、低濃度Ｎ型領域１８．
１９とオーツ（−２ツブした高濃度Ｍ＋型領領域６．２
７か形成される。

この場合、上記したゲート電極側方の［１１０＠膜２１
の膜厚く対応したＣ型領域２６．２７のオフセット長＜
　ｚｏｏｏＸ程度）は実質的に保持嘔れるから、Ｎ　型
領域２６．２７の内側には長石２０００Ｘ＠度に亘って
低濃度Ｎ型領域１８．１９か連続して残ちれることにな
る。

次いで第１Ｍ図のように、公知のフォトエツチングによ
ってガラス膜２５及び下地のＢ１０露膜２２ｔ−ｎ次エ
ツチングして各コンタクトホールを形成した後、公知の
真空蒸着技術で付着せしめ九アルミニ’）ムｔＱのフォ
トエツチングでパターニングしてソース電極２８、）”
レイン電極２９、及び必要なアルミニウム配線を夫々形
成する。更Ｋ。

上面に公知の層間絶縁７に轡を施してＭＩＳ型Ｚａ金完
成さゼる〇 第２図及び第３図忙は、第１Ｍ図の主要部が拡大して示
されており、館３ｒＩＩＪのＸ−Ｘ線断面か第２図に相
当してｂる。

上述したことから理解嘔れるように、本実施例によるＭ
Ｉ８ＦＢ’ｒのオフセットゲート構造は、ソース及びド
レイン領域の低温＄Ｎ２領域１８．１９がグー４１Ｍ極
、Ｌ２自体のマスク作用でその丁ぐ側方に形Ｍｔ葛れ、
かつゲート電極１２表面上の熱酸化及びｏｗｎにょる８
１０．膜２１と基板１上のｓｉｏ、、膜２２との充分な
膜厚差を利用して前者のＢ１０ｍＭ２１をマスクとして
ゲート電極から更に外側に離れた位置に高濃度Ｎ　型領
ｊＪＲ２６，２７か形成されたものからな□っている。

従って、オフセットゲート構造を形成するのに既述した
オーバーエツチングを用いず、特に８１０ｓｆ）Ｊｌｌ
［厚差ｆ、利用して丁べてセルファライン方式で行なっ
て偽るので、精度良くかつ容Ａ忙オフセットゲートヲ得
ることができる。仁の場合、ゲート１極１２士の８１０
ｍＭ［２１は、ます熱酸化で１／２程度の犀みＫＭ−Ｍ
＠＜＊　ＢＬＯ諺１６　Ｊ：ｔｃ　ａ　ｖ　Ｄテａｇｏ
、　ｆ、Ｈ長さゼることにより得られるから、七〇〇Ｖ
Ｄの条件を王としてコントロール丁れば、高濃度イオン
打込み時のマスク作用を発揮しかつ低濃度領域１８．１
９の長葛（オフ竜ット長）を規定するｆｌｉｏｌＪ［２
１が再現性良（所望の厚みに形成されることになる。

また、仁のようなオフセットゲート構ｍＫよれば、第２
図に示したように１動作時に逆バイアスされるト°レイ
ン領域Ｋをいて、Ｎ　ｍ領域２７に連続してＮ型領域１
９が存在している仁とから、基板１との間のＰＭ接合か
ら伸びる空乏層３ｏか横方向にかなり拡がってＩＮ！領
域１９を包囲するようＫなる。この結果、拡がった空乏
層３ｏによってドレイン側の電界が緩和式れるから、増
倍係数を減小嘔ゼてソース側からのキャリアの集中を防
ぎ、１１！を充分に高耐圧化することができる。

＠４図は、第２の実施例を示すものである。

この実施例によれば、上述の第４１図ＯＸ糧後にゲート
酸化膜のエツチングを行なわず、第４ム図のようにポリ
Ｓ１膜１２０表面を低温でスチーＡｌｌ化（８００〜８
５０Ｃ１３０〜６０分）丁ル。

これによって、リン処ｌｌ賂れているポリＩｌｉ膜１２
０表面酸化が早く進行し、その表面には厚葛２０００ム
＠Ｗｌｏｇｔｏ雪属３１か成長し、ゲート酸化膜９０属
厚（ｓｏｏ；）とに著し偽膜厚！が生じる。

しかも、ゲート電極１２儒方の８１０．馬３１は曇直方
同ＫｓｏｏｏＸ福度の厚みを肩し、かつ横方向には上記
スチーＡ酸化による２０００ムの厚を有したものとなる
。

次いで第４ＢＩｇｌのように、８０に＊Ｖのエネルギー
、１Ｇ’・１−２のドーズ量でリン又は砒素のイオンビ
ーム３２を打込むことくよシ、ゲート電極１２上の厚い
ａｉｄｓ膜３１をマスクとして“ゲート酸化１１４９の
み管通してイオンが打込まれ、低濃度隼域１８．１Ｑ内
にａｉｏ、瞑３１の厚み分だけ外側位置に高濃度ｄ　型
イオン打込み領域２３．２４が形成てれる。

次いで第４０図のように、ＯＶＤでリンシリケートガラ
ス膜２５を豪ぜ、上述したと同様にしてフォトエツチン
グで各コンタクトホール３３．３４を形成する。そして
、上述したと同様にアルミニウムの蒸着及びバターニン
グで各電極を形成丁ればよい。

このようにしても、スチームＩＩ化によル＃１０１ｊｌ
［３１とゲート酸化Ｈ９との充分な膜厚差に基−て、高
濃度領域２３．２４が所定のオフセット位置に再現性成
（形成される。

以上、本発明を例示したが、上述の各実施例は本発明の
技術的思想に基いて更に変形が可能である。例えに、上
述し７ｊｌｌｉＯ９ｌｌＩｌの膜厚差は種々変更してよ
く、イオン打込み時のマスク作用を発揮するためには２
０００ムめればよい。この意味では、上述のａｉｏ雪ｌ
５２１及び３１の厚み（％にゲート電極側方に訃ける垂
直方向の厚み）は様々であってよく、上述した５０００
ムＫｔｉｌ定てれるものではない。但、オフセット長を
確保できるようＫ　８１０１膜２１及び３１の膜厚は一
定以上なければならないが、横方向での七〇膜厚はオフ
セット長を考慮して２０００〜３０００ムとするのか望
ましい。また、上述の打込みイオン種や打込み条件は様
々に選択してよく、上述の各半導体領域の導電型も逆タ
イプに変換することもできる。また、第４ム図のスチー
ム酸化に代えて、直＃ＯｖＤによる５ｉＯＩＩｊ！７゜
を充分な厚みに形成してもよい。なお、本発明は微細化
されｆｃＭ工日型工０尋に使用される禦子として広く応
用可能である。

図面の簡単な説明　、 図面は本発明の実施例を示すものであって、第１ム図〜
第１Ｍ図は第１の実施例によるオフセットゲート構造の
ＭＩＳＦＩＴをその製造工程に沿ってＷＩ明するための
各断面図、第２図は第１Ｍ図の要部拡大図、第３図は第
２．図の平面的レイアウト図、第４ム図〜第４０図は第
２の実施例によるオフセットゲート構造のＭＸＢ’１ｍ
１丁をその主な製造工程に沿って説明するための各断面
図である。

なシ、図面に示さ蜆た符号において、９はゲート酸化膜
、１２はポリ８１展又はゲート電極、１４及び１５は低
濃度イオン打込み領域、１６．１７．２０．２１．２２
及び３１はａｔｏｍ膜、１８及び１９は低濃度Ｎｌ！ｌ
領域、２３及び２４は高濃度イオン打込み領域、２６及
び２７は高濃度Ｍ＋型領領域３０は空乏層でめる。

第１Ａ図 第１６図 第１Ｄ図 第１Ｅ図 ノ９ 第１Ｆ図 第１Ｑ図 第１Ｈ！！ｌ！ｌ ２ 第１Ｉ図 第１　　Ｋ　図 第１Ｌ図 第１Ｈ図 第３図 第４Ａ図 第４　５１！２１ ｚ

Claims (1)

【特許請求の範囲】
1. １、半導体基体の表面に形成場れた絶縁Ｉ１４會介して
   ゲート電極が設けられ、仁のゲート電極の両側にて前記
   半導体基体にソース及びト°レイン領域が形成されてｂ
   る絶縁ゲート型電界効巣半導体装置にシいて、前記ゲー
   ト電極に″ｆスクとする不純物の導入によって前記ゲー
   ト電極の両側に形成された低不純物濃度領域と、前記ゲ
   ート電極の上面から側面にかけて設けられた比較的厚い
   絶縁Ｉ［ｔ−マスクとする不純物の導入によって前記低
   不純物濃度領域とオーバー２ツブした状部で更に外側位
   置に形成された高不純物濃度領域とにより、前記ソース
   及びドレイン領域が夫々構１ｉｉ、嘔れていることＩ＋
   −％黴とする絶縁ゲーート型電界効果牛導体装置。