JPS585062A - 論理信号のチツプ間伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明にチップ−チップ接続によって生じる雑音を減少
する様に、大規模集積回路チップ間で論理信号を転送す
るプロセス及び装置に関する。

論理回路分野では、極めて高い回路密度及び極・；　　
　　　めて高速晩が実際に開発されたチップを使用する
事によって得られ得る。

第１のチップの論理回路はデータ語について１乃至いく
つかの機能を遂行し、このｔ＠Ｙｃして得られたデータ
語がさらに処理の為に組立体中の第２のチップに転送さ
れる。２進データは一般にバイポーラ・トランジスタ、
電界効果トランジスタ、・ダイオード等の如き半導体素
子の状態に依存した高もしくは低論理レベルによって表
ゎ嘔しル。

第１のチップ、所謂送信チップの出力端末に、第２のチ
ップ、所謂受信チップに送信すべき２進レベルを供給す
る半導体素子がオフからオン状態に開時にスイッチされ
る時は問題が生ずる。実際、送信チップの出力の各々と
受信チップ°の対応入方間の接続１＠はこれ等の半導体
が導通する（オン状態になる）時、この出方に接続さｆ
ｉた半導体素子中に電流ピークを与える無視出来ない分
布容量を有する。これにより送信チップの回路中に攪乱
が生ずる。

この問題への解決は論理レベルを送信チップの出力に供
給する半導体素子か同一時間にスイッチされるのを防止
し、電涼ピークの同時発生を避ける事にある。この様な
解決法は論理信号のチップ−チップ伝送を遅くし、応答
時間を劣化するという欠点を有する。

桶の解決法は無視可能な値の分布容ｔｔ−有する接続線
！使用する事にある。しかしながら、この様な解決法は
利用可能な技法を考察に入れる時に現在では実現出来な
い。

従って、本発明の１つの目的は雑音がない様に２つの大
規模論理回路チップを接続するプロセスを与える事にあ
る。

本発明の他の目的は応答時間の劣化がない様にする上記
プロセス全具体化し几装置を与える事にある。

従って、本発明は、送信チップの出力端子に供給される
論理信号を受信チップの人肉端子に、伝送Ｑｌ介して伝
送し、送信チップの出方端子の各々上の信号のレベルが
この出力端子に接続された電極を有する半導体素子の状
態（オンもしくはオフ）に依存する様にしたプロセスに
関連する。この事は出力論理信号の構造全分析し、通過
／反転制御信号を発生する事を含む。もし送信チップに
よって送信でるべ！！倍信号構造の間で、半導体素子を
オン状態に転じる事に対応する論理レベルの数が半導体
素子をオフ状態に転じた事に対応する論理レベルの数よ
りも大きいか、等しいと、通過／反転制御信号が付勢さ
れて、出力信号の反転されたものが送信される。反対の
場合には、上記制御信号は伝送を生ずる様に付勢される
。通過／反転制御は受信チップに送られ、−環レベルが
送信側で反転された場合には受信側で最初の論理レベル
が再確立される。この様なプロセスの具体化ノための装
置は通過／反転制御信号を発生するためのＮ入力回路を
含む。これ等の各入力は送信さるべき論理信号を受取り
、１つの出力は送信さるべきＮ個の信号の構造に従って
２つの状態のいずれかを占める信号を供給する。第１の
状態は反転のために付勢てれるものであり、第２の状態
は反転なく、そのまま伝送されるために付勢される。Ｎ
個の駆動回路の各々には２人力が与えられる。１つの入
力は送信チップの出力の１つに接続されｔものであり、
他方の入力は通過／反転制御信号発生器の出力に接ｆ２
された制御入力である。各駆動回路は制御信号の状態に
従って入力レベルが反転されるかもしくはされないで現
われる出力を有する。受信チップ内のＮ個の受信回路の
各々には受信チップの入力である第１のデータ入力及び
制御入力並びに１出力が与えられる。送信チップの駆動
回路のＮ個の出力受信”チップの受信回路のＮ入力を接
続するＮ本の接続線が存在する。第Ｎ＋１番目の接続線
が通過／反転制御信号発生回路の出力全受信回路の制御
入力に接続し、受信回路のデータ入力にある信号は制御
信号の状態に依存してそれ等の出力で反転されもしくは
反転されない様にする。

チップ１の論理信号は通常の接続を介して他方のチップ
２に転送されるべきものと仮定する。第１図は例として
、チップから出方を供給する半導体素子−Ｍ　２％性Ｎ
ＰＮ）ランジスタである場合全仮定している。この場合
、レベルｏはチップの出カドランジスタロがオン（導電
状態）である時に得られる。出力信号はこのトランジス
タのコレクタに訃いて得られる。その状態はチップ上で
遂行でれる論理動作から生じてベースに印加される制御
信号に依存する。

出力信号は５によって表わされた集中コンデンサを有す
る同軸ケーブル４の形で表わされる伝透線を介して転送
でれる。正の電圧に接続される抵・抗器がチップ２の入
力制御ｒｉｌ！Ｉ略金表わす。

レベル０がセットされる時、トランジスタ３は導通して
おり線上のコンデンサ５によって、電流ピークがトラン
ジスタ３中に生ずる。接地分布は無視出来ないインピー
ダンスを有子るので、この電流ピークによって生ずる電
圧変動はトランジスタのエミッタに現われ、その接地分
布がトランジスタに関連する論理同格に攪乱を与える。

一般に、論理回路チップは第１図に示された如く、１＠
だけの出力を有するだけでなく、各々が１つもしくは数
個の２進梧の１ビツトに対応するいくつかの出力を有す
る。従って１つもしくはいくつかの２進語全表わす出方
データ構造を与えるためにいくつかの出力トランジスタ
が導通さ礼る時は、攪乱はさらに重要になる。

本発明に従って、これ等の攪乱は同時にオンに転ぜられ
るトランジスタの数全減少する事によって減少される。

この目的のために、送信さるべ＠論理信号１造は通過／
反転制御信号全発生するために分析される。送信チップ
から転送でれるべき信号の構造において、半導体素子を
オンに転する論理レベルの数が半導体素子全オフに転す
る論理レベルの数よシも大きいか、等しい時は出力信号
は反転され、反転信号が受信チップの入力に転送される
。反対の場合には、これ等は不変のまま使用される。チ
ップによって受取られる信号は、反転されて送信された
場合にはチップ論理回路によって処理される前に反転さ
れ、反対の鳴今には不変に残される。

この様にして、送信されるべき出力信号の構造が何であ
っても、実質上オンに転ぜられる半導体素子の数は常に
オフに転ぜられる素子の数以下モあるか等しくなる。

この様なプロセス全具体化するための萼ＷｊＬ２′ｌＫ
第２図ヲ参照して説明される。トランジスタＮＰＮの如
き半導体素子を導通（オン）する時は、低レベル０を与
え、この素子を非導通（オフ）にする時は出力に高レベ
ル１を与える。勿論、半導体素子の型及び電源に関連す
るその配列の仕方に従って他の方法も可能である。

出力端子２２−１乃至２２−Ｎの送信チップ２０の出力
論理信号は入力信号の位相全変化でせない遅延補償回路
２３−１乃至２３−Ｎを介して駆動回路２４−１乃至２
４−ＮＫ印加される。出力端子２２−１乃至２２−Ｎに
おける信号は通過／反転信号発生回路によって解析され
る。これ等の発生同格２５１１−ｊＮ個の出力信号を受
取り、線２６を介して＠動回路２４に印加され、且つ駆
動回路２７全介してチップ外へ伝送される制御信号全発
生する。

０の数≠（１の数よりも多い場合には、発生器２５は回
路２４−１乃至２４−Ｎによる信号の反転を制御する反
転制御信号全発生する。１の数が０の数よりも多いか、
等しい時は、回＠ｒ２５１ｄ駆動回路によって出力信号
の反転を生、しない通過制御信号を発生する。

送信チップ２０と受信チップ２１間の接続框同軸線２８
−１乃至２８−Ｎ及び２９であり得る線によって行われ
る。これ等の線は駆動回路からの信号を受信＋５１１＠
３０−１乃至３０−Ｎの入力へ伝送する。線２９は通過
／反転制御信号を受信器３１に伝送し、受信器３１はこ
の制御信号全受信回路に印加し、回路によって受取られ
交信号は制御信号の状態に依存して反転されたり、され
なかつ′ｆｃりする。受信回路の出力３２−１乃至３２
−Ｎは従って岐密に端子２２−１乃至２２−Ｎ上の論理
しベル會表わす信号全供給する。

この結果、通常の論理規約に従うこ＼の配列体によって
、オフからオン状ｑに転ぜられる駆動回路２４−１乃至
２４−Ｎの出力トランジスタの数は実質上常にオンから
オフ状態に転ぜられるトランジン、夕の数よりも少なく
なる。最悪の場合は端子２２−１乃至２２−Ｎ上の出力
信号の０と１の数がｍ数の場合に生じる。

同格２５による通過／反転制御信号の発生は時間ｔｙ要
するので、遅延補償回路２３乃至２５−Ｎは対応する遅
延ｔ’６端子２２−１乃至２２−Ｎに導入し、データが
駆動回路の入力に現われる時に１＠２６上に制御信号が
存在する様にする。

第２図に示された装置は多くの異なる方法で実現され司
。第３−４及び５図は通過／反転制御発生器２５、制御
される反転駆動回路２４−１乃至２４−Ｎ及び制御され
る反転回路３０−１乃至３０−Ｎに夫々使用される回路
を示す。他の回路２７．２９．３１並びに２３−１乃至
２３−Ｎは詳細な説明を要しない通常の回路である。

好ましい実施例において、通過／反転制御信号発生器は
トランジスタＴ１、Ｔ２、Ｔ３及びＴ４並びに抵抗’５
３５乃至４１より成る差動増幅＠を含む。トランジスタ
Ｔ１及びＴ２のエミッタは互いに接続され、１つ抵抗器
６５會介して接地されている。トランジスタＴ１及びＴ
２のコレクタは、抵抗器３８及び４０を介して１．７ボ
ルトに等しい第１の電源に接続されている。これ等は同
様に夫々トランジスタＴ３ＡびＴ４のベースに接続でれ
る。トランジスタＴ３及びＴ４のコレクタは抵抗器３９
を介して６．４ボルトに等しい第２の電源十ｖ２に接続
されている。

差動増幅器によって叱較さるべき電圧は夫々節点Ａ及び
Ｂにおいて、トランジスタＴ１及びＴ２のベースに発生
される。Ｎが偶数であるか奇数であるかに依存してその
数が変動する抵抗器４２は、ノードＢ及び送信チップの
出力端子２２−１乃至２２−　Ｎ　（４２図）における
データ信号の低レベル（レベル０）に対応する電圧レベ
ルを発生する論理回路間に並列に接続されている。

Ｎ個の抵抗器４３は共通ノードであるノードＡと受信チ
ップに送られるべき論理信号が送信チップの論理回路に
よって発生される出力端子２２−１乃至２２−Ｎの各々
の間に並列に接続されている。

２つのトランジスタＴ５及びＴ６並びに３つの抵抗器４
４乃至４６より成る出力回路は通過／反転制御信号全出
力４７へ供給する。トランジスタＴ５１４そのベースが
トランジスタＴ３のコレクタに接続され、そのコレクタ
は抵抗器４４ｔ−介して電源＋ｖ２に接続されている。

トランジスタＴ６は次の通りに接続されている。そのペ
ース灯トランジスタＴ５−のエミッタに接続されており
、そのコレクタは抵抗器４６を介して電源＋ｖ１に接続
されている。その土ミッタは接地されている。通過／反
転制御信号はトランジスタＴ６のコレクタから取出され
る。

この回路の動作について次に説明する。回路２４及び２
７の出力において量小数のＯｔ有する目的で、Ｎが偶数
であり、回路２７がデータ信号を反転させない場合に１
ハ、回＠２５はＮ／２からＮ／２＋１に変化する入力２
２−１乃至２２−Ｎにおける１の数に対してその状Ｗｔ
−変化させる。これは電流が流れている抵抗器４３の数
のＮ／２からＮ／２−１への変化に対応する。従って′
Ｎ／２−１個の抵抗器４２及びこれ等と並列で、ノード
Ａ及びＢにおけるレベルが等しくない様にするｔめの非
平衡状轢全形成するため抵抗器４２の値の２倍の値に等
しい遺加の抵抗器４２′が存在する。

Ｒ５７／Ｒ４３＝Ｒ４１／Ｒ４２である様に選択されて
いる。これ等の状態の下に、ノードＡ及び８間の電圧は
１の数がＮ／２からＮ／２＋１に変化する時及び逆にＮ
／２＋１からＮ／２に変化する時にその方向全変化し、
これによって出力４７の論理レベル全変化させる。従っ
て回路２４及び２７の出力における０の滑大数はＮ／２
に等しい。

従って、端子２２−１乃至２２−Ｎの０の数が１の数に
等しいか大きいと、ノードＡはノードＢの電圧よりも低
くなる。この結果、トランジスタＴ２はオン及びトラン
ジスタＴ１がオフに転ぜられる。これによってトランジ
スタＴ３及びＴ４が夫々オン及びオフに転ぜられる。出
力回路において、トランジスタＴ５及びＴ６はオフに転
ぜられ、こｔ″Ｌは出力４７における信号を亮くする。

この高レベル信号は送信チップによって伝送される信号
の反転全制御するのに使用される。

逆に、０の数が１の数以下である時にはトランジスタＴ
３がオフに転ぜられ、従ってトランジスタＴ５がオンに
転ぜられ、出力４７における信号は低レベルになり、出
力信号そのままの伝送音制御するのに使用される。

回路２４及び２７の出力において、０の数を最小にする
場合に、Ｎが奇数である時、そして回路２７が反転して
いないものと仮定すると、回路２５は（Ｎ−１）／２か
ら（Ｎ＋１）／２迄変化する入力２２−１乃至２２−Ｎ
上の１の数に対してその状態全変化させる。これは（Ｎ
＋、１）／２から（Ｎ−１）／２に変化する、電流が流
れる抵抗器４３の数に対応する。従って（Ｎ−’１）７
２個の抵抗器と、これに並列でその値がＲ３７／Ｒ４３
＝Ｒ４１／Ｒ４２である様な抵抗器４２の値の２倍であ
る抵抗器４２′が与えられる。これ等の情報の下に、ノ
ードＡ及び８間の電圧は１の数が（Ｎ−１）からから（
Ｎ＋１）／２に通過するときに方向を変化する。（Ｎ＋
１）／２から（Ｎ−１）／２に通過する時は方向は逆に
変化し、これによって出力４７の論理レベルが変化する
。回路２４及び２７の出力における０の最大数は（Ｎ＋
１）／２に等しい。

０の数が（Ｎ＋１）／２に等しいか、これよりも大きい
時は高レベルの制御信号（反転制御）が発生される。０
の数が（Ｎ＋１）／２よりも低い時は、低レベルの制御
信号が発生される。

制、御嘔れる反転駆動回路が第４図を参照して説明され
る。この回路は通過／反転制御゛信号の状態に依存して
反転されもしくは不変のまま、端子２２−１乃至２２−
Ｎに信号を送信させる段２４−１乃至２４−Ｎの各々に
使用されるものである。

この回路は４つのトランジスタＴ７乃至ＴＩＯより成る
。遅延段２３−１の出力に雫続嘔れたトランジスタＴ７
のエミッタは、従って、送信チップからショットキ・ダ
イオード１）１’に介して遅延された出力信号を受取る
。

ショットキ・ダイオードＤ１はその陽極がトランジスタ
Ｔ７の°エミッタに接続され、その陰極は入力端子４８
に於て遅延段２３−ｉ（２３−ｉは段２５−１乃至２３
−Ｎの１つを意味する）に接続されている。トランジス
タＴ７はそのコレクタが抵抗器５０ｔ−介して電圧＋ｖ
２に接続されている。

トランジスタＴ８のエミッタは通過／反転制御信号を受
取るショットキ・ダイオニドＤ２ＷＩ−介して出力４７
に接続されている。ダイオードＤ２の陽極は、トランジ
スタＴ８のエミッタに接続され、その陰極は端子４７に
接続されている。トランジスタＴ８のコレクタは電源＋
ｖ２に抵抗器５０を介して接続されている。

さらにトランジスタτＢのエミッタは゛トランジスタＴ
７のベースに接続され、電源＋ｖ２に抵抗器５２を介し
て接続されている。トランジスタＴ７のエミッタはトラ
ンジスタＴ８のベースに、抵抗器５２を介して電源＋ｖ
２に接続されている。

２つの飽和防止ショットキ・ダイオードｐ５及びＤ４：
ｆＪり夫々トランジスタＴ７及びＴ８のコレクタ及びベ
ース間に配列されている。

トランジスタＴ７及びＴ８のコレクタは出力段のトラン
ジスタＴ９のベースに接続されている。

出力段はトランジスタＴ９及びＴ１０より成る。

トランジスタＴ９のコレクタは抵抗器５３を介して電源
＋ｖ２に接続されている。そのエミッタはトランジスタ
Ｔ１０のベース及び抵抗器、５４を介して大地に接続さ
れる。トランジスタＴ１０のエミッタは大地に接続され
ており、そのコレクタは伝送＠２Ｂ−ｉに接続される出
力端子５５に接続されている。

この回路の動作は次の通りである。端子４７上の通過／
反転制御信号が入力信号４８の不変の伝送に対応する０
である時、ダイオードＤ２が導通する。端子４８におけ
る信号が０である時、ダイオードＤ１は同様に導通し、
トランジスタＴ７及びＴ８は共にオフに転じる。トラン
ジスタＴ９及びＴ１０はオンに転じて端子５５の出力信
号は負τ 荷抵抗器ＲＬのｔめに０になる。端子４８の信号が１で
ある時、ダイオードＤ１は非導通状態にあり、トランジ
スタＴ１２ａオンに転じ、従ってトランジスタＴ９及び
Ｔ１０はオフに転じて、出力信号は１になる。この条件
の下に、端子４８の入力信号は出力に（ロ）−論理レベ
ルを与える。

逆に通過／反転制御信号が１であると、ダイオードＤ２
は非導通状態にある。端子４８における信号が０である
とダイオードＤ１は導通し、トランジスタＴ７がオンに
転する。

従ってトランジスタＴ９及びＴ１０がオフになり、出力
信号は１になる。端子４８の信号が１である時、ダイオ
ードＤ１は非導通状態となり、トランジスタＴ７及びＴ
８ｆｌオフに転−じる。トランジスタＴ９及びＴ１０が
オンに転じ、端子５５の出力は０になる。この条件の下
に、端子５５の出力信号は（端子４８の）入力信号が反
転されたものに対応する。

トランジスタＴ７及びＴ８より成る回転は実質上排他的
ＯＲ回路である。

第２図の’９３０−ｉにおいて使用され得る受信回路が
第５図を参照して説明される。通過／反転制御信号は制
御端子５７において回＠３１から受取られる。Ｑ　２８
−　ｉ上の信号は入力１子５８上に受取られる。

端子５８上の入力信号は抵抗４５９’（ｌ−介して入力
トランジスタＴ１１のベースに印加される。トランジス
タＴ　１１　（４該トランジスタのコレクタ及び電源＋
７２間に接続さｆｌ、た抵抗器６０、エミッタ及び大地
間に並列に接続された抵抗器６１及びダイオードＤ５に
よってバイアスされている。該ダイオードの陰４は大地
に接続されている。ダイオードＤ５の陽極及び抵抗器６
１に共通の点は抵抗器６２を介して電源＋ｖ２に接続さ
れている。

入力端子５７はダイオードＤ６の陰極に接続され、ダイ
オードの陽極はトランジスタＴ１２のベースに接続式れ
ている。トランジスタＴ１２のベースは抵抗器５３ｔ−
介して電源＋ｖ２に接続されている。そのエミッタは入
力トランジスタＴ１１のコレクタに接続されている。制
御端子５７はトランジスタＴ１３のエミッタに接続され
てセリ、そのベースはトランジスタＴ１２のエミッタに
接続されていて、コレクタはトランジスタＴ１２のコレ
クタに接続されている。トランジスタＴＩ２及びＴ１３
のコレクタに共通な点はトランジスタＴ１４及びＴ１５
より成る出力段に接＃５２畜れている。トランジスタＴ
１４のコレクタは抵抗器６５を介して電源＋ｖ２に接続
されている。そのエミッタは抵抗器６６を介して大地に
接続されている。

トランジスタＴ１５はベースがトランジスタＴ１４のエ
ミッタに接続され、エミッタが接地され、コレクタが抵
抗器６７を介して電源＋ｖ１に接続−ｇｆ’している。

入力信号２２−１乃至２２−Ｎに対応する信号は出力端
子５２−−１乃至３２−Ｎに現われるものと仮定される
。この目的のために、回＄３１が回路２７から受取つｔ
信号に従って制御を行う。

この回路の動作が次いで説明される。制御入力５７のレ
ベルが低い時、ダイオードＤ’６が導通し、端子５８上
に受取られる信号はトランジスタＴ１５のコレクタの出
力にある端子６８上で反転される。入力５８が１で高レ
ベルにある時、トランジスタＴ１１がオンに転ぜられる
時、トランジスタＴ１２がオフに転ぜられ、従ってトラ
ンジスタＴ１４及びＴ１５がオンに転ぜられ、出力信号
のレベルは論理０會表わす低レベルになる。人力５８が
０にあって低レベルにある時は、トランジスタＴｌｌは
オフに転ぜらし、トランジスタＴ１２はオフに転ぜられ
、トランジスタＴ１３はオンに転ぜられる。従って、ト
ランジスタＴ１４及びＴ１５はオフに転ぜられ、端子６
８における出力電圧は１、高レベルになる。

逆に、制御人力５７のレベルが高い時は、ダイオードＤ
６は導通せず、端子５８に受取られた信号が出力端子６
８において不変に保持される。入力端子の信号が１の時
は、トランジスタＴ１１はオンに転ぜられ、トランジス
タＴ１２ａオンに転ぜられ、トランジスタＴ１３がオフ
に転ぜられ、従って、端子６８の出力は１、高レベルに
ある。

入力信号５８に信号が０であると、トランジスタＴ１１
１ｉ’ｉオフに転ぜられる。トランジスタＴ１２゛はオ
フに転ぜられ、トランジスタＴＩ＋−ＡＺオフに転ぜら
れる。従って出力トランジスタは導通し、端子６８に出
力が０、低レベルになる。

信号２２−１乃至２２−Ｎに関連して信号５２−１乃至
３２−Ｎが反転されている事が望まれている他の仮定で
は、通過／反転制御信号は反対に動作する。

回路２５は周知の多数決論理ゲート原理に基づく論理回
路の形を敗〜り得る。この様な回路はプログラム可能論
理配列体（ｐｊＡ）から実現され得る。

この様な回路の表示は殆んど非実際的であるので、異な
る仮定に従い、この分野の専門家が回路２５の実現を可
能にする様に理論的情報が与えられる。実際に、この様
な論理回路の実現は反対方向に変化するいくつかのパラ
メータに関する壷適解を求める事を含む。

説明を始める前に、成る必要な定義が与えられる。

１つの集積回路から他の集積回路への接続が指令（即ち
制御情報）もしくはデータのいずれであるかに拘らず、
指令もしくはデータは１′頃序付けられたバースト叩ち
ビット・シーケンスへ多かれ少かｔ′Ｌ組分けされる。

Ｎは１つの集積回路から他の集積回路に伝えらるべきビ
ット・シーケンス中のビットの総数である。

ここでは論理回＠は否定論理、即ち →　０＝付勢線 →　１＝非付勢線 で具体化石れるものとする。

集積回路のすべての出力（同様にピンと呼ばれる）がＮ
ピット・シーケンスに対応する時は、本発明に従う装置
により、Δピンと呼ばれる出力数の増大比は Δピン＝１十Ｎ である。

ＴＲは成る型のシーケンスの非付勢比、即ちその非付勢
ビットの比を表わす。さらに具体的には、２つのＮビッ
ト・シーケンスはこれ等が同−比のＴＲのものである時
にのみ同一型であると言える。

例として、Ｍ＝６ピツトが非付勢状態であるすべてのＮ
＝５ピット・シーケンスを次に考える事にする。

０１１１ １０１１ １１０１ １１１０ １　［１０１１ １０１０１” ０１１０ １００１ １１０１．０ １ｌ１０ ０（！Ｎ）（＜＜Ｎ者択Ｍ）と読む）４１−Ｎ個の要素
から取出し得る位数Ｍの繰返しなしの組合せとすると、
上述のシーケンスの数は（ＭｉＮ）＝（Ｎ−Ｍ）　！　
Ｎ＝（３！　５　）＝２　！　５＝１０であり、これ等
のシーケンスにすべて同じ型に１する、叩ち ＴＲ＝５÷５＝６０チ 回路２５の論理実施例はＭＩＮ項（即ち積項）の数ＭＴ
が論理回路の数と考えられるＰＬＡ配列体によって達成
される。従って、成るビット・シーケンスの、ＴＣによ
って表わさ些る回路比は（装置２５によって必要と嘔れ
る）追加の回路の数と最終接続線の総数（叩ちシーケン
ス中のＮピットとこの回路２５によって発生され、伝送
さるべきシーケンスの反転もしくは通過動作全制御する
制御ビット２６の和）の比↑Ｃ＝ＭＴ÷（Ｎ＋１＞全表
わす。

パラメータＴＲ自体は次の如＠３つの新しい別個のパラ
メータケ導く。

ＩＴＲ＝装ｆｔ２５もしくは追加のビット２６の両方全
考慮に入れてない初期シーケンスのＴＪＴ炉装置２５及
び回路２４−１乃至２４−Ｎ全考べに入れ、追加の接続
線２９ｔ−考慮に入れない最終シーケンスのＴＲ（従っ
て、ＪＴＲは装置２５を使用する真によってとのパラメ
ータに基づいて得られる利益を具体化する事によってＩ
ＴＲと直接比較可能である）。

ＫＴＲ＝装置２５及び回路２４−１乃至２４−Ｎ及び追
加の制御接続線２９を考慮に入れた唸括的壷啓シーケン
スの総括的ＴＲである（ＫＴＲは終りに得られる総括的
ＴＲである）。

ＸＴＲ（Ｘ＝Ｉ、ＪもしくはＫ）として参照され得る上
述の先行の３つのパラメータの各々は、当然切開シーケ
ンスの各型に対して定義さｆｉたものであり、初期シー
ケンス固有のものである。これから他の６つの新しいパ
ラメータが次の如く導入される。

ｍＸＴＲ＝すべての可能な初期シーケンスのＸＴＨの最
小値である（Ｘ＝Ｉ、ＪもしくはＫ）μＸＴＲ＝すべて
の可能な初期シーケンスに対する統計的平均である（Ｘ
＝Ｉ、ＪもしくはＫ） すべてのこれ等の主要な定精によって、解かるべき問題
は同時に次のものを満足させる最適解全発見する事であ
る。

・　Δビンの最小化（２，３年内に、２００−４００人
力／出力を有するチップＶＬＳＩが予想されているが、
木用閃に従う論理＠電の場合には、わずか２０−５０の
出力が１失われる”峯が確昭される。即ち、Δビンの妥
当な限界は約１０−１５チである。

−ＴＣ（７）４小化（２，３年内に、２００−４００人
力／出力に対して１ｓｏｏｏもしくは３００００回路を
有するチップが予想され、回路２５の完成時には４００
ピン当りわずか２０００回路が確咳されるが、この事は
ＴＣ″、５回路／ビンの概略的限界に導く）。

μＩＴＲ＜μＪ　Ｔ　Ｒ 直接μＩＴＲと比較可能なパラメータであるμＪＴＲの
最大化。しかしながら当然の事として、最終的に得られ
る唯一の実際的パラメータであるμＫＴＲの最大化につ
ながる。この２つのパラメータ（μＪＴＲ及びμＫＴＲ
）に対して設定される限界は次の性質から導き出される
。

ｓＩ＠Ｈすべての初期論理Ｎピット・シーケンスの組立
体ｋｆ’４し、ＳＪ（へ）はこれから生ずるすべての抑
制さｎ帰路シーケンスの組立体全指し、（叩ち２４−１
乃至２４−Ｎによって変化さｆ′したＮ個のデータ・ピ
ットであり、従って接Ｑ線２９全通過する追加の制御ピ
ット２６を除外する）及び最後に、ＳＫ（へ）は総合的
最終のＮ＋１ビツト・シーケンスの組立体（２４−１乃
至２４−Ｎによって変化され７’ＣＮビツト及び接続線
２９を介して通過きれる追加の制御ビット）ヲ指すもの
とする。上述の用語からして、任意の正の自然数Ｎに対
して、第１表の性質が依然成立つ事が明らかである。

第１表 この事はすべてのＳＩ四についてＴＲの最小値が０であ
り、従って極めて不都合である事、さらに５Ｉｖ）の半
分だけが５０％ｔ−越えるＴＩＩ有し、５Ｉ（Ｎｌの平
均はそれ自体５０チを越えない事全意味する。次の条件
が示され得る。

ｍ　Ｋ　Ｔ　Ｒ（Ｎ）＞　ｍ　Ｊ　Ｔ　Ｒ（Ｎ）＞　０
１ＳＩ（６）の５０チ以上がＪＴＲ≧５０チであり、５
０チ以ＦのＳＫ（へ）はＫＴＲ≧５０チであり、μＫＴ
Ｒ（へ）〉μＪＴＲ（Ｎ）〉５０である。

Ｎ＝４の場合が理論のすべての機構全説明するための例
として完全に考察される。従ってこの数が奇数、上述の
例の如＠Ｎ＝５の場合は、より手取早く考察され得る。

次いで、これ等の２例から引出される一般的結論を類推
的拡張によって遭遇する機会の多いＮ＝８及びＮ＝９の
２つの場合に適用する事にする。

の初期シーケンスの総数、即ちＳＩ（ト）の基数とする
と、次の関係式が得られる。

Ｐ＝２ＥＮ＝２Ｅ４＝１６　（Ｅ：指数オペレータ）こ
の１６個のシーケンスは０からＮ迄のＮ＋１＝４＋１＝
５個の型に分類される。

第■表 （４！　４　）＝１型４：　　１１１１：（３！　４　
）＝４型５：　　０１１１．１０１１． １１０１． １１１０： （２！４）＝６型２：　　００１１． ０１０１． ０１１０． １００１． １０１０． １１００゜ （１！４）＝４型１：　　０００１． ００１０． ０１００． １０００； （０！　４　）＝４型ｏ：　　ｏｏｏ。

シーケンスの型自体は次の２つのカテゴリーに分類され
る。

ＴＥ２５０する型のシーケンスのカテゴリーＴＲ＜５０
なるシーケンスの型のカテゴリー今の場合の様に、Ｎが
偶数である特定の場合には、さらに次の３つのカテゴリ
ーを予想する事も出来る。

ＴＲ＞５０％ ＴＲ＝５０チ ＴＲ＜りＯチ ＴＲ（１１０１）＝ＴＲ（３，４）＝（！ｌ÷４）＝７
５チ ＴＲ（１０１０）＝ＴＲ（２，４）＝（２÷４）＝５０
チ ＴＲ（００００）＝ＴＲ（０，４）＝（０÷４）＝０％ この事から次の３つの事が直ちに導かれる。

（０）この場合の問題の解決は簡単である。即ちＴＲの
値が低すぎるこれ等の初期シーケンスのみのすべてのピ
ッ）１−反転し、この反転によってより高いＴＲ？得る
（成るシーケンスの反転はＴＲ’　＝１−ＴＲに導く）
。

（１）　　カテゴリーＴ　Ｐ、　＞　５０　％の任意の
シーケンス中のすべてのピッ）？反転する時は、カテゴ
リーＴＲ＜５０１のシーケンスが得られる。

この様な変更は最終目的に悪い影褥を与えるので禁止し
なければならない。

（２）同様に、カテゴリーＴＲ＝５０１の任意のシーケ
ンスを変更する時は、同一カテゴリー中における他のシ
ーケンスが得られ、この事は最終目的のために無用であ
るから禁止されなければならない。

（３）壷後に、カテゴリーＴＲ＜５０％の任意シーケン
スに対して同一動作が完了する時は、ＴＲ〉５０のカテ
ゴリーのシーケンスが得られる。この曙の変更は系統的
に保持されなくてはならない。なんとなれば、この変更
はＴＲを増大させるという最終目的に貢献するからであ
る。

問題の論理的側面：上述の如く定義された賓更過糧が行
われた後、第■表中のすべてのシーケンスはその各々に
所謂通過／反転制御ビット２６會付けて書直す事が出来
る。この制御ピットは次の論理規約ｔ−ｉ足している。

１＝非付勢状態→通過 ０＝付勢状態→反転 次の第ｍ表に示された結果は実際に回路２５の真理２表
である。

第■表 １１１１　：　１ ０１１１　：　１ １０１１　：　１ １１０１　：　１ １１１０　：　１ ００１１　：　１ ０１０１　：　１ ０１１０　：　１ １００１　：　１ １０１０　：　１ １１００　：　１ ０００１　：　０ ００１０　：　０ ０１００　：　０ １０００　：　０ ｏｏｏｏ　：　。

この表がより容易に探索可能である様に、これは第■表
に図示でれた如く、カルノー図に圧縮する事が出来る。

Ａ、ＢＸＣ，ＤによってＮ＝４本の導＠２２−１乃至２
２−Ｎ’ｉ指定する事によって、主項についての論理学
的理論は次の反転／通過関数（ＩＴ）に導く。

丁〒＝ＡＢ（Ｃ＋Ｄ）＋Ａ（ＣＤ）＋０＋Ｂ（ＣＤ）上
述の記法は第■表に示された図の主項の行毎の順序ｔ−
満足している。これは反転さるべき次のシーケンスを正
確に示した（３！４）＝４個の論理積の論理和である。

ＡＢＣ→０００１ ＡＢＤ→００１０ ＡＣＤ→０１００ ＢＣＤ→１０００ 註二″論理式の最適化の見地から、シーケンス００００
は考慮する必要はない。なんとなればこれに対応する墳
Ｘ百ＣＤは第■表中のサークルによって示された如く先
行の積和において既に処理されているからである。この
事は次式からも明らかであろう。

ＡＢＣ＝ＡＢＣＤ＋ＡＢＣＤ 含まれる回路数全上記の積項の数に等しいとおくと、次
の回路比が生ずる。

ＴＣ＝５個の最終出力に対して（ｊ！４）回路＝４÷５ ＝　０．８１Ｅｌ略／ピンく５、従って極めて良好であ
る。

この式を任意の偶数Ｎ＝２ＸＭに対して適用する時は、
次の式が得られる。

ＴＣ＝Ｎ＋１個の最終出力に対して（１＋Ｎ÷２）！に
回路 ＝（（１＋Ｎ÷２）！Ｎ）÷（Ｎ＋１）Ｎ＝４の場合に
は、出力の数の増加率は次の如く禁止的である Δピン＝１÷４＝、２５％＞１０〜１５チ第■表を再掲
し、とれに制御線の右端に、通過／反転動作を考慮に入
れｔ後の接続線２８−１乃至２８−Ｎｔ−付は加える事
によって、第■表が得られる。

第Ｖ表 この事＋ｄ第１表の一般的結果と比較に値する。

第■表 １１１’ｌ　　　、　１　　１１１１ ０１１１　　　、１　　０１１１ １０１１　　、ｌ　　１０１１ １１０１　　、１　１１０１− １１１０　　　、１　　１１１０ ００１１　　　、１　　００１１ ０１０１　　、１　０１０１ ０１１０　、１　０１１０ １００１　　、１　１００１ １０１０　　、　ｊ　　　１０１０ １１００　　、１　　１１００ ０００１　　　、０　　１１１０ ００１０　　、０　１１０１ ０１００　　　、０　　１０１１ １０００　　、０　０１１１ ００００　　、０　１１１１ 最後に、実際に得られる総括的結果はより改善されてい
る（第■表参照）。

第１表 この表に第１表及び第Ｖ表と比岬に値する。

この統計的結果及び回路の数は優れているが、比較的高
い回路の数の増加率がこの場合を系統的に使用するの？
防げ、２もしくは３個の４導線集団への使用を防げてい
る。

Ｎ＝５の場合の処理二次の第１表は第■表、第■表及び
第ｖ表の組合せと類似のものである。ざらに１つの型当
り唯一つのシーケンスが書かれている。

第１表 （５！５）＝１型５：１１１１１　　、１　１１１１１
（４！５）＝５型４：０１１１１　　、１　０１１１１
（３！５）＝１０　型３：００１１１　　　、　　１　
　００１１１（２！５）＝１噸２：０００１１．１００
０１１（１！５）＝５型１：００００１　　、０　１１
１１０（０！５）＝１型ｏ：ｏｏｏｏｏ　　、　０　１
１１１１３２＝２　Ｅ　５＝２　ＥＮ Ｎ＝４の場合と比較し研究に価する唯一の新しい点は出
力の数の不平衡にある。従って、結果はＪＴＲ？ｌ１−
（２÷５＝４０％でなく５÷５＝６０％に）増大するが
、型２１、即ち０００１１型の１０１個のシーケンスは
反転しな１）事に決定し九０反転すれば’（４＠　２９
　ｋ考慮に入れる時）次の様に同じ型の最終シーケンス
が得られる。

０＼００１１　１に代って１１１００　０この事は回路
の数を（２！５）＝１’０から（１！５）＝５に減少し
て、しかも同じ総合的結果（ＪＴＲでな（ＫＴＲ）が得
られる事を可能にする事を意味している。

Ｎ＝４なる場合と同様に計算結果は第■表中に要約され
ている。

第■表 ここでも、高すぎるパラメータΔピンの値がこの場合の
使用音２．６の隔離された群に制限している。

Ａ□ｌＢ、ＣＤＥｔ線２゛２−１乃至２２−　Ｎ、ｈの
信号とする時１、通過／反転制御信号は次の瀾数を与え
る様に回路ＰＬＡｔ−個性化する事によって得られる。

＋ＢＣＤＥ Ｎ＝８もしくは９なる場□合の正規な処理：２つの場合
が所望の最適化全満足するらしい事が明らかである。２
つの表、第Ｘ表、第Ｍ表けＮ＝８なる場合の研究欠要約
している。この場合、ＫＴＲの組立体は２つのパラメー
タΔピン及びＴＣが許容可蛯な限界に極めて近い事によ
って、その最大値にある。

２つの９８Ｍ表及び第刈表はＮ＝９の場合の考察を要約
しｔものである。これ等の表は明らかに回路比が高すぎ
る事を示している。との結果、Ｎ＝９の場合にはブロッ
ク２５に対する回路を減少し、これと相関して達成され
得るμＫＴＲの最大値を減少する追加の折衷段階が存在
する。対応する研究結果は第Ｗ表及び第ｘｖ表中に要約
゛１れている。

第Ｘ１ｉ１表と第で表と比較する事によって、回路の数
を著しく減少しても、・今回は減少が許容限界内に保持
式れたので、μＫＴＲの実際的劣化は存在せず、実際的
な総括的もしくは統計的ＴＲは劣化しない。

第Ｘ表 Ｎ＝１３の場合 ＡＢＣＤ　ＥＦＧＨ （８４８）＝　１：１１１１　１１１１．１１°１１１
　１１１１（７！８）＝　８：０１１１　１１１１．１
　０１１１　１１１１（６４８）＝２８：００１１　１
１１１．１　００１１　１１１１（５！８）＝５６：０
００１　１１１１．１　０００１　１１１１（４４８）
＝７０：００００　１１１１．１　００００　１１１１
（３！８）＝５６：０ＯＯＱ　　０１１１．０　１１１
１　１０００（２４８）＝２８：００００　００１１．
０　１１１１　１１００（１４８）＝　８：００００　
０００１．０　１１１１　１１１０（０４８）＝　１：
００００　００００．０　１１１１　１１１１２５６＝
２Ｅ８＝２ＥＮ 回路ＰＬＡＵ次の式に従って個性化される。

ＩＴ＝ＡＢＣＤＥ＋ＡＢＣＤＦ＋・・・、＋ＤＥＦＧＨ
これは５６個の論理積の和である。

第Ｘ表 一一−Ｆ？＋−〇〇ロ一 一−ｗ−ｖ−ｖ−−〇　〇　　−− ？　　’？　　ｒ　　？　　、−ｒ　　ロニセ　、　。

＝　　　ｒ　　　ｒ　　　ｒ　　　ｖ−ｖ＋　　ｒ　　
　ｒ　　　ｒ　　　ｒ−−−？＋　−〇　−−−− Ｖ＋−一一〇ローーーー 一一一〇〇ローＦ−？−一 ？＋１〔口０口ｖ＋ｊ　ｒ　ｒ −〇〇〇〇口ｒ−一一 ＜−〇〇〇〇〇０ロロロ　ヘ ハへ＾ハへへへハ＾＾ （＞−さｃＰ−かかかかかかさ １−訃−−申＋中＋−＋９−・＋・−一−１＋番いのト
ＯＶ＞寸りへ一〇 ！９１＋／Ｑ−９ワＶソ！ 回路ＰＬＡは次の式に従って個性化される。

Ｔ〒＝＾百ＣＤ百Ｆ’＋ＡＢＣＤ百Ｇ＋、−、−＋５Ｅ
−ＦＧＨＩこｆｌＵ８４個の論理積の和である。

第罵表 ？＋？＋ｒ　ｒ　？　ｒ−〇ロー ｇ＋　　ｒ　　ｒ　　　Ｗ　　ｒ　　？　　　ｒ　　Ｑ
　　ｖ−ｆｆｒ　ｖ＋ｑ−’　ｒ　ｒ　ｒ口Ｖ＋−−Ｉ
Ｐ＋ｒ　ｒ　？−ロロＶ＋−− Ｖ−一〇〇〇〇ロロロロ　百 一ロロロロロロロロロ　へ ・・　・・　・・　・・　・・　・・　・・　・・　・
・　・・　　　１１凸ハ凸＾ハ＾凸＾＾＾ ０＋かへかさかかさかか かのべ唖い嘘唖へ一〇 ！νｕ　ｕ　％ｊ　％ｊりりり！ 回路ＰＬＡは次の式に従って個性化される。

ＩＴ＝ＡＢＣＤＥＦＧ＋ＡＢＣＤＥＦＨ＋・・・・＋Ｃ
ＤＥＦＧＨＩこｆｉは３６個の論理積の和である。

第ｊ表 要約すると、データの単位は８ビツト・バイト（パリテ
ィは含み、もしくは含まない）より成るので、パリティ
検奄ピッ）’（ｆ−含まないデータ・バスは８ピツト・
シーケンスに分割され、各シーケンスは第Ｘ表及び第刈
表において要約され比変化を受ける。パリティ噴査ピッ
トを含むデータ・バスは９ビツト・ジーケンスリＣ分則
され、シーケンスの各々は第■表及び第万表中に要約さ
れｔ変化を受取る。

こめ方法ではパラメータΔピン、ＴＣ及びμＫＴＲ間の
命運化が確実に濱れる。

【図面の簡単な説明】

第１図は本発明によって解かれる間＠全極めて概略的に
示した図である。第２図は本発明のプロセス全具体化し
１′ｌ：、雫１ｔの概略図である。第３図は第２図の通
過／反転制御信号発生器２５として使用し得る回路の概
略図である。第４図は第２図の装置中の制御される反転
駆動回路２７として使用され得る回路の概略図である。 第５図は第２図の装置中の制御される反転受信口＠３０
として使用し得る回路の概略図である。 １・・・・送信チップ、２・・・・受信チップ、３・・
・・送信チップ上の出力トランジスタ、４・・・・伝送
線、５・・・・コンデンサ、２０・・・・送信チップ、
２１・・・・受信チップ、２２−１乃至２２−Ｎ・・・
・出力端子、２３−１乃至２３−Ｎ・・・・遅延補償回
路、２４−１乃至２４−Ｎ・・・・枢動回路、２５・・
・・通過／反転制御信号発生回路、２７・・・・反転駆
動回路、２８−１乃至２８−Ｎ及び２９・・・・共軸伝
送線、３０−１乃至３０−Ｎ・・・・受信回路、３１・
・・・通過／反転制御信号受信器、３２−１乃至５２−
Ｎ・・・・受信回路の出力。 吊　り人　インターナショナル・ビジネス・マシ←ノズ
・コーゆｂ−クヨン代理人　弁理士　　山　　　本　　
　仁　　　朗（外１名）

Claims (2)

【特許請求の範囲】
1. （１）２つの集積回路チップ間でＮビット論理信号を伝
   送する友めの伝送装置であって、送信チップが半導体素
   子のオン状態もしくはオフ状態に依存する論理レベルの
   信号を与える少なく共Ｎ個の出力端子を有し、受信チッ
   プが少なく共Ｎ個の入力端子金有する装置において、 上記送信チップのＮ個の出力端子の１つに各々に接続さ
   れたＮ個の入力を有し、上記半導体素子がオンに転ぜら
   ’ａた稟によって供給される論理レベルの数が半導体素
   子をオフに転ぜられる事によって供給される論理レベル
   の数より多い時に反転制御信号を与え、反対の場合に通
   過信号を与える１個の出力を有する通過／反転制御信号
   発生装置と、 送信チップの各１個の端子に接続嘔れ几データ入力、上
   記発生′４ｉ７ｃｔの出力信号を受取る制御入力、及び
   上記制御信号の状態に依存して、反転されたデータ入力
   信号、もしくは反転されないデータ入力信号を与える出
   力を有するＮ個の選択的反転駆動回路と より成る事を特徴とする論理信号のチップ間伝送装置。
2. （２）　　上記伝送装置はさらに夫々上記反転駆動回路
   の各出力に接続さｔＬｆｃ入力及び上記受信チップの入
   力に接続された出力を有するＮ本の電気的接続線と、 上記発生装置の出力に接続された入力を有する第（Ｎ＋
   １）番目の電気的接続線と、 各々上記Ｎ本の電気的接続線の出力に接続されたデータ
   入力及び上記第（Ｎ＋１）番目の電気的接続線の出力に
   接続された制御入力及び上記制御信号の論理レベルに依
   存して上記データ入力の信号が反転てれ、もしくは反転
   されないで現われる出力金有するＮａの制御される反転
   受信回路を含む事を特徴とする特許 の論理信号のチップ間伝送装置。