JPS58500349A - 放送パケツト交換使用のデ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 放送／ｌｌケラト交換使用データ処理システム技術分野 この発明は、複数のサブシステムと、複数対の第１及び第２送信ラインと、前記 対の送信ラインをリンクするスター（ｓｔａｒ）カプラとを含み、前記対のどち らかの前記第１の送信ラインから受信した信号を前記対の送信ラインのすべての 前記第２の送信ラインに送信するようにしたデータ処理システムに関する。

上記のスター・カプラとは、共通点と思われるカップリング装置、すなわち複数 の局から信号を受信してその信号をミックス又は混合し、論理オアして発生した 信号をすべての局に返送するカップリング装置を意味するものとする。

背景技術 ここに指定するデータ処理システムはＩＥＥＥ−Ｔｒａｎｓａｃｔｉｏｎｓ　ｏ ｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ、Ｃ０Ｍ−２６，Ａ　７　。

１９７８年７月、９８３−９９０頁に掲載されている°’Ｆｉｂｅｒｎｅｔ：Ｍ ｕｌｔｉｍｏｄｅ　０ｐｔｉｃａｌ　Ｆｉｂｅｒｓ　ｆｏｒ　Ｌｏｃａｌ　Ｃｏ ｍｐｕｔｅｒＮｅｔｗｏｒｋｓ’と題するＲａｗｓｏｎ及びＭｅｔｃａｌｆ　両 氏の記事から知ることができる。この記事に記述されている一実施例によると、 複数のホスト・コンピュータが相互に接続され、その各ホスト・コンピュータは 一対の電線により、対応する対の光学ファイバ・ケーブルに接続されている夫々 のソース及び検出装置に接続される。

該対の光学ファイバ・ケーブルは複数の、ｒ−トを持つ送信スター・カプラに接 続される。そのシステムに相互接続することができるコンピュータの最大数はス ター・力ｆうの、！？−）の数に対応する。従って、システムに接続されるコン ピュータの数の増加を希望する場合には、更に数の多いホードを持つスター・カ プラと交換すれば°よい。

故に、この公知のシステムは与えられたスター・カプラに与えられた。ｆ−）の 数に制限があるため、その拡張が制限されるという欠点を持つ。

発明の開示 この発明の目的は、容易に拡張できるデータ処理システムを提供することでちる 。

従って、この発明は前記対の送信ラインの各々には複数の前記サブシステムが接 続され、前記第１の送信ラインは関連する複数のサブシステムのいずれか１つか ら送信された信号を伝送する用に当てられ、前記第２の送信ラインは関連する複 数のサブシステムのすべてが受信するように信号を伝送する用に供される。

この発明によるデータ処理システムは夫々対の送信ラインにサブシステムを追加 接続することができるため、容易に拡張しうるということがわかる。

図面の簡単な説明 次に、添付図面を参照してその例によりこの発明の詳細な説明する。

第１図は、スター・カプラ及び複数の局を含み、各局が一対の送信ラインでスタ ー・カプラにリンクされているデータ処理システムの簡潔ブロック図である。

第２図は、各局における複数のサブシステムを例示した第１図のデータ処理シス テムの簡潔ブロック図である。

第３図は、第１図及び第２図のデータ処理システムの１つの局において、そのサ ブシステムが各々スター・カプラからの対の送信ラインに接続されているプロセ ッサ・モジュール、メモリー・モジュール及びＩ１０モジュールを含むようにな した複数のサブシステムを詳細に表わした簡潔ブロック図である。

第４図は、各システム・バス・インタフェースをシステム・バスに接続するバス ・ドライバ回路及びバス・レシーバ回路を表わす回路図である。

第５図は、第１図及び第２図のデータ処理システムに使用することができる受動 光学スター・カプラのブロック図である。

第６図は、第１図及び第２図のデータ処理システムに使用することができる能動 光学スター・カブラリ簡潔ブロック図である。

に使用することができる電気スター・カプラの簡潔ブロック図である。

第８図は、第１図及び第２図のデータ処理システムに使用することができる磁気 スター・カプラの簡潔ブロック図である。

第９図は、第３図のゾロセ、す・モジュールの１つを例示した簡潔ブロック図で ある。

第１０図は、第３図のメモリー・モジュールの１つを例示した簡潔ブロック図で ある。

第１１図は、第３図に示すＩ１０モジュールを例示した簡潔プロ、り図である。

第１２Ａ図及び第１２Ｂ図は、第１図及び第２図のサブシステムから送信するメ ツセージのポーマットを例示する図である。

第１３図は、各サブシステム又はモジュールを第３図のシステム・バスに接続す るシステム・バス・インタフェースの簡潔ブロック図である。

第１４図は、第１３図のシステム・バス・インタフェース内の回路の詳細を例示 したブロック図である。

第１５図は、第１４図のシステム・バス・インタフェースに示され九メ、セーノ 制御回路の詳細なプロ。

り図である。

第１６図は、クロック信号ＸＯ及びＸｌの性質を例示した波形図である。

第１７Ａ図、第１７Ｂ図及び第１７Ｃ図は、第１４図のシステム・バス・インタ フェースの一般的動作を例示した流れ図である。

第１８図、第１９図及び第２０図は、第１図及び第２図のデータ処理システムに メツセージが送信される３つの模範的場合を例示した図である。

第２１図は、各サブシステムの局部メモリーの内容を例示した図である。

第２２Ａ図及び第２２Ｂ図は、第２１図の局部メモリーのメールボックス（郵便 箱）エントリのポーマットを例示した図である。

第２３図は、第１４図に表わしたＤＭＡと、制御及びステータス・レジスタとの 詳細を例示したブロック図である。

第２４図は、第２３図のコマンド・レジスタの内容を例示した図である。

第２５図は、第２３図のステータス・レジスタの内容を例示した図である。

第２６図は、第１４図のシステム・バス・インタフェースに表わしたスヮンプ（ ｓｗａｍｐ）回路及び遊び検出回路の詳細なブロック図である。

第２７図は、データ処理システムの代替実施例を例示する簡潔ブロック図である 。

第２８図は、第２７図のデータ処理システムの１つの局内の複数のサブシステム を詳細に表わした簡潔ブロック図である。

第２９図は、第２８図の局の電気的折返路を与える配線・やターンを例示した図 である。

第３０図は、第２８図のプーアル−チャンネル・システム・バスに対する各サブ システム又はモジュールの接続を表わしたシステム・バス・インタフェースノ簡 潔ブロック図である。

第３１図は、第３０図のシステム・バス・インタフェース内の回路を詳細に表わ したブロック図である。

第３２図は、第３１図のシステム・バス・インタフェースのメツセージ制御回路 の詳細なブロック図である。

第３３図は、第３１図のシステム・バス・インタフェースのチャンネル選択回路 の中の回路を例示したプロ、り図である。

第３４図は、第３１図のシステム・バス・インタフェースのメツセージ制御回路 に使用するためのりトライ（ｒｅｔｒｙ）回路の簡潔ブロック図である。

第３５図は、第３３図のりトライ回路の動作を例示した流れ図である。

発明を実施するだめの最良の形態 Ａ、データ処理システム１０（一般） 次に、第１図を見ると、そこには全体的且つ簡潔的形態でデータ処理システム１ ０が表わされている。該データ処理システム１０は各々が共同するケーブル１４ によって中央スター・カプラ１６にリンクされている複数の局１２を有する。各 ケーブル１４は第１の送信ライン１８と第２の送信ライン２ｏとからなる。

スター・カプラを使用するシステムには慣用的であるように、スター・カプラ１ ６は複数の局のいずれが１つに接続している第１の送信ライン１８がらその局で 発生し、又は発信した信号を受信する。その後、スター・カプラはその信号を発 生した局を含むすべての局に対して該信号を送信又は返信するために、第２の送 信ライン２０のすべてにその信号を発信する。

更に詳細に後述するように、この発明の実際の実施に際しては、各局１２は１個 の同一キャビネット内た収容されたデータ処理設備を含むように企図される。

故に、データ処理システム１ｏを実際の物理的形態で見るならば、各々がデータ 処理設備を収容する複数のキャビネ、トと、ケーブル１４＆ｔよってそれらキャ ビネットの各々に接続されたスター・カプラ１６を収容する中央設置のキャビネ 、トとを見ることができる。

後程明らかになる理由から、好ましい形態のデータ処理システム１０は局内網（ ｌｏｃａｌ　ｎｅｔｗｏｒｋ）である。

すなわち、局１２の設置場所は長距離間隔離れていないということに注目するべ きである。従って、各ケーブル１４は、例えば、３００フイート（約９１メート ル）より長くなく、たぶん局のすべては１箇の建物内に設置されるであろうし、 すべての実際上の目的のために単一の″コンピュータ、システム”とみなされる 。

更に１スター・カプラ１６は、その好ましい形態では、光学スター・カプラであ ることに注意を要する。

従って、各局１２からは光信号が発生し、第１の送信ライン１８を介してスター ・カプラ１６に伝送され、その後、スター・カプラ１６は第２の送信ライン２０ を介して局１２のすべてに対してそれら光信号を返送する。第１及び第２の送信 ライン１８，２０は各々が単一の光ファイバから成り、適当に被覆され、共に包 装されてケーブル１４を形成する。

次に、第２図を見ると、そこにはこの発明の一面によるデータ処理システム１０ の詳細が表わされている。

第２図に見られるように、各局１２は複数のサブシステム２４を含む。その各局 におけるサブシステム２４は図面では点線で囲まれており、それは物理的にも同 一キャビネットの中に収納されていることを表わす。

各第１の送信ライン１８はキャビネット又は局１２内の共同する内部送信ライン １８Ａを持ち、各第２の送信ライン２０も同じくキャビネ、ト又は局１２内にあ る共同する内部送信ライン２０Ａを持つ。サブシステム２４の各々は各サブシス テムが内部送信ライン１８Ａを介してメツセージを送信し、内部送信ライン２０ Ａを介してメツセージを受信するというように、内部送信ライン１８Ａ；２ｏｈ に接続される。

この発明の好ましい形態では、送信ライン１８Ａ。

２０Ａは各々が同軸電線又はケーブルによって形成され、電気信号を搬送する。

該電気信号は光学インタフェース（第２図に表わしていない）によって送信ライ ン１８．２０の光信号から変換され、又は光信号に変換される。加えて、十分に 後述するように、サブシステム２４の各々は送信ライン１８Ａ　、２０Ａに対す るほかのすべてのサブシステムの接続を中断することなく、その内部電送ライン １８Ａ、２ＯＡに接続又は結合することができる。従って、データ処理システム １０は、そのサブシステムは各局１２内で内部送信又は電送ライン１８Ａ、２０ Ａに沿った場所に追加接続することができるため、容易に拡張しうる利点を持つ 電気システムを提供するものであるということがわかる。

いずれか１つのサブシステム２４から送られたメツセージ若しくは情報パケット はサブシステム２４の全部に放送されるため、１つのサブシステム２４からほか のサブシステム２４に対してメツセージ・パケットを接続する通路の選択若しく は制御が行われない。従って、サブシステム２４は、メツセージ・・ｅケラトの 送信若しくは受信のために、対の第１及び第２の内部送信ライン１８Ａ　、２Ｏ Ａのすべてと、第１及び第２の送信ライン１８．２０のすべてと、スター・カプ ラ１６とをひとまとめにしてあたかも単一バスであるかのように動作する。この みせかけの単一バスを、この発明の説明のために、以下”システム・パス”と呼 ぶことにする。

第３図には、１つの局１２のキャビネ、ト内にあるサブシステムの詳細を表わす 。そこに見られるように、それらサブシステムはプロセッサ・モジュール２４Ａ １メモリー・モジュール２４Ｂ及びＩ１０モノニール２４Ｃとして表わしである 。これらプロセッサ・モジュール２４Ａ１メモリー・モジュール２４Ｂ１及びＩ １０モジュール２４Ｃの各々は゛ジーステム・パス・インタフェース２８を介し て内部送信ライン１８Ａ　、２０Ａに接続される。各システム・パス・インタフ ェース２８は第１３図乃至第１７Ｃ図について詳細に°後述するように、システ ム・パスに送信するメツセージを符号化する回路と、該システム・パスに送信さ れるメツセージにプリアンプル、ポストアンブル・フラグ及びＣＲＣビットを加 える回路と、システム・パスから受信したメツセージをデコードする回路と、受 信メツセージのエラーを検査する回路と、システム・・ぐスが共同するサブシス テム２４から送信可能となる送信前の遊び状態にあるかどうかシステム・／？ス を監視する回路と、他のモジュールからのメツセージがこの送信メツセージを妨 害してりるかどうかを確認するためにその共同するサブシステムから送信され九 メ、セージと受信メツセージとを比較する回路と、ゾロセッサ・コマンドを反復 することなく共同するサブシステムの局部メモリーからデータを読出し若しくは 局部メモリーにデータを書込むことができるようにするためにＤＭＡ　（直接メ モリー・アクセス）作用を実行する回路とを含んで構成される。

各ゾロセッサ・モジュール２４Ａと、メモリー・モノニール２４Ｂ、！：、Ｉ１ ０モノニール２４Ｃとの夫々に接続されているシステム・パス・インタフェース ２８は、第４図について後述する回路及びＴ−カプラによって内部送信ライン１ ８Ａ　、２０Ａの各々に接続される６次に、内部送信ライン１８Ａ　、２ＯＡは 、第３図に見られるように、光ソース３４と光検出器３６とを含む光学インタフ ェース回路３２によ°って外部光学送信ライン１８．２０に結合或は接続される 。

なお、第３図に見られるように、内部送信ライン１８Ａはプロセッサ、メモリー 、Ｉ／尚の各モジュールに接続され、第３図で右の方を指している矢印４０で例 示しているような一方の方向にメツセージを送信する。内部送信ライン２０Ａは 他方でゾロセ、す、メモリー、Ｉｌｏの各モノニールに接続され、第３図で左の 方を指している矢印４２で例示しているような反対方向に信号を搬送する。内部 送信ライン１８Ａを送信されるメツセージは電気信号の形のものであり、光学ソ ース３４で光信号に変換され、光学送信ライン１８に送信されて、光学スター・ カプラ１６１、に搬送される。

次に、光学スター・カプラ１６は光学送信ライン１８のいずれかから受信した光 信号をそのメツセージを発生したキャビネット若しくけ局１２に対するものを舎 兄られるように、送信ライン２０の光信号は各キャビネ、ト若しくは局１２の光 検出器３６で受信し、電気信号に変換されて内部送信ライン２０Ａに通される。

プロセッサ、メモＩＪ−，Ｉ１０の各モジーールのすべては、ちょうどそのとき 同一メツセージを送信しているだろうモノー−ルに対するものをも含む内部送信 ライン２０Ａを介して送信されてきたメツセージ又は信号を受信する。

この発明の代替形式として、内部送信ライン１８Ａ。

２０Ａを夫々直接外部ライン１’８　、２０に接続することもでき、又は一体的 に形成することさえできる。すなわち、例えば、内部送信ライン１８Ａを光学ラ インにし、外部光学送信ライン１８の一体的終端部にすることができ、内部送信 ライン２０Ａも光学ラインとして外部光学送信ライン２０の一体的終端部とする よう構成することができる。そのような場合、光学インタフェース３２はなく、 各システム・パス・インタフェース２８は適当な光学Ｔ−カグラによって内部送 信ライン１８Ａ　、２ＯＡに接続される。

しかし、第１図乃至第３図に示すようなシステム１０に使用するような電線１８ Ａ　、２０Ａを使用するのは、安価な電気同軸ケーブルとＴ−コネクタを使用す ることができるために好ましい方法である。電気導体はキャビネット若しくは局 １２内で無線周波障害（ＲＦＩ）及び電磁障害（ＥＭＩ）から適当に遮蔽される 。局１２の各々から離れる光学送信ライン１８．２０はそれが光学ファイバであ るため、ＲＦＩ及びＥＭＩを受けないので、そこには好ましいものである。

Ｂ、パス・ドライバ回路４６及びパス・レシーバ５８第４図には、システム・パ ス、インタフェース２８を内部送信ライン１８Ａ、２０Ａに対し、物理的且つ電 気的に接続する各該システム・パス・インタフェース内の回路が例示しである。

図示する゛ように、モノニール若しくはサブシステム２４のいずれか１つから送 信されたメツセージがシステム・パス・インタフェース２８のパス・ドライバ回 路４６を通過する。パス・ドライバ回路４６はショットキ（Ｓｃｈｏｔｔｋｙ） 　ＴＴＬドライバ４８を含み、その出力がトランジスタ５０を介して送信ライン １８Ａに接続される。トランジスタ５０のエミ、りは適当な普通の同軸Ｔ−カプ ラ５２によって物理的にライン１８Ａに接続される。トランジスタ５０のコレク タは電源十Ｖに接続され、抵抗５４はトランジスタ５０のペースと電源＋Ｖとの 間に接続される。送信ライン１８Ａに出力された信号は両方向に伝搬しようとす るが、矢印４０（第３図及び第４図）の方向に伝搬した信号のみが光学インタフ ェース３２（第３図）で光信号に変換され、スター・カプラ１６に送られる。

引続き、第４図において、送信ライン２ＯＡを介して光検出器３６（第３図）か ら矢印４２の方向に伝搬する信号は同軸Ｔ−カプラ５６を用いて、ＴＴＬライン ・レシーバ５８を含むバス・レシーバ回路に送信される。

レシーバ５８で受信シタメツセージはシステム・バス・インタフェース２８を通 過した後に、共同するモジュール２４Ａ、２４Ｂ又は２４Ｃに供給される。

Ｃ，スター・カプラ１６．１６Ａ、１６Ｂ、１６Ｃかくして、スター・カプラ１ ６によって局１２がリンクされていても、データ処理システム１０は容易に拡張 可能であるということが上記の説明から明らかとなったであろう。各局１２のキ ャビネット内にある内部送信ライン１８Ａ　、２０ＡはＴ−カプラ５２　、５６ を用いて非破壊的にタップを出すことができる。従って、追加することができる プロセッサ・モノニール２４Ａ１メモリー・モジュール２４Ｂ、Ｉ１０モジュー ル２４Ｃの数は、各キャビネ、ト内にモジュールを設置するに十分な容積がある 限り、理論上無制限（無制限のバス容量が与えられる）である。

処理若しくはメモリーの要求が増加したときに、データ処理システムを拡張する ことができるということが期待されるため、最初小さい容量のコンピュータだけ を必要とする顧客にとっては、１個のキャビネット若しくは局１２から成るシス テム１０の使用で十分であろう。そのような場合、処理及びメモリーの増加が要 求されたときに、使用者は、まず最初、上記１個の同じ局内にサブシステム２４ を追加することができる。

その後、更に増加を必要としたときに、使用者ははじめて複数の局若しくはキャ ビネットをリンクするために、スター・カプラ１６を用いるようにすることがで きる。最初、唯１つの局若しくはキャビネットを必要とした場合には、外部送信 ライン１８とスター・カプラ１６及び外部送信ライン２０とで形成されるその局 に対するシステム・バスの折返し送信路は、第３図の点線で見られるように、一 本の接続送信ライン６２で置換えることができる。該接続送信ライン６２は同軸 電線から成り、２本の内部送信ライン１８Ａ　、　２ＯＡ間の電送路を提供する 。そこに接続ライン６２を設け、第３図の局１２内のモノー−ル２４Ａ、２４Ｂ 、２４Ｃのいずれか１つがメツセージを送信する場合、そのメツセージはライン １８Ａを伝送され、接続ライン６２を横切り、ライン２０Ａに沿ってそのモジュ ールの各各に戻される０勿論）接続ライン６２が使用されるときには光学インタ フェースの必要はない。

次に、第５図を見ると、そこには１つの好ましい形のスター・カプラ１６の詳細 が表わしである。スターカプラ１６は受動スター・カプラでおり、それは受信し た光信号の増幅も再生成をもしないことを意味する。

第５図に見られるように、スター・カプラ１６は円筒ガラス心から成る混合要素 或はロッド６４を含み、各外部送信ライン１８（第１図、第２図、第３図）の１ つを構成するファイバは混合ロッドの一端面６６で終端する端部を持つ。又、各 外部送信ライン２０（第１図、第２図、第３図）の１つを構成する光学ファイバ は混合ロッド６４の反対側の端面６８で終端する端部を持つ。従来同様、スター ・カプラ１６は、送信ライン１８．２０の各ファイバが混合ロッド６４の端面６ ６．６８と光学的に整合されるように作られる。

送信ライン１８のいずれか１つから端面６６を通して混合ｏノド６４に光信号が 送信されると、該光信号は混合口、ドを通して対抗する端面６８に均等に分配さ れ、送信ライン２０の各々に送出される。

第５図に示すようなスター・カプラ１６の機能を実行する市販の受動スター・カ プラ１６は例えば５ｐｅｃｔｒｏｎｉｃｓ　Ｉｎｃｏｒｐｏｒａｔｅｄ（Ｒｅｃ ｈａｒｄｓｏｎ、Ｔｅｘａｓ）　販売の１６ポート・スター・カプラ（製品番号 ５ＰＸ３７２０）を使用することができる。

もし、データ処理システム１０が能動スターカプラの使用を正当と認める程十分 に長い光学送信ラインを使用するような状況下においては、第６図に示すような 代替のスター・カプラ１６Ａがより適切である。能動スター・カプラ１６Ａは送 信ライン１８の１つを使用して局１２のいずれか１つから受信した光信号を増幅 して後、その増幅した光信号を送信ライン２０を用いて局１２のすべてに返送す る。第６図に見られるように、各局１２と共同する各対の送信ライン１８．２０ は光学カシラフ４によってスター・カプラ１６Ａに接続される。送信ライン１８ のいずれか１つから受信した信号はカプラ７４を通して光学ファイ・ぐ７６に送 られる。その後、各ファイバ７６の信号はチー・母−ド・ウェーブガイド８０に 送られ、そこで光信号は光検出器８２に向けられる。光検出器８２は光信号を電 気信号に変換し、電気信号は電気増幅器８４で増幅される。

増幅された電気信号は適当なソース・ドライ／＜回路及び光学インタフェースを 含む光ノース８６に送られて、そこから複数の光学ファイバ８８に増幅した光信 号を供給する。ファイバ８８の各々はカプラ７４において送信ライン２０の各１ に結合されて、増幅した光信号を各局１２に返送する。電源９０は光検出器８２ 、増幅器８４、光ソース８６に対して十分な動作電圧を供給する。第６図のスタ ー・カプラ１６Ａのような能動光学スター・カプラの更に詳細な説明については 、Ａｍａｒ　Ｊ、　Ｓｉｎｇｈに発行した米国特許第４，２３４，９６８号を参 照するとよい。

この好ましい実施例においては、データ処理システム１０のスター・カプラ１６ は光学スター・カプラであり、局１２の各々をスター・カプラに接続する送信ラ イン１８．２０は光学ファイバ又はラインであるが、この発明の範囲内で他の形 式のスター・カプラを使用することもできることを理解するべきである。第７図 に表わす電気スター・カプラ１６Ｂはスター・カプラが電気信号を受信し送信す る回路を含むものであり、代替的にデータ処理システム１０に使用することがで きるものである。

第７図に例示するように、対の外部送信ライン１８′及び２０′が局１２と上記 のスター・カプラ１６Ｂとをリンクする。その各ライン１８’、２０’は前述の 好ましい実施例に使用したような光学ファイバではなく、対の撚線電気導体から 成るものである。゛各送信ライン１８’の導体は局１２０１つから電気信号を搬 送し、シングル出力ライン・レシーバ９０の入力端子に接続される。各送信ライ ン２０′の導体はシイグル入力ライントライバ９２の出力端子に接続されて、ス ター・カプラ１６Ｂからの電気信号を局１２の１つに返送する。

各レシーバ９０の出力と各ドライバ９２の入力とは共通電線９４で接続される。

従って、いずれか送信ライン１８′の１つからレシーバ９０の１つが信号を受信 すると、その信号は共通電線９４を通して各ドライバ９２に供給される。各ドラ イバ９２はその信号を共通電線９４から送信ライン２０′の各々に供給して、局 １２の全部にその信号を返送する。レシーバ９０［ライン・レシーバ回路Ａ　１ ０１１５を用いてもよく、ドライバ９２はオアーノア回路Ａ１ｏ１ｏ１を用いて もよい。

両回路ともＳｉｇｎｅｔｉｃｓｊｎｃ、（Ｃａｌ　１ｆｏｒｎｉａ、５ｕｎｎｙ ｖａｌｅ）から購入することができる。又、スター・カブ２１６Ｂレシーバ９０ 及θドライバ９２に適当な動作電圧を供給する。

第８図に表わす磁気スター・カプラ１６Ｃもデータ処理システム１０に代替的に 使用することができる。

外部送信ライン１８’、２０’も上記同様、一対の撚電気導体で構成することが でき、その各送信ライン１８′。

２０′はコア又は口、ド１００に沿って設けられた夫々のコイル９６及び９８に 形成することができる。コイ・ル９６はコイル９８に対して反対に巻かれる。ロ ンド１００はフェライトのような適当な強磁性材料から成り、そのため、送信ラ イン１８’のいずれか１つから電気信号を受信すると、ロッド１００内の磁束に 変化を生じさせ、対応する信号が送信ライン２０′の各々に供給される。スター ・カプラ１６Ｃは適当な遮蔽キャビネ、ト内に設けることができるが、第７図の 電気スター・カプラ１６Ｂとは異なり、受動であって、電源を必要としない。

Ｄ、モノニール２４Ａ、２４Ｂ、２４Ｃ再びＭ３図を参照する。前に注意したよ うに、各局１２内で内部送信ライン１８Ａ　、２０Ａに沿い、メモリー・モノニ ール２４Ａ及びプロセッサ・モジュール２４Ｂを追加しうる能力はシステム１ｏ がそのメモリー容量又は処理容量のいずれかを希望に応じて増加することができ るようにする。ｆロセ、す・モノニール２４Ａ１メモリー・モジュール２４Ｂ、 Ｉ、角モジュール２４Ｃは内蔵式（Ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ）として考慮 することができ、その回路の多くは１個又は数個のＶＬＳＩ（超大規模集積回路 ）チップに夫々形成することができる。各モジーールは自己のプロセッサとその プロセッサで処理されるべきデータを記憶する局部メモリーとを持？。しかし、 従来のシステムとは対照的に、第１図のデータ処理システム１０は通常°の処理 の仕事に加え、メモリー若しくは周辺装置の動作の制御の両方を実行するような 単独プロセ、すを持たない。むしろ、各メモリー・モジュール２４Ｂは自己のモ ノニールのメモリー動作を管理し、どの処理モノニール２４Ａがらも独立してこ れらメモリー動作を管理するに十分な処理能力を有する。加えて、各処理モノニ ール２４Ａは該ノロセ、す・モノニールがどのメモリー・モノニールをも頻繁に アクセスする必要がないようにするために、ほかのモジュールと共有していない 十分な容量のメモリーを所有する。

勿論、データ処理システム１０は適当なデータ・エントリ及びデータ出力点を必 要とし、それらは各々工／′０モノニール２４Ｃで提供される。各Ｉ１０モノニ ール２４Ｃは下記で詳述するように、周辺装置に接続され、必要な処理及びメモ リー能力を含んで、周辺装置と処理モノニール２４Ａ或はメモリー・モノー−ル ２４ｊ３の１つとの間のデータ転送を管理する。

第９図、第１０図、゛第１１図は、各ゾロセッサ・モジュール２４Ａ１メモリー ・モジュール２４Ｂ及びＩ１０モジュール２４Ｃ夫々の構造を詳細に表わす。

１、ゾロセッサ・モジュール２４Ａ まず、第９図を参照する。そのプロセッサ・モノー−ル２４Ａは作業ゾロセ、す １０６と局部プロセッサメモリー１０８とを含むということがわかる。作業ゾロ セッサ１０６と局部メモリー１０８とは内部プロセッサーメモリー（Ｐ−Ｍ）バ ス１１０で接続される。そのようにして、従来方式に従い、作業プロセッサは局 部メモリー１０８のアドレス可能なメモリー場所からソフトウェア・インストラ クションを読出し、及び局部メモリー１０８のアドレス可能なメモリー場所から データを読出し、そこにデータを書込むようにすることができる。°°作業ゾロ セ、す”の言葉は、プロセッサ１０６がソフトウェア・プログラムの実際の遂行 を実施し、データ処理システム１ｏに供給する作業又は仕事を完成するようにス テップするため、そのパプロセ７す１０６”を呼ぶ場合に使用される。作業プロ セッサ１０６は共同する局部メモＩＪ−１０８に関係する或るメモリー管理動作 を実行することはできるが、メモリー・モノー−ル２４Ｂに対して単にデータを 要求し、供給する以外、すべてのメモリー・七ノーール２４Ｂの中で実行するメ モリー・動作をも制御することはない。

局部メモリー１０８は普通のプロセッサ・キャッジ、　（Ｃａｃｈｅ）メモリー に見られるような適当な高速アクセス・メモリーでよい。そのため、局部メモリ ーのソフトウェア及びデータは作業プロセ、す１０６が使用する必要があるとき に１すばやく供給することができる０しかし、局部メモＩＪ　−１０８は、作業 プロセッサが与えられたソヨブ又は仕事の完遂のために通常必要とするデータを その局部メモリー１０８に十分記憶しておかなければならないために十分な大き さであり、事実、従来のキャッジ−・メモリーより大きいものである。プロセッ サ・モジュール２４Ａが大キナデータプロ、りを必要としたときにのみ、作業ゾ ロセッサ１０６はメモリー・モジュール２４Ｂの１つ若しくはＩ１０モノニール ２４Ｃの１つにデータを要求するリクエストを送らなければならない。その結果 、プロセッサ・モジュール２４Ａとメモリー・モジュール２４Ｂとの全部を相互 に接続するシステム・バスは過度のデータ・リクエスト数で混雑することはない 。むしろ、各作業デロセ、すは自分の局部メモＩＪ　−１０８内の仕事を完成す るために必要なデータを頻繁にめることができる。作業プロセッサ１０６がメモ リー・モノニール２４Ｂの１つにのみ記憶されているデータ・ブロックを必要と するか、Ｉ１０モジュール２４Ｃの１つを通して周辺装置から得なければならな いデータ・ブロックを必要とする場合には、リクエストを放送する。

リクエストは必要とするデータを持つモノニール（とデータを要求しているモジ ュールと）のアドレス又は同一性を含むメツセージの形式でシステム・バスに出 力されるため、アドレスされたモジュールはリクエストを受信し、それを行うこ とができる。

２、メモリー・モジュール２４Ｂ 第１０図に表わすメモリー・モノニール２４Ｂはメモリー・プロセ、す１１２と 、高速メモリー１１６及び大容量バルク・メモリー１１８を有する局部メモリー １１４とを含む。メモリー・ノ゛ロセッサ１１２は内部プロセッサーメモリー（ Ｐ−Ｍ）バス１２０によって高速メモリー１１６及びバルク・メモリー１１８に 接続され、プロセッサ・モノニール２４Ａのいずれが１つからのリクエストに応 答して、高速メモリー１１６又はバルク・メモＩＪ　−１１８のいずれかに記憶 されているデータを呼出すことができるようにする。該高速メモリー及びバルク ・メモリーは従来の階層的構造に配置され、高速メモリー１１６は高速、アクセ スＲＡＭであり、バルク・メモリー１１８は、例えば、アクセス速度は遅いが高 速メモＩＪ　−１１６より相当大きな記憶容量を持つ磁気ディスクで良い。メモ リー・プロセッサ１１２は、下達するように、高速メモリー１１６とバルク・メ モＩＪ　−１１８間のデータの転送を含む多数のメモリー管理動作を実行する。

メモリー・デロセ、す１１２は多くの従来形データ処理システムにおいて、中央 作業プロセ、すが実行するような多くのメモリー動作を実行するようマイクロプ ログラムされる。

メモリー・ゾロセ、す１１２によってこれらの動作を実行することにより、ゾロ セッサ・モジュール２４Ａとメモリー・モジュール２４Ｂ間で必゛要なリクエス ト又はコマンドは非常に減じられ、プロセ、す・モノニール２４Ａとメモリー・ モノニール２４Ｂ間の相互の通信を少くし、作業ゾロセ、す１０６が動作するソ フトウェアに対する影響を最低にして、容易にデータ処理システム１０を拡張し うるようにする。

メモリー・ゾロセッサ１１２で実行するメモリー動作の形式は次のものを含む。

（１）　読出リクエスト・書込リクエスト及びその他のメモリー呼出動作を受信 し、その動作を行う。

（２）　１つのゾロセ、す・モジュール２４Ａによってデータが呼出されたなら 、その他の全ゾロ上。

す・モジュール２４Ａに対しては該データは呼出不能にすることができるように 所有権制御を５ 行う。

（３）他方だけが呼出したデータを各々２つのプロセッサ・モジュール２４Ａが 要求したため、該２つのモジュール２４Ａが停頓するのを避けるために全体的な 要求管理作用を実行する。

（４）そこに向けられたキーー保有メッセーノのトップにあるメツセージを取り 上げ、又は作用するメツセージを各プログラムが自由に採用しうるというように するために、メモリー・モソ一ルに記憶され、種々のゾロセッサ・モジュール２ ４Ａで実行するプログラムに送られ及びそこから送られるメツセージのリスト又 はキューを保持することによって、キュー管理作用を実行する。

（５）プロセッサ・モジュール２４Ａの１つによって行われる各ジョブに対して 開始時間及び終了時間を与えることができるように時刻（ｔｉｍｅ−ｏｆ−ｄａ ｙ）サービスを実行する。

（６）　もし、ファイル又はデータ・ブロックが壊れるか若しくはメモリー・モ ジュールが壊われ、データが臨界的状態の場合に、プロセッサ・モノニールによ って複製ファイルを呼出すことができるようにするために、独立のメモリー・モ ノー−ルを使用して成るデータ・ファイルを複製するＯ （７）　メモリー・モノニール内で高速メモリー１１６と低いアクセス速度のバ ルク・メモリー１１８間でデータを転送する。

（８）デロセ、す・モジュールが関係データの物理的場所を知る必要がないよう にするため、バルクメモリー内のス被−スを管理し、配置する。

３、Ｉ沖モノニール２４Ｃ 第１１図はＩ１０モジュール２４Ｃを詳細に表わす。

そこに例示するＩ１０モジュール２４ＣはＩ１０プロセッサ１２２、局部１沖メ モリー１２４、及びＩ１０インタフェース回路１２６を含む。ｌ１０ｆロセ、す １２２は内部プロセッサーメモ！、ｌ　−（Ｐ−Ｍ）バス１２８によって局部Ｉ １０メモリー１２４及びＩ１０インタフェース回路１２６に接続される。Ｉ１０ インタフェース回路１２６は、キーボード、ＣＲＴディスプレイ・プリンタ、磁 気テープ・ユニ、ト又は同様なもののような周辺装置に接続される。

データはＩ１０モノニール２４Ｃによって、システム１０内に転送され、又はシ ステム１０から転送することができる。もし、ゾロセッサ・モノニール２４Ａ又 ハメモリー・モノニール２４Ｂのいずれかが周辺装置からのデータを必要とする なら、周辺装置に接続されるＩ１０モジュール２４Ｃの着信先アドレスを持つメ ツセージがシステム・バスを介して送信され、局部Ｉ１０メモリー１２４に記憶 される。Ｉ１０プロセッサ１２２は局部Ｉ１０メモリー１２４に記憶されている メツセージを使用してデータを得るための特定のコマンドを発生するだろう。そ のコマンドはＩ１０インタフェース回路１２６を介して周辺装置に送られる。デ ータは周辺装置から返送され、ｌ１０ｆロセ、す１２２がそのデータを含むメツ セージを組立てるまで、局部Ｉ１０メモリーに記憶される。そのメツセージはデ ータを要求又はリフニストスるモジュールの着信先アドレスを持チ、システム・ バスを通して送信又は放送される。

勿論、他の情況下では、周辺装置自体もデータの転送を始動することができる。

そのような場合には、周辺装置は局部Ｉ１０メモＩＪ　−１２４にデータを負荷 し、それに応答してｌ１０ｆロセ、す１２２はデータを含むメツセージを選ばれ たメモリー又はプロセッサ・モジュールに送信する。

図示してはいないが、どのモノニール２４Ａ、２４Ｂ。

２４Ｃでも、例えば、完全に独立した第２のシステム１０内、別の第２のシステ ム・バス・インタフェース（図示していない）を用いて該モジュールのＰ−Ｍバ スに接続することによって、１本以上のシステム・バスに接続することができる 。その上、モジュールのどれも、追加のシステム・バス・インタフェース（図示 していない）を用いて、そのモジュールと成る他のモノー−ル間でだけデータを 転送するために単独に使用することかできる追加のシングル・バスに接続するｔ ともできる。この発明の部分ではないが、そのようなシンクル・バスによる接続 社、２つのサブシステム又ｔモジュールが相互にのみ通信する必要がある場合で 社、上記のシステム・バスの使用は不相応であるから、そのような場合、上記シ ングル・バスは便利であろう。

Ｅ、メツセージ・ホーマット 第１２Ａ図及び第１２Ｂ図にはメツセージのホーマットが表わされており、それ はシステム・バスを通してモジュール又はサブシステム２４のいずれかから他の サブシステム２４の１つに送信される。各メツセージは、図面では多数のフィー ルドを持つように表わされ、各フィールドのバイトの数はそのフィールドの上の 括弧内に表わしである。第１２Ａ図及び第１２Ｂ図に見ることができるように、 メツセージは２つの形式のうちの１形式でよい。すなわち、 （１）　ヘッダ専用メツセージ、又は （２）へ、ダ及びデータ・メツセージである。

後程明確にする理由から、各メツセージは常にシステム・バスの遊び状態が先行 し、該遊び状態が後に続くようにする。

゛ヘッダ専用メツセージ”はメツセージがデータ又はす〜ビスの要求、ステータ スに関する情報又は量が制限されたデータ情報等のみを含む場合に、一方のサブ システムから他方に送られるメツセージである。他方、゛へ、ダ及びデータ・メ ツセージ”はへ、ダ制御情報と、着信先サブシステムの局部メモリーに記憶され るべき同行のデータ・ブロックとを含み、一方のサブシステムから他方に送信さ れるメツセージである。

それら一般的に′へ、ダ専用”（ｈｅａｄｅｒ−ｏｎｌｙ）又は′１へ、ダ及び データ”（ｈｅａｄｅｒ　ａｎｄ　ｄａｔａ）形式と呼ばれる形式のメツセージ は当業者に周知のものであり、結局、そのようなメツセージが個々のサブシステ ム２４を動作させる一般的方法はこの発明の部分を形成するものではなく、これ 以上詳細な説明を要しない。

次に、特に第１２Ａ図を参照する。そこには、ヘッダ専用メツセージが下記の順 序で１０フイールドちる（２）第１のシングル・フラグ （３）着信先アドレス （６）オノショナル・ヘッダ・データ （７）周期的冗長コード（ＣＲＣ） （８）第２のシングル・フラグ （９）　ポストアンブル （１（）　、ｔ？ラストポストアンブル（ｐｐ）ヘッダ専用メツセージのプリア ンプルはメ、セーノが始まることをすべての受信サブシステムに表示する。

プリアンプルは送信サブシステムがシステム・バスに遊び状態を検出した後での み発生する。プリアンプルは、例えば２つのフラグ・キャラクタから成る。この 発明の好ましい形式では、各フラグ・キャラクタは次のように１バイト（８ビツ ト）から成るものを企図している。すなわち、例えば０１１１１１１０”である 。

プリアンプルの発生後、シングル・フラグ・キャラクタを発生し、その後そのメ ツセージの指定着信先のアドレス又は複数のアドレスをサブシステムの各々に表 示する２つの１バイト着信先アドレスを発生する。

更に後述するように、各サブシステム２４と共同するシステム・バス・インタフ ェース２８はその共同するサブシステム独自のアドレス又はその共同するサブシ ステムを含むサブシステム・グループのグループ・アドレスを認識する回路を含 む。

この発明の好ましい形式では、各サブシステム２４に付随する唯一の１バイト・ アドレスに加え、数個の１バイト・グループ・アドレスがあり、それらは下記の ものを含むことが企図される。

（１）　メモリー・モジュール・グループ・アドレス（２）アプリケーション若 しくは作業プロセッサ・モレス （４）テートベース・プロセッサ・モジュール・グ必要に応じてその他の利用可 能なグループ・アドレスを割当てることができる。

着信先アドレス・フィールドがメモリー・モジュール・グループ　アドレスを表 わすアドレスを持つときには、データ処理システム１０の中のすべてのメモリー ・モジュールは着信先サブシステムであシ、メツセージの送信が成功した場合に は、その全メモリー・モジュールが送信したメツセージを受信してそれに作用す る。同様にして、着信先フィールドが作業プロセッサ・モノー−ル・グループ・ アドレスを含む場合には、ユーザ若シくはアプリケーション・タスクを実行する 該システム１０内の全プロセッサ・モジュールはそのメツセージを受信して作用 する。又、着信先フィールドがＩ７’Ｏゾロセ、す・モジュール　グループ・ア ドレスを含む場合には、入力／出力作用を実行する２システム内の全プロセッサ はそのメツセージを受信して作用する。最後に、着信先フィールドがデータ・ベ ース・プロセ、す・モジュール・グループ・アドレスを含む場合には、データ・ ベース作用を実行するデータ処理システム１０内の全プロセッサ・モジュールは 送信されたメツセージを複写し、それに作用する。データ・ベース・プロセッサ ・モノユールハ、メモリー・モジュールと類似するが、必要なプログラミングを 所有することができ、ソース（ｍｅｒｇｅ）、ソート（ｓｏｒｔ）又はそのほか そのような記憶データに対する成る処理作用を実行する。

着信先アドレス・フィールドは２バイト幅であるため、それは独自の２つのサブ システム・アドレスが、２つのグループ・アドレスが、又は１つのサブシステム ・アドレスと１つのグループ・アドレスを含むことができる。加えて、そのアド レスはメツセージを送信している正に送信中のサブシステムに対するアドレスと することができないという理由はない。

又、第１２Ａ図には、へ、ダ専用メ、セージのソース・アドレス・フィールドを 見ることができる。それは１バイト情報から成り、着信先アドレス・フィールド の後に続く。ソース・アドレスはメツセージの発生源を着信先サブシステムに知 らせる。すなわち、該発生源ハシステム・パスにメツセージを発生スルサブシス テムである。１バイトから成るオイレーション（ｏｐ）コード・フィールドはソ ース・アドレスの後に続き、送信しているメツセージの種類を着信先サブシステ ムに表示する。ｏＰコードはその最上位ビットで、そのメツセージが第１２Ａ図 のようなヘッダ専用メツセージであるか、第１２Ｂ図のようなヘッダ及びデータ メツセージであるかを指示するようにしている。その上、ＯＰコードの残りのど 、トは着信先サブシステムに対しそのメツセージが表示するコマンドの種類を表 示する。これらコマンド及びコマンドに応答する着信先サブシステムの特定の動 作はこの発明の部分を形成しないので、ここで詳細に説明することは避ける。勿 論、サブシステムが実行するタスクの種類に従って、ＯＰコード・フィールドの ビットで表わされるべき適当なコマンドは多くの従来のデータ処理システムのコ マンド群の中に見いだすことができる。

ＯＰコードに続き、可変長（０乃至３２にバイト）のオゾショナル・データ・フ ィールドが置かれる。こレバ、例えば、オイランド又はへ、ダのｏＰコートテ表 わされるコマンドの実行のために必要なその他のヘッダ・データを含む。更に詳 細に下達°するこの発明の一面に従い、そのデータ・フィールドは、モジヘッダ 専用メツセージがデータのためのリクエストであれば、発信又はソース・サブシ ステムの局部メモリーのデータ開始アトＬ／ス（ＤＳＡ）を含む。オゾショナル ・ヘッダ・データ・フィールドの後には、２バイト（１６ビツト）の周期的冗長 コード（ＣＲＣ）フィールドカ続く。ＣＲＣフィールドのＣＲＣチェック・ビッ トはデータ処理システム１０の各サブシステムがＣＲＣチェック・ビットに先立 つすべてのビットの有効性を検査することができるようにする。

ＣＲＣフィールドの次に各サブシステムと共同するシステム・パス・インタフェ ース２８にそのメツセージのポストアンブル・フィールドの受信の準備をさせる もう１つのフラグ・キャラクタが続く。ポストアンブル・フィールドは１５バイ トから成り、それらは８フラグ・キャラクタとそれに続く６バイトの−続きのバ イナリ゛０”と最後にくる１フラグ・キャラクタとを含む。故に、　、ｔ？ポス トアンプルフィールドは次のように現われるであろう。

ＦＦＦＦＦＦＦＦ０ＯＯＯＯＯＦ そこで、各”　Ｆ”はフラグ・キャラクタを表わし、各°′０＃はバイトの０′ ＃を表わす。ポストアンプルの次にはポスト・ポストアンプル（ｐｐ）が続く。

士れは２つのフラグから成る。ポスト・ポストアンブルは単にポストアンブルを システム・バス・インタフェースに十分クロック若しくはストローゾするだけ十 分に長くセル７クロ、キング作用又は特徴を継続させるのに使用する。

この発明の一面の実施におけるポストアンプルの重要性は第１５図の説明と共に 後述するであろう。しかし、簡単に述べると、ポストアンブルはサブシステムが そこからエラーを検出してメツセージを送信中止或はアポ−）　（ａｂｏｒｔ） することができるようにするために、システム・バスを通して送信する各メツセ ージの重要な部分である。エラー・メツセージを受信したサブシステムはポスト アンプルにバイナリ°°１”（若しくは他の“０“以外の信号）を載せることに よってそのメツセージをアキートする。そのため、そのデータ処理システム内の 夫々のサブシステムは゛ガープル”（又は加筆：　ｇａｒｂｌｅ）　Ｌ、たポス トアンブルを読取り、そのメツセージを拒絶するように動作するであろう。

第１２Ｂ図には、ヘッダ及びデータ・メツセージのホーマットが例示されている 。各ヘッダ及びデータ・メツセージは一方のサブシステムから他方のサブシステ ムに対するデータ・ブロックの転送に使用される。

第１２Ｂ図のメツセージのヘッダ部は、ポスト・ポストアンプルを持たないこと 以外は第１２Ａ図のヘッダ専用メツセージと同一ホーマットである。ヘッダ部の ＯＰコード・フィールドの高位ビットは着信先サブシステムに対し、そのメツセ ージはヘッダ部のポストアンブルの直後にデータ部を含むということを表示する 。

もし、へ、ダ及びデータ・メツセージがほかのサブシステムの要求するデータを 返送している場合、ヘッダ部のヘッダ・データ・フィールドは、その最初の３バ イトに、そのデータを記憶するべき局部メモリーの開始アドレスを含む。

ヘッダ及びデータ・メツセージのデータ部は開始単一フラグ・キャラクタと、可 変長（０乃至６４にバイト）のデータ情報ブロックを含むデータ・フィールドと 、それに続（１６ＣＲＣビットと、更に続く単一フラグ・キャラクタと、更にそ れに続きヘッダ部のポストアンブルと同一ホーマットのポストアンプ次フィール ドとを含み、ポスト・ポストアンブル（２フラグ・キャラクタ）で終了する。も し、データ処理システムｌＯ内のいずれかのサブシステムがそのメツセージのデ ータ部にエラーを検出すると、ヘッダ及びデータ・メツセージのデータ部におけ るポストアンブル・フィールドを゛ガープル”するであろう。ポスト・ポストア ンブルの後、該システム・バスは再び、その後のメツセージがそのシステム・バ スに送信されてくる前に遊び状態に入る。

Ｆ、システム・バス・インタフェース２８次に、第１３図を見ると、各システム ・バス・インタフェース２８内の主な回路プロ、りが簡潔形式で表ワシである。

システム・バス・インタフェース２８はシステム・インタフェース回路又はチノ ゾ１３６を含み、この好ましい実施例では、単一の集積回路チアゾ上に全体的に 製造される。システム・インタフェース・チップ１３６はデータ若しくはメツセ ージ情報を受信してその関連するサブシステム２４のＰ−Ｍバスにそれｔ［給す る。システム・インタフェース・チップ１３６はチャンネル・アダプタ１３８に 接続されて後、システム・バスに接続される。チャンネル・アダシタ１３８はそ の関連するサブシステム２４からのメツセージをシステム・バスに供給し、該シ ステム・バスの上にある全メ、セーノを受信する。

システム・インタフェース・チ、７’１３６とチャンネル・アダプタ１３８は第 １３図には簡略的に表わしたが、第１４図には幾分詳細に表わしである。第１４ 図に見られるように、システム・インタフェース・チ、ｆ１３６はＤＭＡ　（直 接メモリー・アクセス）回路１４０と、コマンド及ヒステータス・レノスタ１４ ２と、メツセージ制御回路１４４とを含む。ＤＭＡ　１４０とコマンド及びステ ータス・レソスタ１４２とは第２１図乃至第２５図と共に詳細に後述する。しか し、ここで簡単にいうと、後述するこの発明のある面を形成する新規な特徴に加 え、ＤＭＡは関連するサブシステムから発生したメツセージ又はシステム・バス かう受信したメツセージを緩衝するような普通の作用を実行する。ＤＭＡ　１４ ０は局部メモリーの順次的メモリー場ｌｔ−アクセスすることによって、その共 同するサブシステムの局部メモリーとシステム　バス間でデータ・ブロックを転 送できるようにする。局部メモリーに対するアクセスは共同するサブシステムの プロセッサとは無関係にＤＭＡによって遂行されるから、該プロセッサは自由に ほかの動作を実行することができる。コマンド及びステータス・レノスタ１４２ は単に共同するサブシステムのプロセッサから或はシステム・バス・インタフェ ースの制御回路から制御及びステータス・ビットを受信し、それに応答してその ビットをＤＭＡ１４０及びメツセージ制御回路１４４に供給して、システム・バ ス・インタフェースに指定した動作を行わせる。

メツセージ制御回路１４４はシステム・パス・インタフェースの動作とシステム ・パスにおケルメツセージの送信及び受信とに対する重要な数々の作用を実行す る。それら作用は下記のものを含む。

（１）　システム・パスを監視して、システム・パスが遊び状態のときにのみ、 共同するサブシステムに送信することを許す。

（２）送信されるべきデータ又はメツセージ情報を共同するサブシステムから受 信して、フラグ、プリアンプル、ポストアンブル及びＣＲＣヒ、　）　全挿入す る。

（３）共同するサブシステムから送信された各情報バイトをシステム・パスから 受信した各対応する情報バイトと比較して、メツセージ（ガープルを含む）の干 渉若しくは衝突を検出する。

（４）その共′同するサブシステムがそのメツセージを複製するか又は作用する べきかを決定するために、受信したメツセージの着信先アドレスを検査する。

（５）　システム・パスから受信した情報のＣＲＣ検査を行い、共同するサブシ ステムがアドレスされた着信先であるなしに拘わらず、エラーが検出された場合 、そのメツセージをアコートする。

システム・パスから受信した各メツセージのポストアンブルを検査して、もし、 ガープルがポストアンブルに検出された場合、そのメツセージは無視されるべき であることを表示する。

（７）　もし、そのほかのエラー（例えば、スワン！（ｓｗａｍｐ　：・ぞシス 幅広過ぎ状態）エラー又は遊び或はアイドル（ｉｄｌｅ）エラーのような）が検 出された場合、そのメツセージを無視するべきことを表示する。

（８）　そのメツセージの送信が成功したことを共同するサブシステムに表示す る。

（９）必要な制御信号を発生してその共同するサブシステムの局部メモリーの連 続メ゛モリー場所をＤＭＡにアクセスさせる。

チャンネル・アダプタ１３８は第１４図に表わすように、一対のパス１５０，１ ５２によってメツセージ制御回路１４４に接続される１、／・ステム・パスに供 給されるべきメツセージは一度に１バイトづつパス１５０を介してチャンネル・ アダシタ１３８に送られる。チャンネル・アダシタ１３８を介して送られた後に 、システム・パスから受信したメツセージは、一度に１バイトづつ、パス１５２ を介してメツセージ制御回路１４４に送られる。

チャンネル・アダプタ１３８はパス１５０がらきたメツセージを直列にする、す なわち各・メツセージ・バイトを直列ビット流に変換するシリアライザ１５４を 持つ。加えて、シリアライザ１５４は、従来通り、標準プロトコルに従い、制御 或はフラグ・キャラクタ以外のメツセージに°５″個より多い連続゛１”が現わ れないようにそのメツセージの適当な場所に′０”を挿入する。

シリアライザ１５４の出力に現われた直列ビット流はエンコーダ回路１５６に供 給されて、該直列流の送信に適当な信号に符号化される。そのような信号は周知 の２　相（ｄｉｐｈａｓｅ）又はマンチェスタ・コードのようなダブル周波数コ ードの形をとることができる。そこで、エンコーダ回路１５６の出力に現われた 符号化データは第４図において詳述したパス・ドライバ４６に供給される。メツ セージのポストアンブルをガープルするために、シリアライザ１５４か又はエン コーダ、１５６のいずれかに、この発明の部分を形成していない簡単な回路を付 随させることができる。その回路は、該メツセージがパス・ドライバ４ｂによっ て、システム・パスに供給される前に、そのメツセージを搬送する信号ラインに 対して１”或は低周波ｉｅルシスソース又は発生源をゲートする。それを行わせ るために、このガーブリング回路は単にシリアライザ１５４の出力側の先に選択 的に１”をゲートするケ゛−ト回路又は多重化回路を構成するようになすことが できる。ポストアンブルをガープルする特定の回路は、第２７図乃至第３５図に 見られるデュアル・チャンネル・システム・パスについて以下に説明するときに 、同時に例示し説明するであろう。

システム・パス・インタフェース２８がシステム・パスからメツセージ又は信号 を受信したときに、その信号はまず第４図と共にすでに説明したパス・レシーバ ５８を通して送られる。パス・レシーバ５８の出力は検出回路１５８、スワンゾ 回路１６０及び遊び検出回路１６２に供給される。

スワンプ回路１６０及び遊び検出回路１６２の模範的形式は第２６図と共に詳細 に後述する。しかし、簡単に述べると、スワンゾ回路１６０はシステム・パスか ら受信した符号化メツセージのパルス幅を監視して、例えば２つの干渉するメツ セージから発生するもののような過大・ぐシス幅を持つ信号を受信したときには 、メツセージ制御回路に対してそれを表示する信号（第１４図にはない）を出力 する。遊び検出回路１６２は遊び状態を検出するためにシステム・パスを監視し て、いずれかのサブシステムからの送信と送信との間、すなわち、すでにほかの メツセージがシステム・バス上にないときにのみメツセージ制御回路１４４から のメツセージをチャンネル・アダプタ１３８に送信しうるようにするため、シス テム・パスが遊び状態にあるときをメツセージ制御回路１４４に表示する信号（ 第１４図に図示していない）を出力する。もし、メツセージ送信中のような不適 当な時点に遊び状態が発生した場合、該メツセージ制御回路は遊びエラー状態が あるということを確認する。システム・ノＺスは、システム・バスのパルス間の 間隔が符号化メツセージの各・ぐシス間の普通の間隔を越えた場合に遊びとして 検出される。

デコーダ回路１５８は符号化メツセージをバス・レシーバ５８の出力から受信し 、その信号をデコードして、デ・シリアライザ１６４に直列ビット流を供給する 。デ・シリアライザ１６４はその直列ビ、）のメツセージを普通の方法で取りあ げて並列の・々イトに変換し、そのメツセージを直列にしたときに挿入した０” を削除する。デ・シリアライブの出力は／？バス５２を使用してメツセージ制御 回路１４４に供給される。

第１５図は、メツセージ制御回路１４４の中の主な回路成分を簡単な形で例示し たものである。前の方で述べたように、各メツセージ制御回路１４４は送信の制 御及び共同するサブシステム２４のメツセージの受信等多くの作用を実行する。

この発明の一面の中心部分は次のような作用がある。

（１）　コンテンション・ガープル（すなわち、共同スるサブシステムから送信 されたメツセージと他のサブシステムから同時に送信されたメツセージとの間の 衝突又は干渉によるガープル）の検出０ （２）データ処理システムｌＯのいずれかのサブシステムと共同するメツセージ 制御回路１４４によるＣＲＣエラーのようなシステム・バスのメツセージにある メツセージ・エラーの検出と、そのようなエラーが検出された場合、そのメツセ ージのポストアンブルをガープルすること。

（３）いずれかのサブシステム２４と共同するメツセージ制御回路１４４によっ てガープルされたポストアンブルの検出と、ガープルされたポストアンブルが検 出された場合、各サブシステムに対してそのメツセージを無視又は拒絶させるこ とＯ 第１５図のメツセージ制御回路１４４の説明に入る前に、第１５図には、メツセ ージ制御回路１４４の主な回路成分だけが、この発明の重要な面を教示するため に、幾分簡易形式の作用プロ、りとして表わしであるということに注目するべき であろう。

次に、第１５図を見ると、そこに例示したメツセージ制御回路１４４は、ヘッダ 専用メツセージ又はヘッダ及びデータ・メツセージのだめのデータ（着信先アド レス、ソース・アドレス、ＯＰコード又はデータ情報を表わす）を、ＤＭＡ　１ ４０　（第１４図）を使用して一度に１バイトづつ受信−し、該データをマルチ プレクサ（ＭＵＸ）　１７０を通過させるということを知ることができる。ＭＵ Ｘ　１７０は、又ＣＲＣ発生回路１７２から発生したＣＲＣチェック・ビットを 受信する。このＣＲＣ発生回路１７２は当業者に周知の数多くのアルゴリズムの いずれかを使用してＣＲＣビ、トを発生させることができる。そのようなアルゴ リズム及びＣＲＣ発生回路１７２に固有な回路はこの発明の部分を構成しない。

例えば、そのような周知のアルゴリズムの１つ及びそのアルゴリズムを使用する 回路はＰａｎｄｅｙａ　ａｎｄ　Ｃａ５ｓａのＰａｒａｌｌｅｌ　ＣＲＣＬｅｔ ｓ　Ｍａｎｙ　Ｌｉｎｅｓ　Ｕｓｅ　Ｏｎｅ　Ｃ１ｒｃｕｉｔ。

１４　Ｃｏｍｐｕｔｅｒ　Ｄｅｓｉｇｎ　８７　（１９７５年９月）Ｋ詳細に記 載されている。

データ及びＭＵＸ　１７０によりデータの適当な場所に挿入されたＣＲＣビット は１０個の９ビツト・ワードを記憶することができる先入先出（ｆ　１ｒｓｔ’ −１ｎ−ｆ　１ｒｓｔ−ｏｕｔ）メモリー（ＸＦＩＦＯ）　１７４に供給される 。ＤＭＡ　１４０を使用して共同するサブシステム２４からＸＦＩＦＯ１７４に 供給されるデータ・バイトは、システム・バス・インタフェース２８と第１５図 に表わした回路の動作について後述するＸＦＩＦＯ１７４とに記憶される各ワー ドが９ビツト（図面にはＥＮＣＲＣ２＠　、＠で表わす）のため、８ビ、ト幅だ けである。

ＸＦＩＦＯ１７４に記憶されている各９ビ、ト・ワードのうちの８ピ、トがＭＬ ＴＸ　１７６を通過することができ、先入先出メモリー（ＧＦＩＦＯ）　１７８ に送られる。ＧＦ　Ｉ　ＦＯ１７８は１０データ・バイトを記憶し、その各々は 各対応する送信メツセージのデータ・・ぐイトと比較回路１８０で比較され、シ ステム・バスによって返送される。ＭＵＸ　１７６は選択的にフラグ・キャラク タを供給するように従来方式で接続された入力を持ち、又その出力からポストア ンブルのために選択的に°′０”を供給するよう制御しうるように、従来通りに 構成することができる。ＭＵＸ　１７６は各メツセージの送信中の適当な点でフ ラグ及びポストアンブル・ビットを挿入するように制御される。

ＭＵＸ　１７６の出力は出力バス１５０を使用してシリアライザ１５４（第１４ 図）に供給され、そこで各メツセージ・バイトが取り上げられ、システム・・ぐ スに送信するために直列にされる。

メツセージがシステム・バスカラバス・レシーノ９５８、デコーダ１５８及びデ ・シリアライザ１６４を経て入力バス１５２（第１４図）に送信された後、該メ ツセージは、第１５図に見られるように、レジ−／＜・アドレス・チェック回路 １８４、ＣＲＣチェック回路１８６及びポストアンブル・ガープル検出回路１８ ８に供給される。更に、受信したメツセージの各・ぐイト（レス・フラグ、プリ アンプル、ポストアンブル）は１０バイト先入先出メモリー（ＲＦＩＦＯ）　１ ９０に記憶される。

以下、システム・バス・インタフェース２８の動作と共に詳細に説明するように 、レノ−・ぐ・アドレス・チェ、り回路１８４はシステム・バスから受信した各 メツセージの着信先アドレス・フィールドをチェノクして、もし該アドレス・フ ィールドの着信先アドレス又は複数のアドレスがメツセージ制御回路と共同する サブシステムの唯一のサブシステム・アドレス又はグループ・アドレスと一致し た場合、適当な信号（ＲＭＡＴＣＨ＠０）を発生する。アドレス・チェック回路 １８４はサブシステムの初期設定中に負荷される２つのレジスタ（図示していな い５ＡＤＤ及びＭＡＳＫ　）を含む。

レジスタ５ＡＤＤは唯一のサブシステム・アドレスが負荷され、レジスタＭＡＳ Ｋはグループ・アドレスが割当てられる。メツセージの着信先アドレスを受信し たときに、該２つのレジスタの内容は着信先アドレス・フィールドのアドレスと 比較される。

ＣＲＣチェ、り回路１８６は各メツセージの受信したデータからＣＲＣビットを 発生し、千のＣＲＣビットをそのメツセージのＣＲＣフィールドにあるＣＲＣチ ェ、り・ビットと比較することにより、そのメツセージのエラー・コード・チェ ックを実行する。ポストアンブル・デープル検出回路１８８はシステム・バスか ら受信した各メツセージのポストアンブルをチェ、りして、ポストアンブルがデ ープルされた、すなわち、″ポストアンブルの”０”（複数かもしれない）の上 に１″（複数かもしれない）が重復された”場合を表示する。

更に又、第１５図において、送信制御回路１９６、受信制御回路１９８、モニタ 制御回路２００は一般的にメツセージ制御回路１４４に示されている回路成分を 制御する。メッセー）制御回路の行使に際し、制御回路１９６，１９８，２００ の表わす制御の多くはプログラマブル・ロジック・アレイ（ＰＬＡ）によって達 成される。加えて、制御ブロック１９６，１９８，２００の３ブロツクの表示は 下記に説明する動作を遂行するに必要な制御作用を一般的に例示するに役立つだ けである。

その制御作用は、実際の実施に際しては、多数のＰＬＡ及び第１５図に表わされ ている主な回路成分の各々と共同する論理回路によって達成されるということは 明白である。

又、第１５図は、送信が成功しなかったメツセージ（例えば、コンテンション（ ｃｏｎｔｅｎｔｉｏｎ　：競合する）デープルのために）を後でリトライするり トライ回路２０４を表わす。デュアル・チャンネル・システムパスを使用するシ ステムのりトライ回路２０４を構成するだめの特定の回路及び演算アルゴリズム は第３４図及び第３５図と共に後述する。

主な回路成分に加え、第１５図には２、回路成分を制御するだめの多数の制御信 号が表わしである。これらの信号は記述的信号名を表わす記憶法による表示と一 致する。第１５図の制御信号の各々のだめの記憶法的記号、記述的信号名及びそ れら信号の一般的説明を下記の第１信号リストに表わす。

第１信号リスト ＡＢＯＲＴ　送信中止メツ　シリアライザ１５４にセージ（アポ　作用し、Ｉス トアンブ ート）　ルにパ１”を重復させ る。

ＢＥ＠１　バイト・エネ　ＭＩＪＸ１７６を通るデ−プル　タの通過を制御する 。

ＣＭＰＯＫ＠０　完了及び成功　受信メツセージが完了し、有効であることを 表示す゛る。

ＣＮＬＡＶＡ　Ｉ　Ｌ＠Ｏチャンネル利　チャンネル（システム・用可能　パス ）が遊び状態であ り、送信可能であるこ とを表示する。

ＣＲＣＣＬＲ＊ＯＣＲＣクリヤ　ＣＲＣチェ、り回路１８６をクリヤする。

ＣＲＣＧＥＮ”ＯＣＲＣ発生　ＣＲＣチェック回路１８６にＣＲＣビ、トを演算 さ せ、ＣＲＣチェ、り・ビ ットと比較させる。

ＣＲＣＯＫ＠ＯＣＲＣよし　ＣＲＣエラーが発生したかどうかを表示する。

ＥＮＣＲＣｌ”ｌ　ＣＲＣ１可能化　ＣＲＣ発生回路１７２からの第１　ＣＲＣ バイトを 通過させるようにＭＵＸ １７０を制御する。

ＥＮＣＲＣ２＊ｌ　ＣＲＣ２可能化　ＣＲＣ発生回路１７２からの第２　ＣＲＣ バイトを 通過するようにＭＵＸ １７０を制御する。

ＥＮＣＲＣ２＠ＯＣＲＣ２可能化　フラグ・キャラクタの前の最後のバイトを表 示するために、データ と共に第９ビツトとし てＸＦ　Ｉ　ＦＯに記憶される べきステータス信号。

ＥＲＴＲＭ　エラー・ター　受信メツセージのエラム　−を表示する。

ＦＥ＠１　フラグ可能化　フラグ又はポストアンブルをＭＵＸ　］　７６の出 力から供給しうるよう にする。

ＧＦＥＲＲＧ　Ｆエラー　比較回路１８０で不一致が生じたときにそれ を表示する。

ＣＦＬＤ　＠　ｌ　ＧＦＩＦＯ負荷　バイトをＧＦＩＦｏ　１７８に負荷する。

て比較するために ＧＦＩＦＯ１７８からバイ トを読出す。

ＬＭＦＵＬＬＪＯ局部メモリー　６メールがックス”とフル　称する共同する局 部メ モリ一部分が満たされ ており（フル）、メツ セージ情報を受入れで きなくなったときを表 示する。

ＬＳＴＢＹＴ＠Ｏ最後のパイ）　ＤＭＡに対して最後のデータ・バイトを表示す るために、第９ビツト としてデータと共に ＲＦ　Ｉ　ＦＯに記憶されるス テータス信号。

ＲＤＭＡＲＥＱ＠ＯＤＭＡリクエス　共同しているサブシスト受信　テムがアド レスされた 着信先であることを ＤＭＡに表示する。

ＲＥＮＢＩＪＯ受信可能化　チャンネル（システムパス）が遊び状態でな いときを表示し、メツ セージを受信するため にメツセージ制御回路 １４４を可能化する。

ＲＥＲＲエラー受信　スワンゾ回路１６０がスワンデ・エラーを検 出したときにそれを表 示する。

ＲＦＣＬＲ＠ＯＲＦ　Ｉ　ＦＯクリヤ　ＲＦ　Ｉ　ＦＯをクリヤする。

ＲＦＬＤ＠ＯＲＦ　Ｉ　ＦＯ負負荷　ＲＦ　Ｉ　ＦＯにバイトを負荷する。

ＲＦＬＧ　フラグ受信　デ・シリアライザ１６４に受信したバイトがフ ラグ・キャラクタのと きに表示する。

Ｆ面＠ＩＲＦＩＦＯ読出し　ＲＦＩＦＯ１９０からバイトを読出す。

ＲＬＤＬＥ　遊び　遊び検出回路１６２がシステム・バスの遊び 状態を検出したときに 表示する。

ＨＭＡＴＣＨ＠Ｏ一致受信　メツセージの着信先アドレスが共同するサブ システム個有のサブレ ステム・アドレスか又 はグループ・アドレス と合致したときに表示 する。

Ｒ８ＴＲＢ　ストローブ受　デ・シリアライザ１６４信　が各メツセージ・バイ トを受信したときにそ れを表示する。

ＲＴＹＥＲＲ＠ｏ　エラー・リド　メツセージをリトライライ　するべきことを リトラ イ回路２０４に表示す る。

ＲＯＶＦＬＷ＠ＯＲＦ　Ｉ　ＦＯオーバ　ＲＦＩＦＯ１９０がフルの一フロ　と きに、ＲＦＩＦＯ１９０ がバイトを受信したこ とを表示する。

Ｒ２ＲＯ＠００受信　受信したポストアンブルがガープルされてい るかどうかを表示する。

ｆｆｉ＠０　送信可能化　ＭＵＸ　１７６から受信したバイトを通過するよ うにシリアライザを可 態化する。

ＸＣＲＣＣＬＲＯＣＲＣクリヤ　ＣＲＣ発生回路１７２をクリヤする。

ＸＣＲＣＧＥＮ＊ＯＣＲＣ発生　２バイトのＣＲＣビットを発生するようにＣＲ Ｃ 発生回路を可能化する。

ＸＤ　１　データ可能化　ＤＭＡから受信したデータを通過するよう穎■ １７０を可能化する。

ＸＦＣＬＲ＠ＩＱ　ＸＦ　Ｉ　ＦＯクリヤ　ＸＦ　Ｉ　ＦＯをクリヤする。

汀何、Ｒ＠１０　ＸＦＩ　ＦＯクリヤ　ＧＦＩＦＯをクリヤする。

汀面＠ｏ　ＸＦＩＦＯ負荷　ＸＦ　Ｉ　ＦＯにバイトを負荷する。

圧面＠ｌ　ＸＦＩＦＯ読出し　ＸＦＩＦＯからバイトを読出す。

ＸＬＳＴＢＹＴ＠０　最後のバイト　ＸＦ　Ｉ　ＦＯからデータと共に第９ビツ トとして読 出され、最後のデータ・ バイトを表示するステ ータス信号。

ＸＭＩＴＣＭＰ＠Ｏ送信完了　メツセージの送信が完了し、成功したことを 表示する。

Ｘ５ＴＲＢＬ＠１　送信準備完了　ＤＭＡがメツセージ送信の準備を完了したと き にそれを表示する。

Ｘ５ＴＲＢＬ＠１　送信ストロ−シリアライザ１５４がブ　バイトを受信したと き にそれを表示する。

上記第１信号リストを見ると、その信号のあるものは０″又は°゛１”のいずれ かの前に符号゛＠”又は＊″があることがわかる。これら符号は、この明細書を 通して使用され、タロツク信号ＸＯ及びＸｌに対する信号のタイミングについて の便宜上の表示を与える。クロ、り信号ＸＯ及びＸｌは送信制御回路１９６、受 信制御回路１９８及び監視制御回路２００の各々に対して捷供されるように第１ ５図に表わしである。

第１６図はクロック信号ＸＯ及びＸｌを例示する波形を表わす。クロック信号Ｘ ＯとＸｌとは重複するパルス若しくは重複する位相を持たないということに注意 するべきである。これは、従来方式に従い、クロ。

り信号ＸＯ及びＸｌを使用するシステム・インタフェース・チッゾのビンに対し てそれら信号を時間複合することができるようにして、そのビンの数を最少にす ることができるようにする。

上記の第１信号リストにおける符号°゛＠”は、与えられた信号はクロック信号 の・ぐルスが発生すると同時に状態を変化又は開始するということを意味する。

故に、例えば、表示″＠１”は、Ｘ１クロ、り信号の・ぐルスが開始すると同時 に与えられた信号が開始するということを表示する。符号゛＊”は、クロック信 号のｉｊルスが発生すると同時に与えられた信号の状態が変化又は開始し、その クロック信号のパルス幅と同じ時間だけ継続するということを意味する。故に、 例えば、表示ＩＩ　＊　１　Ｎは、Ｘ１クロ、り信号の・やルスが開始すると同 時に与えられた信号が開始し、Ｘｌの・ぐルスが終了すると同時に終了するとい うことを表示する。

次に、第１７Ａ図、第１７Ｂ図、第１７Ｃ図に目を転じると、そこにはメツセー ジ制御回路１４４（第１４図）及び全体的にシステム・パス・インタフェース２ ８（第１３図、第１４図）の動作を例示する流れ図を表わしである。

説明を容易にするために、第１７Ａ図、第１７Ｂ図、第１７Ｃ図の回路の動作は 以下に述べる３つの別個な流れを含むものとして例示される。その１つは第１７ Ａ図に例示する゛モニタ″（ＭＯＮＩＴＯＲ：監卯と称し、第２の流れは第１７ Ｂ図に例示されている゛レシーブ（ＲＥＣＥＩＶＥ：受信）と称し、第３の流れ は第１７Ｃ図に例示する゛トランスミツト”（ＴＲＡＮＳＭＩＴ　：送信）と称 する流れである。これら３つの流れは、第１５図に表わされる受信制御回路１９ ６、送信制御回路１９８、監視制御回路２００によって遂行される制御に相当若 しくは従う。これらの流れはとの貫明を例示するものであるが、幾分その説明を 簡略化した。

次に、第１７Ａ図の゛モニタ”の流れに目を転すると、そこには、共同するサブ システム２４から活性的にメツセージを受信も送信もしていない場合におけるシ ステム・パスを監視スるシステム・パス・インタフェース２８の動作を例示して いる。故に、工程２２０に例示するように、システム・パス・インタフェース２ ８はシステム・パスが遊び状態・かどうかを継続的に監視する。その工程は遊び 検出回路１６２（第１４図）によって達成される。今、システム・パスが遊び状 態であり、監視制御回路２００が信号酊薗１によってそれを知らされると、信号 ＣＮＬＡＶＡＩＬ　＠　Ｏが可能化され、それが監視制御回路２００から送信制 御回路１９６に送られる。そこで、信号ＸＤＡＴＲＤＹ＠Ｏを用い、その共同す るサブシステムが工程２２２で送信準備完了かどうかを決定する。もし、共同す るサブシステムが送信準備完了でない場合、システム・パス・インタフェースは 監視制御回路２００の動作に従って、パスが遊び状態か否かの監視を継続しく工 程２２０）、送信制御回路１９６がサブシステムの送信準備完了の可否の検査を 継続する（工程２２２）。

工程２２０に表わされているように、もし、パスが遊びではなく、システム・パ スを介してメツセージを送信中であるという事を表示していると、監視制御回路 ２０４は信号但ｘ肛＠０を受信制御回路１９８に送信する。システム・パス・イ ンタフェースは、そこで第１７Ｂ図に例示している演算の流れ゛レシーブに入る 。もし、工程２２０において、パスが遊び状態であシ、工程２２２において、第 １７Ａ図に表わされているように共動するサブシステムが送信準備完了であれば 、その共同するサブシステムはシステム・パスヲ使用してそのメツセージを送信 すると共に、返送されてきたその同じメツセージをそのサブシステム自体も受信 するように準備しなければならない。そのような場合、夫々信号ＲＥＮｉ肛＠０ 及び信号ＣＮＬＡＶＡ　Ｉ　Ｌ　＠　Ｏが受信制御回路及び送信制御回路に送出 されることになる。システム・パス・インタフェースは第１７Ｃ図に例示されて いる動作又は演算の流れ゛′トランスミツト”と、第１７Ｂ図に例示されている 動作の流れ゛レシーブとの両方に入る。

次に、第１７Ｂ図に入ると、そこには動作の流れ゛°レシーブ”を表わしている 。共同するサブシステムは同一メツセージの送信と受信の両方を行うため、監視 制御回路２００はその流れ゛レシーブをも始動しているので、遊び検出回路１６ ２からの信号ｍの監視も継続する（工程２２６）。もし、システム・パスが遊び であれば、監視制御回路２００はメツセージを受信し始めるまで、システム・パ スの監視を続ケ、システム・パスはその後遊び状態ではなくなる。

システム・パスが一旦遊び状態から出ると、システム・パス・インタフェース２ ８はメツセージの始めに受信されるべきプリアンプル及びフラグをチェックする 工程のシーケンスに入る。その工程シーケンスは信号■罰で表示されているよう なプリアンプル及びフラグの受信（工程２２８）と、その後の該プリアンプル及 びフラグに対するスワンゾ・エラーのチェック（工程２３０）とを含む。スヮン プ・エラーはスヮンゾ回路１６０（第１４図）からの信号ｍによって表示され、 第１７Ｂ図の右下に全体的に２３２で指定されている工程シーケンスにシステム ・パス・インタフェースが入るようにする。シーケンス２３２において、システ ム・パス・インタフェースはＤＭＡに対スる信号ＥＲＴＲＭを可能化することに よって、スワフプ・エラーを持つメツセージを拒絶する（工程２３４）。故に、 ＤＭＡは、その共同するサブシステムが無視されるべきメツセージのためのアド レスされた着信先であり、そして該共同するサブシステムの局部メモリーに対す る記憶を続けるべきでないかどうかということを知るタロウ。そこで、システム ・バス・インタフェース２８はシステム・バスが遊び状態になるまで待ち（工程 ２３６）、遊び状態になると第１７Ａ図に例示されている流れ１モニタ”に戻る 。

工程２３０において、スワフプ・エラーがなければ、メツセージ制御回路１４４ は遊びエラー状態があるかどうかを確認する（工程２４０）。前述したように、 メツセージが始まった後、・ぐシス間の期間が長過ぎる場合には、メツセージは 早期に終了し、その場合、通常遊びエラー状態が存在する。もし、システム・パ スがメツセージの完了前に遊び状態であるということを監視制御回路２００から の信号ＣＮＬＡＶＡＩ　Ｌ　＠　Ｏが示しているような場合は信号ＥＲＴＲＭが 可能化され、工程シーケンス２３２に入る。

遊びエラーがない場合、受信制御回路１９８はメツセージの最初の３バイト（プ リアンプル及びフラグ）にあるフラグの存在をチェックする（工程２４２）。

デ・シリアライザ１６４からの信号ＲＦＬＧは（各バイトとしての信号Ｒ８ＴＲ Ｂを受信すると共に）メツセージにフラグがあることを受信制御回路１９８に表 示する。

もし、メツセージが第３バイトを過ぎても（工程２４４）、まだフラグがみつか らなかった場合、システム・パス・インタフェースはシーケンス２５０に入る。

シーケンス２５０において、メツセージ制御回路１４４は信号ＥＲＴＲＭを可能 化してメツセージを拒絶する（工程２５２）。システム・バスのメツセージはシ リアライザ１５４に供給された信号ＡＢＯＲＴによってガープル（ｇａｒｂ１６ 　）される（工程２５４）。システム・バス・インタフェースは゛モニタ”の流 れに戻る前に、パスが遊び状態になるまで待つ（工程２５６）。

第１７Ｂ図に表示しているように、工程２５４では、ポストアンブルはガープル されるということを示しているが、流れ２５０が工程２４４から入ったときには 、ポストアンブルはたぶんガープルされたメツセージ部分ではないということに 注目するべきである。むしろ、たぶんメソセージの実際のフィールドが規定され ておらず、最初のフラグが検出されていないので、受信制御回路１９８はメツセ ージのどの部分が送信されていても、単に１”を重複させることによってそれを アヒート又は送信中止する。・・他のサブシステムは各々スワフプ・エラーを感 知して、そのメツセージが無視されるべきことを知る。

シーケンス２５０に入るように第１７Ｂ図に表示しである他のエラー状態を簡単 に説明すると、その場合にはメツセージのフィールドは明らかにされており、そ れは実際にはガープルされているポストアンブルでちる。

勿論、第１２Ａ図及び第１２Ｂ図に見られるように、プリアンプルは２つのフラ グから成り、その後に単独フラグが続くので、通常では、メツセージの最初の３ バイトにはフラグがあったであろう。メツセージ制御回路１４４は工程２２８． ２３０．２４０．２４２を通して、該メツセージの最初の３バイトを受信するま で循環し、故に、通常状態では、プリアンプルに送られた少くとも１つのフラグ とへ、ダの最初のフラグ・フィールドが検出される。

もし、工程２４２でフラグが正当に受信された場合、その流れは、次にメツセー ジの着信先アドレスをチェックするだめのシーケンスに入る。工程２６０におい て、システム・バス・インタフェースカ着信先アドレスを受信すると、再びシス テム・バス・インタフェースは、夫々工程２６２及び２６４において、スワフプ ・エラー及び遊びエラーをチェックする。もし、スワフプ・エラーか又は遊びエ ラーがある場合には、動作の流れは上記の如くシーケンス２３２に進む。

レンーパ・アドレス・チェック回路１８４（第１５図）はメツセージの着信先ア ドレスと合致するかどうかをチェックして（工程２６６’）、アドレスが合致し ていると、受信制御回路１９８に信号ＲＭＡＴＣＨ＠　０を発信する。そこで、 受信制御回路１９８は信号ｆｉ＠０を発生し、工程２６８において、共同するサ ブシステムの局部メモリーの中に複写するメツセージをＤＭＡに受信させる。メ ツセージを受信するか、又は拒絶するかのＤＭＡの実際の動作は第２１図乃至第 ２５図と共に後述する。

着信先アドレスをチェックした後、動作の流れはメツセージの発信源又はソース ・アドレス、ＯＰコード、データ及びＣＲＣフィールド等をチェ、りするシーダ ンスに入る。これらメツセージのフィールドは最初システム・パス・インタフェ ースが受信する（工程２７０）。

それらメツセージの残部分については、デ・シリアライザ１６４は各完全なバイ トを受信したときにストローブ若しくはクロ、り信号面下面を発生する。これら フィールドは夫々スワフプ・エラー及び遊びエラー（工程２７２及び２７４）が あるかどうかがチェックされ、それらのエラーがあると、上記したシーケンス２ ３２に進められる。そこで、ＣＲＣチェ、り回路１８６はデータ・エラーがある かどうかＣＲＣフィールドをチェックする（工程２７６）。

受信制御回路１９８は信号ＣＲＣＧＥＮ”　０を供給することによってＣＲＣチ ェック回路１８６がデータをチエノりできるようにし、メツセージ・ホーマット のフラグの場所によりてＣＲＣチェ、り回路を可能化するべきときを知るように 構成するということに注目するべきである。すなわち、第１２Ａ図及び第１２Ｂ 図に見られるように、各メツセージのプリアンプル及び最初のフラグが読取られ た後、次に受信するフラグは２バイトのＣＲＣチェック・ビットの直後に続いて 受信する。デンリアライザ１６４は信号ＲＦＬＧを発生して、その直前の２バイ トのＣＲＣチェック・ビットと（ＲＦＩＦＯ１９０に送信される前はメツセージ 制御回路のバッファ（第１５図にはない）Ｋ保持されている）　ＣＲＣチェック 回路においてメツセージ・バイトから作成されたＣＲＣビットとを比較する。Ｃ ＲＣチェックの後、ＣＲＣチェ、り回路１８６は信号ＣＲＣＣＬＲ＊Ｏによ２て クリヤされる。

もし、ＣＲＣＯＫ＠ＩＱ信号で示されるよりなＣＲＣエラーがある場合、流れは 前述のシーケンス２５０に進み、そこでメツセージのポストアンブルがガープル される。

ＣＲＣエラーカナい場合、システム・バス・インタフェースはその他のプロトコ ル若しくはレシーバ・エラーをチェックする（工程２７８）。工程２７８でチェ ックされるエラーの型は次のものを含む。

】　７又はそれ以上の連続゛１”ビットを持つ認知できないキャラクタの受信。

２、最少受入可能メツセージの受信前のフラグ・キャラクタの受信。

又はメールゼックス（後述する）が満たされてデータを受入れることができない （信号ＬＭＦＵＬＬ　＠　０で表示される）。

４、　システムが２本のチャンネル及び２つのスターカプラを持ち（代替する好 ましい実施例において後述する）、一方のチャンネルのメツセージがすでに複写 されているときに、他方のチャンネルのメツセージがサブシステムで複写又は受 信されるべきである。

５、ＲＦＩＦＯ１９０が満たされて、記憶することができないバイトを受信する （信号ＲＯＶＦＬＷ　＠　Ｏで表示される１オーバーフロ”状Ｘ　）。

第１７Ｂ図の流れ６レシーブに特に表わされてはいないが、受信したメッセー・ ゾの各バイト（少量のプリアンプル、フラグ・ポストアンブル）が信号ＲＦＬＤ ＠０に従ってＲＦＩＦＯ１９０に記憶又は緩衝される。加えて、ステータス信号 又はビットＬＳＴＢＹＴ　＠　Ｏは各バイトと共にＲＦ　Ｉ　ＦＯに記憶される 。そのビットは受信制御回路１９８によって制御され、第２のＣＲＣバイト（第 １２Ａ図及び第１２Ｂ図を見よ）の後のフラグに応答してＲＦ　Ｉ　ＦＯに記憶 されているメツセージの最後のバイトを表示又はマークする。メツセージの各バ イトはＲＦ　Ｉ　ＦＯから読出され、信号ＲＦＲＤ　ｅ　ｌによってＤＭＡに送 信されるので、ＤＭＡハメッセーシの最後のバイトを表示してＲＦ’ｌＦＯの出 力に現われた第９ピツ）　ＲＢＬＳＴ＠Ｏを受信する。

次に、第１７Ｂ図の流れはメツセージのポストアンブル及び？スト・ポストアン ブル（ｐｐ）をチェックするシーケンスに入る。ポストアンブル及び？スト・ポ ストアンブルはシステム・バス・インタフェース（工程２８０）に受信され、夫 々再びスヮンプ・エラー及び遊びエラーのチェックが行われる（工程２８２及び ２８４）。スヮンゾ・エラー又は遊びエラーがある場合、流れは前述のシーケン ス２３２に進む。ポストアンブルは工程２８６において、いずれかのサブシステ ムがメツセージにエラーを検出した結果として、そのポストアンブルの中に発生 しただろうガープルがチェックされる。ガープルはポストアンブルの’ｌのバイ トがガープルされず、”０”であるときにのみ可能化される信号ＲＺＲＯ＠　Ｑ によって表示される。このシステムのすべてのサブシステム２４と共同するシス テム・バス・インタフェース２８は第１７Ｂ図の動作の流れて従ってメツセージ を受信し、システム・バス・インタフェースのどの１つでもが工程２５４で前述 したように、エラーを検出し場合には、ポストアンブルをガープルするだろうと いうことは明らかである。

ポストアンブルに°°ガーブプルがある場合、流れは前述のノーケンス２３２Ｖ Ｃ進み、そこでメツセージは拒絶される。メツセージが拒絶されたときに、それ が゛°ガーブプルのためか又はほかのエラーのためかに拘わらず、ＲＦ　Ｉ　Ｆ Ｏは信号ＲＦＣＬＲ＠０によってクリヤされる。

°°ガーブプルがない場合、メツセージの送信は完了し、成功する（工程２８８ ）。そして、共同するサブシステムは自己が意図した着信先であればそのメツセ ージを複写し、それに作用するように、ＤＭＡに信号ＣＭＰＯＫ＠０を供給する 。システム・バスが遊び状態になった後（工程２９０）、システム・・ぐス・イ ンタフェースの動作は第１７Ａ図の流れ°′モニタ”に戻る。

サブシステムすべてによる各メツセージの受信、サブシステムすべてによるエラ ーのチェック、どのようなエラーでも検出したサブシステムと共同するメツセー ジ制御回路１４４によるポストアンブルの′°ガーブリング″等はこの発明の重 要な特徴であるという事を指摘しておく。その動作は、例えばどのサブシステム のアドレスとも合致しないようなエラーがその着信先アドレス・フィールドにあ るかもしれないメツセージの喪失を防止することができる。すなわち、着信先サ ブシステムであろうとなかろうと、すべてのサブシステムがメツセージをチェ、 りするので、送信サブシステムはメツセージの送信は成功したと信するが、送信 エラー又はその他のエラーで１又はそれ以上のサブシステムがそのアドレスを認 識せず、そのためメツセージの複写もしないというような情況は発生しえないか らである。

第１７Ｃ図に例示されている流れ“°トランスミ、ト”において、送信制御回路 １９６は信号ＸＤＡＴＲＤＹ＠Ｏに応答して、まずＭＵＸ　１７６にプリアンプ ル（２フラグ）と単一フラグとを供給する。この工程３００は送信制御回路１９ ６からＭＵＸ　１７６に送出された信号ＦＥ＠１によって制御される。プリアン プル及びフラグが発生したときに、メツセージはたぶん、サブシステムはこの時 点（工程３０２）では同時に流れ゛レシーブにもあるため、拒絶されるであろう 。そのような拒絶は、第１７Ｂ図において前述したように、シーケンス２３２に おいて検出されたスワンプ・エラー或は遊びエラー送信制御回路１９６及びＤＭ Ａ　１４０に供給し、第１７Ｃ図の流れ１トランスミツト”を同図の右下に見ら れる全体的に３０４で指定したシーケンスに進める。シーケンス３０４はメソセ ージの送信を停止する工程（工程３０６）と、リトライ回路２０４が後の適当な 時点で再び同じメツセージの発生をＤＭＡに試みさせるように信号ＲＴＹＥＲＲ ＠　Ｏを可能化、する工程（工程３０８）とを含む。メツセージの送信が工程３ ０６で停止すると、ＸＦＩＦＯ１７４は信号ＸＦＣＬＲ＠Ｑによってそのすべて のメツセージ情報がクリヤされる。

工程３０２でメツセージが拒絶されなかった場合、メツセージに含まれるべきＤ ＭＡからのデータ又は情報はＭＵＸ　１７０を通してその出力に供給され（工程 ３１０）、信号ＸＤ＊１に応答して一度に１・ぐイトづつ出力される。

もし、工程３１１において、ＤＭＡから送信されているバイトが最後のバイトで なければ、ＣＲＣ発生回路１７２において、そのデータは、信号ＸＣＲＣＧＥＮ ＊０に応答し、ＣＲＣビ、トの計算及び発生に使用される（工程３１２）。

ＣＲＣビットの計算は最後のデータ・バイトがＤＭＡから受信されるまで続けら れ、そのとき、Ｍ［ＪＸ１７０は信号ＥＮＣＲＣＩ　＊１及びＥＮＣＲＣ２＊１ に応答してＣＲＣ発生回路からの２バイトのＣＲＣチェック・ビットをそのメツ セージの中に通し、又は挿入する（工程３１３）。ＭＵＸ１７０からのＣＲＣバ イト及びデータは一度に１バイトづつ、信号ＸＦＬＤ　＠　０によってステータ ス・ビットＥＮＣＲＣ＠０と共にＸＦＩＦＯ１７４に負荷される（工程３１４） 。

工程３１０，３１２，３１４及び３１３は、ＣＲＣチェックビットの最後のバイ トが工程３１６においてＸＦ　Ｉ　ＦＯに負荷されるまで繰返えされる。

工程３１４で最初のバイトが負荷された後はいつでも、ＸＦＩＦＯの情報は信号 豆耶＠１に応答して一度に１バイトづつ読出され、ＭＵＸ　１７６に送出するこ とかできる。その後、ＭＵＸ　１７６は、前のバイトが送信されたということを 信号Ｘ５ＴＲＢＬ　＠　１が表示した後で、信号ＢＥ＠ｌに応答してそのバイト ラシリアライザ１５４に送信する。該シリアライザは信号５ＮＤＥＮＢＬ＠０に 応答して各々直列にされたバイトを送信する。

ＸＦＩＦＯ１７４から読出された各・バイトは信号面］＠】の制御のもとにＧＦ ＩＦＯ１７８にも負荷される（工程３１８）。メツセージの各バイトが送信され 、システム・バスによって返信されたときに、その各バイトは信号ＧＦＲＤ　＠ 　Ｏに従ってＧＦＩＦＯ１７８から読出された対応バイトと一度に１バイトづつ 比較される。もし、工程３２０において、比較回路１８０における比較の結果゛ コンテンション・ガープル”が発見された場合には、信号ＧＦＥＲＲが可能化さ れて、流れは前述のシーケンス３０４に進む。その上、もし、メツセージが、メ ツセージ情報のエラーのために、そのメツセージを受信したサブシステムの１つ によって拒絶された場合には（工程３２２）、その流れはシーケンス３０４に入 る。

ＸＦ　Ｉ　ＦＯの第９ビツトＸＬＳＴＢＹＴ＠Ｏで表わされるような、情報の最 後のパイ）　（ＣＲＣチェ、り・ビットの第２バイトも又）が送信されたときに （工程３２３）、ポストアンブル直前のフラグ、ポストアンブル及びポストＩス トアンプル（ｐｐ）がＭＵＸ　１７６の出力に供給される（工８３２４）。もし 、ポストアンブルがサブシステムのいずれか１つによって０ガーブル”されてい る場合には（工程３２６　、）　、その流れは再びシーケンス　・３０４に進む 。もし、ポストアンブルが“′ガープル”されず、メツセージが他のエラーによ っても拒絶されなかった場合（工程３２７）、そのメツセージの送信は完了し、 成功であって（工程３２８）、信号ＣＭＰＯＫ＠０が送信制御回路１９６及びＤ ＭＡに供給される。

ＣＲＣ発生回路１７２は信号ＸＣＲＣＣＬＲ＊０によってクリヤされ、システム ・バス・インタフェースはｉ１７八図へ示す流れ゛°モニタ”に戻る。

以上説明した流れ゛レシーブ及び゛′トランスミント”はヘッダ・メツセージに ついて行ったが、それはヘッダ及びデータ・メツセージのデータ部のためにも同 じ流れが繰返えされることは明ら°かであろう。勿論、ヘッダ及びデータ・メツ セージのデータ部においては、流れ゛レシーブ及び”トランスミツト”はプリア ンプル、着信先アドレス、ソース・アドレス、ＯＰコード・フィールド等の受信 及び送信を含まない。それらはメツセージのデータ部に存在しないからである。

しかし、ヘッダ部及びデータ部の両方のために、ポストアンブルをそこに含める ようにした方が有益であることに注目するべきである。それは、もし、ヘッダ部 にエラーが検出された場合、そのポストアンブルは”ガープル”され、そのメツ セージはそのデータ部のポストアンブルを持つことなく送信中止することができ るからである。

Ｇ、３つの　的ケース 第１８図、第１９図、第２０図は３つのサブシステム２４（サブシステムＡ１サ ブシステムＢ及びサブシステムＣと呼ぶ）を含む３つの模範的ケースを表わすコ トニヨっテ、システム・バス及びシステム・バス・インタフェース２８の動作を 例示する。第１８図に表わすケースでは、サブシステムＡはメツセージの送信は 成功し、第１９図に示すケースでは、サブシステムＡはメツセージの送信は成功 するがサブシステムＢによる同時送信によって°゛ガーブルされる。ｉ後に、第 ２０図に表わすケースでは、サブシステムＡはメツセージを送信するが、サブシ ステムＣがエラーを検出してそのメツセージの２ストアンプルをパガープル”す る。

まず、特に第１８図に目を向けると、サブシステムＡは時刻Ｔ１においてそのメ ツセージの送信を開示しようとしているのがわかる。時刻Ｔ２において、システ ム・パスのスター・カプラはメツセージを受信してソレヲサブシステムＢ及びＣ を含むそのシステムの他のサブシステムのすべてに送信する。時刻Ｔ３において 、サブシステムＡは返送されてきた自己のメツセージを受信し始め、両サブシス テムＢ及びＣも又サブシステムＡのメツセージを受信し始める。時刻Ｔ４では、 サブシステムＡからのメツセージの送信は終了し、時刻Ｔ５においては、サブシ ステムＡからのメツセージの終りがスター・カプラを通して送信される。最後に 、時刻Ｔ６において、サブシステムＡ１サブシステムＢ１サブシステムＣは各々 サブシステムＡからのメツセージの終りを受信し、その後、遊び状態となったシ ステム・パスヲ検出スル。サブシステムＡが“コンテンション・ガープル”を検 出せず、サブシステムＢ、Ｃもメツセージのエラーから生じた゛ポストアンブル ・ガープル”を検出しないので、このメツセージの送信は完了し、成功した。

第１９図には、サブシステムＡがメツセージを送信し始め、その短時間後に、し かしサブシステムＢがそのメツセージを受信する前にサブシステムＢもメツセー ジの送信を開始するような場合が例示しである。第１９図に見られるように、サ ブシステムＡは時刻Ｔ１においてメツセージの送信を開始する。その後、サブシ ステムＢは時刻Ｔ２においてそのメツセージの送信を開始する。前述したように 、サブシステムはシステム・パスが遊び状態でなければメツセージの送信を開始 しない。しかし、現在のサブシステムＢの場合には、まだ時刻Ｔ２においては、 サブシステムＡからのメツセージを受信しておらず、システム・パスは遊び状態 を表わしていた。サブシステムがシステム・パスニメッセーノの送信を開始する 場合には、６コンテンンヨン（ｃｏｎｔｅｎｔｉｏｎ：競合）ウィンドウ”と呼 ばれる期間又は間隔が与えられ、その間では、他のサブシステムは、まだシステ ム・パスが遊び状態にあると見られるため、メツセージが”ガープル”される可 能性がある。

システムの最大゛コンテンション・ウィンドウ”は本来システム・パスを介して 最−長距離に分崎設置されている２つの局面を、そのシステム・パスを介してメ 。

セージが送信される時間に本質的に等しい。

スター・カプラは第１９図の時刻Ｔ３において、サブシステムＡからのメツセー ジを受信し、それを他のサブシステムに送信する。スター・カプラは時刻Ｔ４に おいても、又サブシステムＢからのメツセージを受信する。そのメツセージはス ター・カプラを通して送信され、”ガープル″となる。時刻Ｔ５において、サブ システムＡは、サブシステムＢからのメツセージによって′°ガーブプルされる 前に、返送された自己のメツセージの始めの部分を受信する。又、時刻Ｔ、にお いて、サブシステムＢ、ＣはサブシステムＡから゛ガープル″されなかったメツ セージを受信する。サブシステムＢは、それが送信しているメツセージとは異な るメツセージを受信するので、″コンテンション・ガープル”が検出され、サブ システムＢは自己の送信を終了又は停止する。時刻Ｔ６において、サブシステム Ａはスター・カプラから送信されてきたサブシステムＢからのメツセージのため に生じた自己のメツセージの゛′ガーブプル部分を最終的に受信する。サブシス テムＡ　Ｉｄ　’”コンテンション・ガープル”を検出し、自己の送信を終了す る。加えて、サブシステムＣは、時刻Ｔ６において、サブシステムＡ及びＢから の゛′ガーブプルされたメツセージを受信する。時刻Ｔ７において、停止したメ ツセージの終りがスター　カプラを通して送信さね、時刻Ｔ８において、サブシ ステムのすべては終了するメツセージの終りを受信して遊び状態の・ぐスを検出 する。

サブシステムＡ及びＢは各システム・７５ス・インタフェースのりトライ回路２ ０４に用いられているアルゴリズムに従って、その後、それら夫々のメツセージ の送信をリトライする。サブシステムＣは時刻Ｔ６において、゛ガープル”され たメツセージを受信したときに、たぶん′°スワンシェラーを検出するだろうか ら、そのメツセージを無視し、又終了するメツセージの終りを時刻Ｔ８で受信し たときに、常に遊びエラーを検出するだろう。

第１９図について、最悪状態では、サブ７ステムＡハ、システム・パス・インタ フェース７５：　ＣＲＣフィールドの最初のバイトを送信するためにシリアライ ザにそ、れを供給した後まで、自己のメツセージの”ガープル“された部分を受 信バックしないかもしれないということに注目するべきである。そのような場合 、サブ７ステムＡはポストアンブル及びポスト・ポストアンブルを含むメツセー ジの残りの送信を続行する。両すプシステムＡ　、　Ｂとも０コンテンシヨ／・ ガープル”を検出するだろうから、それらのメツセージの送信は後でリトライさ れるであろう。サブシステムＣはＣＲＣエラーを検出するだろうから、“ガープ ル”されたメツセージを無視するだろう。

第２０図では、サブシステムＡが°゛コンテンンヨンガープル“なしにメツセー ジを送信するが、サブシステムＣがメツセージにエラーを検出する場合を表わす 。

まず、第２０図のサブシステムＡは時刻Ｔ１でそのメツセージの送信を開始する ということがわかる。時刻Ｔ２で、そのメツセージはスター・カプラに受信され 、他のサブシステムに送られる。時刻Ｔ３において、サブシステムＡは返送され た自己のメツセージを受信し、サブシステムＢ、ＣはサブシステムＡからのメツ セージを受信する。しかし、時刻Ｔ４において、サブシステムＣはサブシステム Ａから受信しているメツセージにエラーを検出する。このエラーは第１７Ｂ図に ついて前述したような゛スワフプ”エラー、ＣＲＣエラー、又はプロトコル・エ ラーの１つであろう。時刻Ｔ５において、サブシステムＡはその完全なメツセー ジの送信を終り、瞬時後、時刻Ｔ６において、サブシステムＣはそのメツセージ のポストアンブルを゛ガープル”する。時刻Ｔ７において、サブシステムＡから のメソセージ（゛ガープル”されたポストアンブルを含む）の最後のものがスタ ー・カプラを通して送られる。時刻Ｔ８において、サブシステムＡ及びＢはその メツセージの゛ガープル”されたポストアンブルを検出し、Ｉスト・ポストアン ブル検出後、システム・／６スはその遊び状態が検出される。サブシステムＡは その後の時刻でメツセージをリトライするだろう。もし１．サブシステムＢ又は Ｃのいずれかが意図した着信先であつた場合、それらサブシステムはそのメツセ ージを無視するであろう。

Ｈ，ＤＭＡ］４０ システム・バス・インタフェースのＤＭＡ　１４０　（第１４図）の特徴及びそ の動作を第２１図乃至第２５図と共に説明する。しかし、その説明に進む前に、 この発明には、全般的にＤＭＡ　１４０と共に、又はＤＭＡ　１４０に関連して 実施されるような２つの局面があるということに注目するべきである。詳細に後 述するべきこれら２つの局面は： （１）　ＤＭＡと共同するサブシステムの局部メモリー内に°゛メールゴツクス 又は６郵便箱”と呼ばれる記憶領域があり、それはサブシステムが受信したヘッ ダ情報を記憶するためにＤＭＡによって管理される。

（２）すべてのデータを要求するメツセージ（データ要求メツセージ）とそれに 応答してデータを返送するすべてのメソセージ（データ返送メツセージ）の局部 メモリー・アドレス（ここでは、データ開始アドレス、又はＤＳＡアドレスと呼 ぶ）を包含する。そのため、データ返送メツセージを受信するサブシステムのプ ロセッサはそのメモリー・アドレスにデータを記憶するために割込みをかけられ る必要がない。

１、　メールボックス３５０ 上記で引用したメールボックスは第２１図に３５０として例示する。前述したよ うに、メールボックスは各サブシステム２４の局部メモＩＪ　−（３５１で指定 する）の部分である。メールボックス３５０は局部メモリーの所定数の連続メモ リー場所から成り、サブシステムの着信先アドレスを含み、受信したヘッダ・メ 。

セージのすべて（へ、ダ及びデータ・メツセージのヘッダ部分を含む）を記憶す る。へ、ダ・メツセージはメールが７クスのメモリー場所に順次的且つ連続的に 記憶又は挿入され、モノー−ル又はサブシステム内のプロセッサはメツセージに 作用する事ができるときはいつでも、メールぎ、クスの最上部又は最初のエント リのヘッダ・メツセージをアクセスする。

第２１図のメールがックス３５０はあき部分３５２と、多数のエントリ（パ第１ エントリ乃至最終エントリ”とラベルされている）又はヘッダ・メツセージが記 憶されるエントリ部分３５４と、該部分３５４の最終エントリに続くあき部分３ ５６とを持つように例示しである。メールボックス３５０内の最初のメモリーワ ード・アドレスは°゛ベース、すなわち”ＢＡＳＥ″とじて認識され、メールボ ックス３５０の最後のメモリー・ワード・アドレスは″リミット”すなわち”Ｌ ＭＩＴ”として認識される。メールボックスに記憶される最初のエントリ（一番 早く受信したメツセージを表わす）の開始バイト・アドレスは“”ＦＮＸＴ”と して認識され、最後のエントリ（最後に受信したメツセージを表わす）の最後の バイト・アドレスに続くバイトは”ＨＮＸＴ”として認識される。それら“’Ｂ ＡＳＥ”、　”ＦＮＸＴ”、”ＨＮＸＴ’及び”ＬＭＩＴ”の値は後述するよう にＤＭＡ　１４０によって維持される。アドレスされたサブシステムと共同する システム・パス・インタフェースがへ、ダ・メツセージを受信したときに、該メ ツセージは一度に１ワードづつメールボックスに送られ、そこの“’ＨＮＸＴ” によって規定されたアドレスの最初の３バイトを通過したアドレスに記憶される 。ヘッダが完全に記憶されたときに、最後のヘッダ・アドレスに１を加えたもの （ＥＥＢＡ＋１　）が元のＨＮＸＴＱ値によってアドレスされた３バイト領域に 記憶される。サブシステムのプロセッサがメツセージに作用するべく準備完了で あるときに、それはＦＮＸＴによって規定されたアドレスから始まるメールボッ クスの最初のエントリのヘッダ・メツセージを、該エントリの最初の３バイトに よって規定されたエントリの終りと共に引き出す。そこで、第２のエントリはま だプロセッサによってアクセスされていない最初に受信したメツセージを表わす 最初のエントリということになる。

勿論、最初に°’ＢＡＳＥ”、”ＦＮＸＴ”及び”ＨＮＸＴ”によって指定され たアドレスは同一である。エントリが加えられたときに’　ＨＮＸＴ”の値は増 加し、プロセ、すがエントリに作用したときに’ＦＮＸＴ”の値は増加する。

第２１図に示す空の部分３５２はプロセッサによってエントリが引出され、作用 されたメモリー空間を表わす。空の部分３５６は最初使用されなかったメモリー 空間を表わす。”ＦＮＸＴ”の値が’ＨＮＸＴ″の値に等しいときに、ゾロセ、 すはメールボックスが空であるということを知る。加えて、エントリのワードが メールボックスに書込捷れるときに、そのワードが書込まれるべきそのアドレス の値が”ＬＭＩＴ’の値まで増車した場合、ＤＭＡはメールボックスがへ、ダ・ メツセージの記憶を継続するようにするため、そのアドレスを自動的に”ＢＡＳ Ｅ”の値に戻すであろうが、現在は空の部分３５２である。もし、エントリのワ ードがメールざックスに書込まれるべきそのアドレスが’ＦＮＸＴ″の値に達し た場合、メールボックスが満たされ、オーバフロするだろうからへ、ダ・メツセ ージ又はエントリは全体的に拒絶され、そのシステムと共同するメツセージ制御 回路１４４に流出される。

メールボックスの上記管理作用のすべては後述するようにＤＭＡによって達成さ れる。

各サブシステム２４の各局部メモリーが夫々メール？、クス３５０を持つため、 システム１０内のゾロセフすはシステム・バスからのメツセージの受信によって 、定常的に割込みされることはないであろう。むしろ、各ゾロセ、すは目的をも って最初の又は最上エントリのためにメールボックスを見るときにのみ、そのメ ールボックスに記憶されているエントリに作用するだろう。故に、デロセ、すは その局部メモリーがメ。

セージを受信し、記憶したとしても、割込みをかけることなく、そのタスクを完 了することができる。更に、各ゾロセッサがメツセージの受信によって定常的に 割込みされないということを保証するために（更に詳細に後述する）、データを 要求するサブシステムによって送られるメツセージは、要求するサブシステムに 返送されたときにそのデータが記憶されるべき局部メモリー・アドレスを含む。

要求するサブシステムのリクエストに応答して返送されるデータを含むヘッダ及 びデータ・メツセージのヘッダ部は、又ＤＭＡ　］　４０がプロセッサに割込み をかけず、データの後の移動を要求することなく、そのデータを局部メモリーの 希望する領域に負荷することができるようにするために、局部メモリー・アドレ スを包含しているー 第２２Ａ図及び第２２Ｂ図はメールボックス３５０のエントリのホーマットを表 わす。特に、第２２Ａ図はヘッダ専用メツセージのだめのエントリ・ホーマット を表わし、第２２Ｂ図はへ、ダ及びデータ・メツセージのだめのエントリ・ホー マットを表わす。

まず、第２２Ａ図を見ると、メールボックス・エントリの最初の３バイトはエン トリ終了バイト・アドレスに１を加えたもの（ＥＥＢＡ　＋　１　）のために指 定され、該エントリの残余部分は、ヘッダの大きさにより（４乃至３６にバイト ）、着信先アドレス・フィールド、ン”　（発信元）アドレス・フィールド、ｏ Ｐコード・フィールド及びメツセージのヘッダ・データ・フィールド等のために 指定されるということがわかる。プリアンプル、フラグ、ＣＲＣビ、ト、ポスト アンブル及びポスト・ポストアンブル等はメツセージ制御回路１４４によってメ ツセージから除去され、そのエントリの一部として記憶されない。終了エントリ ・バイト・アドレスに１を加えたものの記憶（ＥＥＢＡ＋１　）はメールボック スからエントリを呼出すときにプロセ、すがそのエントリの実際の長さを知るこ とができるようにする。

次に、第２２Ｂ図を見ると、そこのへ、ダ及びデータ・メツセージのだめのメー ルボックス・エントリも又、最初の３バイトにエントリ終了バイト・アドレスに １を加えたもの（ＥＥＢＡ＋］　）を含む。該エントリの次の部分は着信先アド レス・フィールド、ソース・アドレス・フィールド、ＯＰコード・フィールド及 びメツセージのヘッダ部のへ、ダ・データ・フィールド（４乃至３６にバイト） 等を含む。該エントリのへ。

ダ部の次に続くものはデータ終了バイト・アドレスに］を加えたもの（ＤＥＢＡ ＋１．　）を表わす３バイトである。

第１２Ｅ図において前述したように、へ、ダ及びデータ・メツセージのへ、ダ・ データ・フィールドは最初の３バイトにへ、ダ及びデータ・メツセールて含まれ ているデータの局部メモリーの開始データ・アドレスを含む。従って、ゾロセッ サがへ、ダ及びデータ・メツセージを表わすメールボックス３５０からのエント リをアクセスするときに、該エントリのヘッダ・メツセージの部分であるこの３ バイト・アドレスから局部メモリーに別に記憶されたデータの最初のアドレスを 知ることができる。その上、プ・ロセ、すはデータ終了バイト・アドレスに１を 加えたもの（ＤＥＢＡ＋１　）を表示する該エントリの終りにある３バイトによ り、局部メモリーのデータの終了アドレスを知るだろう。

この時点において注目するべきことは、ヘッダ及びデータ・メツセージがサブシ ステムによって受信されたとき、ＤＭＡ　１４０は該メツセージのヘッダ部を直 接メールが７クス３５０に負荷し、そして該メツセージのデータ部をヘッダ・デ ータ・フィールドのデータ開始アドレスによって指定された局部メモリーのアド レスに直接負荷するということである。メツセージのデータ部分の負荷はメール ボックスにではなく、データをリクエストしたメツセージの開始アドレスによっ て発信元から指定されていた局部メモリーのほかの部分のメモリー場所に行われ るということが重要である。

この局部メモリーのほかの部分は、通常データを必要とするタスク又はノヨブの 遂行を完了するために、ゾロセ、すによってサブシステムのそこからデータが呼 出されるべきである希望部分又は場所である。そうしないで、メールぎックスに ヘッダ情報と共にデータを記憶したとすると、制御又はヘッダ部が記憶されてい る場所からデータ部を局部メモリー゛の上記希望部分に移動するために、後でプ ロセッサに割込みをしなければならないという欠点を生じさせたであろう。勿論 、サブシステムがヘッダ専用メツセージを受信するときはＤＭＡ　ｌ　４　Ｑは 単にへ、ダをメールボックスに負荷するだけである。

上記したように、データを要求するメツセージか、又はデータを供給するメソセ ージのどちらの場合でも、そのデータのデータ開始アドレスはそのメツセージの 中に含オれるということがこの発明の蓋要な一面である。すなわち、あるサブシ ステム２４がほかのサブシステム２４からデータを要求する場合、その要求又は リクエストはヘッダ専用メツセージのホームでは、要求されたデータが記憶され るべきである要求するサブシステムの局部メモリーのアドレスをそのメツセージ の中に含むようにしている。要求されたデータが返送される場合のヘッダ及びデ ータ・メツセージのホームでは、データ開始アドレスはヘッダ及びデータ・メツ セージに含まれる（ヘッダ・データ・フィールドの最初の３バイトに）。従って 、要求するサブシステムのプロセッサは要求されたデータが返信されたときに、 データ開始アドレスのために割込みされる必要が彦い。

勿論、これはメールボックスも又プロセッサの割込なしにヘッダ情報の記憶をす ることができることになるから、プロセッサは全く割込みを受けずに自己のタス クを完了することが可能となる。この方式又は技術は、凡用バッファにデータを 記憶して局部メモリーの意図した着信先にそのデータを記憶させるために、該デ ータのその後の移動を要求するようにしてゾロセッサの割込みを避けるようにし た従来の方式又は技術に優るものである。

ｚ、ＤＭＡ１４０（詳細） 次に第２３図に移ると、そこには、前に第１４図で全体的に示したＤＭＡ　１４ ０とコマンド笈びステータスレジスタ１４２との詳細が表しである。第２３図に 示すＤＭＡ　１４０はその共同するサブシステムの局部メモリーに対する直接呼 出しを管理し、この発明に従い該共同するサブシステムの局部メモリーの中にあ るメールボックス３５０を管理する複数のレジスタを含む。

ＤＭＡ　１４０のそれらレジスタは下記のものを含む。

入力データ開始アドレス（ＩＤＳＡ）レジスタ・・３６０ヘツダ・開始アドレス （Ｈ８Ａ）レジスタ・・・３６２データ開始アドレス（ＤＳＡ）レジスタ・・・ ３６４メールサツクス・ベース・アドレス（ＢＡＳＥ）レジスタ・・・３６６ ハードウェア・ネクスト・アドレス（ＨＮＸＴ、：）レジスタ・・・３６８ ４ 終了アドレス（ＥＡＲ）レジスタ・・・３７０ヘツダ終了アドレス（ＨＥＡ　） レジスタ・・３７２データ終了アドレス（ＤＥＡ）レジスタ・・・３７４メール ボツクス・リミット・アドレス（ＬＭＩＴ）レジスタ・・・３７６ フ丁−ムウェア・ネクスト・アドレス（ＦＮＸＴ　’）レジスタ・・３７８ 更に、ＤＭＡ　１４０は４つの比較回路３８ｏ　、　３８２　、３８４　。

３８６と、出力アドレス・カウンタ３９０と、入力アドレス・カウンタ３９２と を含む。ＩＤ５Ａレジスタ３６０及びＥＡＲレノスタスタ０は共同するサブシス テムのプロセッサから直接アクセスすることはできず、メールボックス３５０の 管理に直接関与しないため、第２３図には点線で示しである。残りのレジスタ３ ６２　、３６４　、３６６　。

３６８　、３７２　、３７４　、３７６　、３７８は該プロセッサから直接アク セスすることができる。その上、レジスタ３６６　、３６８　。

３７６　、３７８はメールが、クス３５０の管理に関与する。

第２３図に表わしていないものの中に、ここで少々説明するだろうＤＭＡの動作 を制御するだめの制御回路がある。そのような制御回路は主としてプログラマブ ル・ロノック・アレイ（ＰＬＡ）を用いて実施することができる。

まず、ＢＡＳＥレノスタ３スタ、ＨＮＸＴレジスタ３６８、ＬＭＩＴレジスタ３ ７６、ＦＮＸＴレノスタ３スタ等について説明する。これらレジスタは共同する サブシステムがメツセージを受信したときに、メールボックス３５０の動作を制 御する。ＢＡＳＥ及びＬＭＩＴレノスタはスタこのシステムのイニシャライゼー ション（初期設定）中に、Ｐ−Ｍバスを使用して共同するサブシステムのプロセ ッサによって負荷される。更に、ＨＮＸＴレジスタ３６８及びＦＮＸＴレノスタ ３スタは初期設定中にＢＡＳＥレジスタと同一値が負荷される。

ＤＭＡの動作−メツセージ受信 システム・パス９インタフエースのシステム・インタフェース・チノゾ１３６が メツセージを受信し、メツセージ制御回路１４４を通して更にそれを送信すると きに、へ、ダ（又はへ、ダ及びデータ・メツセージのヘッダ部分）はＢＡＳＥ、 ＬＭＩＴ、ＨＮＸＴ、ＦＮＸＴレジスタ、に記憶されている情報に従ってメール が７クス３５０に記憶される。入力アドレス・カウンタ３９２は、初期的に、Ｈ ＮＸＴレジスタ３６８のそれと同じアドレスが負荷される。各データ・バイトが メツセージ制御回路１４４から受信されると、入力アドレス・カウンタ３９２は 増車され、そのアドレスは、その各メツセージ・ワードをメールボックス３５０ の局部メモリー・アドレス場所に記憶させるためにＰ−Ｍバスに供給される。そ の上、入力アドレス・カウンタ３９２の出力は比較回路３８６によってＦＮＸＴ レノスタ３スタの値と比較される。比較回路３８６の出力における信号ＦＬＢ＠ ０は入力アドレス・カウンタ３９２がメールボックス（第２１図を見よ）内のＦ ＮＸＴアドレスに達した事を表示する。そのときは、メールボックス３５０は完 全に満されており、ヘッダ・メツセージのために空場所が残されているというこ とはない。一般的に、そのような情況下におけるメツセージはアボート（又は送 信中止）されるか拒絶され、ＨＮＸＴレノスタ３スタは次に使用可能なエントリ ・アドレスに増車されない。

もし、偶然、入力アドレス・カウンタ３９２がＦＮＸＴアドレスに達したが、メ ツセージ制御回路１４４内に全部が一時的に記憶される程の少数バイトがメツセ ージ中に残されているだけのような場合には、ＤＭＡを制御して該ＤＭＡがＦＮ ＸＴアドレスまでメツセージを記憶することが許されるようにする。そして、Ｆ ＮＸＴアドレスの最初のエントリがゾロセッサによって後でアクセスされるとき までＤＭＡは残りのバイトをメール？。

クスの中に記憶し続け（そこでメツセージ制御回路１４４の中のバッファに記憶 される）、その後、ＨＮＸＴレノスタ３スタを増車する。

比較回路３８６及び信号ＦＬＢ＠Ｏも又、メールボックス３５０が空のときに、 ＤＭＡがそれを確認する手段を提供する。ＤＭＡ制御回路は、ＨＮＸＴレジスタ ３６０のアドレス、！：　ＦＮＸＴレノスタ３スタのアドレスとを比較するため に、ＨＮＸＴレノスタ３スタのアドレスの値をきる。故に、メールボックスが空 となり、まだエントリを受信していなければ、ステータス・ビットは発生するこ とができるし、メールボックスの最後のエントリをゾロセッサがアクセスしたと きに、メールボックスは空となる。

入力アドレス・カウンタ３９２のアドレスは比較回路３８４においてＬＭＩＴレ ジスタ３７６内のＬＭＩＴアドレスとも比較され、メールボックスの空部分３５ ６（第２１図）が満たされたことを表示する。もし、比較回路３８４の出力にお ける信号ＬＬＷ＠Ｏ１が合致を示したなら、入力アドレス・カウンタ３９２はメ ツセージの記憶を続行することができるように’ＢＡＳＥレノスタ３６スタアド レスと同一アドレスが負荷されるが、現在はＢＡＳＥアドレスを開始する空部分 ３５２にある。

へ、ダ情報がメールがックス３５０のそのエントリに完全に記憶されたときに、 入力アドレス・カウンタ３９２は再度増車され、その出力は終了アドレス・レジ スタ３７０に供給される。この値はエントリの最初の３バイトとして記憶される 前述のエントリ終了バイト・アドレスに１を加えた（　ＥＥＢＡ＋１　）ものを 表わす。

そのとき、ＨＮＸＴレジスタ３６８は次のエントリの始めのアドレスを表わす入 力アドレス・カウンタ３９２と同一値に変更される。

もし、受信したメツセージがへ、ダ及びデータ・メツセージであれば、入力デー タ開始アドレス・レジスタ３６０はＤＭＡ制御回路によって予め可能化され、該 メツセージのヘッダ・データ・フィールドの最初の３バイトのデータ開始アドレ スを受信するであろう。入力アドレス・カウンタ３９２は、へ、ダ部が記憶され 、更にそのデータ開始アドレスが負荷されて後、該メツセージのデータ部の各デ ータ・バイトがメツセージ制御回路１４４から受信されたときに増車する。デー タの最後のバイトが受信され、１ワードとして共同するサブシステムの局部メモ リーに記憶されたときに、入力アドレス・カウンタ３９２の値は増車されて、デ ータ終了バイト・アドレスに１を加えたもの（ＤＥＢＡ＋　１　）を表わし、こ の値は終了アドレス・レジスタ３７０に記憶される。そこで、データ終了バイト ・アドレスに１を加えたもの（ＤＥＢＡ＋１　）はメールボックス・エントリの 最後の３バイトとしてヘッダ部と共にメールボックスに記憶される。該エントリ のＥＥＢＡ＋１情報は該エン）　ＩＪＯＤＥＢＡ部を越えた最初のバイトを指す であろう。

ＤＭＡのレジスタによって管理されたメールボックス３５０の提供とへ、ダ及び データ・メツセージにおけるＤＳＡアドレスの包含とは本質的にシステム・パス からのメツセージの受信の際に、直ちにゾロセ、すが関与することを除去するも のであるということが上記の説明から明らかになったはずである。

それに比較し、先行７ステムでは、メツセージの内容が制御情報か、要求された データか、又はその両方かに関係なく、メツセージ情報がサブシステムのメモリ ーに記憶されるべきであった開始アドレスをＤＭＡ回路に負荷するために、いず れのサブシステムにおけるプロセッサもメツセージを受信する度ごとに割込みが 要求されていた。そこで、一度開始アドレスが供給されると、ＤＭＡ回路はメツ セージの全情報内容を記憶するために、その記憶又はメモリー場所を開始アドレ スから開始して順次アクセスすることができるものであった０ それに反し、ＤＭＡ　１４０はシステム・バスから受信したメツセージの内容を 記憶するに際し、プロセッサの割込み又は関与を要求しない。もし、へ、ダ又は 制御情報が受信された場合（へ、ダ専用メ、セージ又はヘッダ及びデータ・メツ セージのいずれか）、ＤＭＡ１４０のメールぎ、クス管理又はアドレシング・レ ジスタはプロセッサの割込み又は関与なしに、ＨＮＸＴによって指定された場所 から始まるメールボックス３５０の部分に直接制御情報を負荷する。もし、ヘッ ダ及びデータ・メツセージのデータ・ブロックが受信される場合、ＤＳＡアドレ スがすでにそのメツセージのヘッダ部のヘッダ情報によってＤＭＡに供給されて おり、ＤＭＡはゾロセッサの割込み又は関与なしに、直接そのデータ・ブロック を上記局部メモリーに負荷する。メツセージハスべてのサブシステムによって受 信さし、ＤＭＡ１４０によって局部メモリーに直接記憶される一方、プロセッサ は自己のタスクの遂行を自由に継続し、割込みされることはない。

ＤＭＡ動作−メツセージ送信 メツセージがサブシステムから送信されたときに、サブシステムのゾロセ、すは センド（又は送信）コマンドを発行して、Ｈ８Ａレジスタ３６２に局部メモリー のヘッダ開始アドレスを負荷し、ＨＥＡレジスタ３７２にヘッダ終了アドレスを 負荷し、又もし、それがヘッダ及びデータ・メツセージであれば、ＤＳＡレジス タ３６４にデータ開始アドレスを負荷し、ＤＥＡレジスタ３７４にデータ終了ア ドレスを負荷する。ＤＭＡ　１４０はプロセッサを割込みすることなく、局部メ モリーをアクセスしてそのメツセージのヘッダ及びデータ部分の各ワードを順次 的に読出し、そのメツセージ情報をメツセージ制御回路１４４に供給する。

ＤＭＡ　１４０は初期的にヘッダ開始アドレスの値を出力アドレス・カウンタ３ ９０に負荷し出力アドレス・カウンタ３９０がＨＥＡレジスタ３７２に記憶され ているヘッダ終了アドレスに達したということを、比較回路３８０の出力におけ る信号ＨＬＢ＠０が表示するまで、順次的にヘッダの各ワードの読出しを実行す るであろう。もし、それがヘッダ及びデータ・メツセージであれば、ＤＭＡは出 力アドレス・カウンタ３９０にＤＳＡレジスタ３６４のデータ開始アドレスを負 荷して後、局部メモリーからのメツセージのデータ部の各ワードを順次的に読出 すために出力アドレス・カウンタ３９０を増車する。勿論、送信されるメツセー ジがヘッダ専用メツセージであれば、ヘッダ終了アドレスに達した後に送信が終 る。

比較回路３８２の出力における信号ＤＬＢ＠１０が、出力アドレス・カウンタが ＤＥＡレノスタスタ４のデータ終了アドレスに達したということを表示したとき に、ＤＭＡは局部メモリーのアクセスを止め、データの送信はメツセージ制御回 路１４４を通過した後に終了する。

３、　コマンド及びステータス・レジスタ１４２第２３図は第１４図において前 述したコマンド及びステータス・レジスタ１４２を表わすブロックを包含する。

第２３図に見られるように、コマンド及びステータス・レジスタ１４２はコマン ド・レジスタ４００とステータス・レジスタ４０２とを含む。コマンド・レジス タ４００は共同するサブシステムのプロセッサによって負荷され、送信及び受信 メツセージに対して実行されるべき動作をシステム・インタフェース・チップ１ ３６に指示する。この動作は通常ＤＭＡ　１４０と同様にメツセージ制御回路１ ４４の両方に関係する。

ステータス・レジスタ４０２はシステム・インタフェース・チップ１３６の動作 中に、該システム・インタフェース・チップのステータスを表示するステータス ・ビットが負荷される。これらのステータス・ビットはＤＭＡ　１４０の制御回 路及びメツセージ制御回路１４４と共に、システム・インタフェース・チップ１ ３６の動作の制御に使用される。

第２４図はコマンド・レジスタ４００の内容を例示する。そこに見られるように 、コマンド・レジスタはコマンドを提供するビット２１〜２４及びコマントト共 に使用するだめの情報を提供するビット１〜１３を持つ３２ビツト・レジスタで ある。コマンド・レジスタのビット１４〜２０及び２５〜３２はこの発明に関す る説明のどこにも使用されない。下記のコマンド・テーブル≠１は種々のコマン ドのために、コマンド・レジスタのコマンド・フィールド（ビット２１〜２４） に負荷されるビットを例示する。

イニシャライズ（ＩＮＩＴＩＡＬＩＺＥ）　ＯＯ００センド（ＳＥＮＤ）　１０ ００ レシーブ（ＲＥＣＥＩＶＥ）　０１００ロード・マスク（ＬＯＡＤ　ＭＡＳＫ’ ｌ　ＯＯ１０イニシヤライズ コマンド・テーブル≠１に示されているコマシト１イニシヤライズ（ＩＮＩＴＩ ＡＬＩＺＥ　）はシステム・インタフェース・チップ１３６をリセットする。イ ニシャライズ・コマンドに応答して、ＢＡＳＥ及びＬＭＩＴレノスタ３スタ　、 ３７６はそれらの永久値が負荷され、ＨＮＸＴレジスタ３６８及びＦＮＸＴレノ スタ３スタは初期的にＢＡＳＥレジスタ３６６の値が負荷される。コマンド・レ ジスタのビット１〜８には共同するサブシステムの独自のサブシステム・アドレ スが負荷される。

この情報は第１５図において前述したレシーバ・アドレス・チェック回路１８４ の５ＡＤＤレジスタに転送される。ビット９は診断制御ビットといい、システム ・バスを使用することなく、メツセージを直接ＳＴＣに返送する回路を可能化す ることをシステム・インタフェース・チップ（ＳＩＣ）が可能となるように用い ることができる。このように、メツセージを返送することは診断動作の実行に便 利であるが、この発明の部分ではない。ビット１０はこの実施例では使用しない 。ビット１１はシステム・パスに送信するだめの各直列化されるバイトが最高位 ビットから始めて直列にされるか、又は最下位ビットから始めて直列にされるか を制御する。ビット１２はこの発明の部分を形成しない診断回路に出力され、共 同するサブシステムを全ヘッダ・メツセージのだめの着信先又はリクエストされ たレシーバにする。ビット１３は初期設定（イニシャライズ）中に“１”にセッ トされ、コマンド・レノスタ４００が次のコマンドを負荷する前に゛イニシャラ イズコマンドをクリヤするよう０″にセットされる。

センド コマンド・テーブル÷１の６センドコマンドはメツセージをシステム・バスにセ ンド又は送信するようにシステム・インタフェース・チップに指示を与える。

コマンド・レジスタのビット１〜４及びビット８〜１２は使用されず、ピッドア 及び１３は常にこのコマンドでは、夫々″１”及び０”にセットされる。ビット ５及び６はシステム・インタフェース・チップから送信されるべきメツセージの 形を決定する。コマンドの形とそれに対応するビット５及び６の値とを下記のコ マンド・テーブル≠２に表示する。

へ、ダ（データを持つ）０１ ヘッダ及びデータ　１１ へ、ダ・メツセージと、ヘッダ（データを持つ）メツセージとは両方共ヘッダ専 用メツセージであり、そのホーマントは第１２Ａ図について前述した。ヘッダ（ データを持つ）メツセージはヘッダ情報の他のフィールドが記憶されているとと るから離れた場所にある送信サブシステムの局部メモリーから得られたであろう そのヘッダ・データ・フィールドのデータ情報を含む。このヘッダ・データ情報 を得る目的のために、ＤＭＡはへ、ダ及びデータ・メツセージのデータ部を得る ために使用する方法と同じ方法によって、ＤＳＡレノスタスタ４及びＤＥＡレノ スタスタ４を使用する。他方、ヘッダ・メツセージは別に得なければならないよ うなヘッダ・データ・フィールドの情報を含まない。

へ、ダ及びデータ・メツセージは第１２Ｂ図について前述したホーマットを有す る。

レシーブ コマンド・テーブル≠１のレシーブ（ＲＥＣＥＩＶＥ）メツセージは各受信した メツセージの着信先アドレス・フィールドと、イニシャライズ・コマンドを実行 したときに５ＡＤＤレジスタに供給された６唯−の局或はサツシステム・アドレ ス・バイトとをアドレス・チェック回路１８４において比較するよう、システム ・インタフェース・チップに指令を発する。ビット２〜１２はこのコマンドでは 使用されない。ビット１３は常に′０”である。ビット１が′１”であれば、各 メツセージの着信先アドレスがサブシステム・アドレスのためにチェックされる 。ビット１が０＃であれば、サブシステム・アドレスのためにはチェックされず 、ロード・マスク・コマンドによって指定されるそれより全体的な放送アドレス 又はグループ・アドレスのみのためにチェ、りされる。

ロード・マスク ロード・マスク・コマンドはシステム・インタフェース・チップに指令してアド レス・チェック回路１８４（第１５図）のマスク・レジスタに放送アドレス又は グループ・アドレスを負荷させる。ビット１〜８はグループ・アドレスを表示し 、それら着信先アドレス・フィールドのマツチング・グループ・アドレスがサブ システムに受信される。下記のコマンド・テーブル≠３はコマンド・レジスタ４ ００のビット１〜８の値と、そこから得られ、補写又は受信されるメツセージと を表示する。

１０００００００　Ｆ８ ０１００００００　Ｆ９ ００１０００００　ＦＡ ｏｏｏｌｏｏｏｏ　ＦＢ ｏｏｏｏｌｏｏｏ　ＦＣ ｏｏｏｏｏｌｏｏ　ＦＤ ｏｏｏｏｏｏｌｏ　ＦＥ ｏｏｏｏｏｏｏｌ　ＦＦ そこに示した着信先アドレスは１６進数であり、ｌ　ｔＺイトに等しい。もし、 ビット１〜８が全部゛°０”であれば、グループ・アドレスによって指定された （複数の）グループのどれもが共同するサブシステムの着信先ではない。

ステータス・レジスタ４０２はシステム・インタフェース・チップのステータス を含む。ステータス・レジスタの内容は第２５図に例示されている。そこに見ら れるように、ビット８及びビット１３〜３２は常に“°０″である。ビ２ト１〜 ８はシステム・インタフェース・チップ１３６の入力ステータスを表わし、ビッ ト４〜７はシステム・インタフェース・チップ（ＳＩＣ）コードを含み、ビット ９〜１２はシステム・インタフェース・チップの出力ステータスを表わす。ＳＩ Ｃコードは１以上のシステム・バス・インタフェースがサブシステムのＰ−Ｍバ スに接続されている場合にのみ使用されて、サブシステムのプロセ、すに対する システムバス、インタフェース（又はＳＩＣ）の識別に使用される。この構成は 第９図乃至１１図において前述したが、この発明のどのような面にも関係しない 。

下記ステータス・テーブル≠１はシステム・インタフェース・チップの種々の出 力（送信）ステータスの状態と、それらに対応するビット９〜１２の値を例示す る０ ステータス・テーブル≠１ 出力ステータス使用不能　０００Ｘ 出力完了　１００士 出力エラー（バッファ・アンダフロ）　１１０を出力エラー（メモリー・エラー ）　１０１を出力エラー（リトライ超過）　１１１士ステータス・テープルナ１ で、Ｘｎは”無関心”の値を表示し、士”は′０″か又は”１″のいずれかを表 示する。

ステータス・テーブル＝＃−１に表示されている出力完了ステータスはシステム ・インタフェース・チップ１３６がメツセージの送信に成功したときに発生する 。

出力エラー（バッファ・アンダフロ）ステータスはシステム・ゝインタフェース ・チップがバッファ・アンダフロ状態、すなわち、そのシステム・インタフェー スチップと共同するサブシステムがデータ・バイトを充分早く供給せず、そのた め、メツセージ制御回路１４４が受信したバイトをすべて送信して、メツセージ 送信の中間でサブシステムからの新たなデータ、ノ々イトを待っているときに発 生する。出力エラー（メモリー・エラー）ステータスは送信のために局部メモリ ーからフェッチされたデータが修正不能エラー（ダブル・ビット・エラーのよう な）を持つときに発生する。出力エラー（リトライ超過）ステータスはシステム ・インタフェース・チップが、第１５図に従って前述したりトライ回路２０４の 制御に基づき、所定の最高ＩＪ　）ライ数を試みた後もメツセージの送信に成功 することができなかったときに発生する。

出力ステータス状態のすべてについて（出力ステータス使用不能を除き）、ビッ ト１２の値は０”又は１”のどちらでもよい。第２７図乃至第３１図において後 述するこの発明の好ましい実施例の１つにおいて、システム・バスは実際に＼は ２つの別個な”システム・バス”又は゛チャンネル”である。各これらシステム ・パス又はチャンネルはスター・カプラと各サブシステムへ及び各サブシステム からの送信ラインを含む。ビット１２が′Ｏｎであれば、それはメツセージがチ ャンネルの１つ（チャンネルＡ）に送信されていることを表示し、又６１”は他 のチャンネル（チャンネルＢ）にメツセージが送信されていることを表示する。

ステータス・レジスタの入力ステータス・フィールドはシステム・インタフェー ス・チップ１３６の入力ステータスを表示する。下記のステータス・テーブル４ Ｐ２には、入力ステータス・フィールドのビット１〜３の値と、それらに対応す る入力（受信）ステータス状態とを表示する。

００ 人力ステータス使用不能　０００ メール＆ノクスが空でない　１００ メールデツクスが空でないステータスはシステム・インタフェース・チップ１３ ６がメールボックス３５０にメツセージを受信し受入れたときに発生する。入力 バッファ・オーバフロ（メツセージ拒絶）ステータスはシステム・インタフェー ス・チップがメツセージを受信したが、ＲＦＩＦＯ１９０（第１５図）又はその 共同するバッファ（図示していない）がオーツＺフロしたために、そのメツセー ジのすべてを局部メモリーに転送することができなかったときに発生する。その ような場合にはメツセージは拒絶される。メールボックス。

オーバフロ（メツセージは拒絶されない）ステータスは、システム・インタフェ ース・チップがメツセージを受信することはしたが、メールボックスが満ばいで あるため、へ、ダ情報の全部はエントリとして局部メモリーに転送することがで き々かったときに発生する。

しかし、記憶されなかったノ々イトはすべてメツセージ０１ 制御回路１４４のバッファにあるので後でメールボックス３５０に記憶すること ができる。そのメツセージは拒絶されない。メールボックス・オー・ぐフロ（メ ツセージ拒絶）ステータスはシステム・インタフェースチップがメソセージを受 信したがメールボックスが満ばいのため、ヘッダ情報の全部を局部メモリーに転 送することができなかったときにも発生する。この場合、メツセージ制御回路１ ４４に記憶するべき・ぐイトが多過ぎたためにメツセージは拒絶される。メール ボックス・オーバフロ（メツセージが拒絶されない）及びメールボックス・オー バフロ（メツセージ拒絶）スｆ　−タス状態はその両方とも第２３図において簡 単に前述した。

■、スワンプ回路１６０及゛　回　１６２第２６図は、第１４図について前述し たスワンプ回路１６０及び遊び検出回路１６２の作用の遂行に使用される回路を 例示する。スワンプ回路１６０は立上り端リトリガラブル・ワンショット４０４ とアンド・ゲート４０５とを含む。ワンショット４０４の入力はパス・レシーバ ５８を使用してシステム・バスの符号化されたメツセージ又は信号を受信するよ うに接続される。アンド・ゲート４０５の一方の入力はシステム・パスからの信 号を受信し、他方の入力はワンショット４０４の反転出力の信号を受信する。ア ンド・ダート１０２ ４０５の出力はスワンゾ回路１６０がシステム・パスにスワンゾ状態又はエラー を検出したときに可能化される前述の信号ＢＥＥＲである。

ワンショット４０４の反転出力はシステム・パスの信号が１”になったときに、 ”　ｏ　”又は°°コロ−の値になり、システム・パスにおける符号化された信 号の普通の・ぞルス幅よりわずかに長い期間中゛０”に保持される。従って、シ ステム、パスにスヮンゾ状態が存在せず、受信したメツセージのパルス幅が正し い場合には、アンド・ゲート４０５の出力における信号ＲＥＲＲはθ″のままで ある。メツセージの１又はそれ以上のパルスが広過ぎるというスワンゾ状態があ るときには、ワンショｙ）４０４の出力は、システム・パスからの信号又はパル スがまだ１″の状態にあるときに、それと同時刻に′１”に戻ることになる。そ のため、アンド・ゲート４０５の出力における信号ＲＥＲＲは１″となる。

第２６図に見られる遊び検出回路１６２は立下り端リトリガラブル・ワンショッ ト４０６とアンド・ゲート４０７とを含む。ワンショット４０６はパス・レシー バ５８を使用してシステム・パスからの符号化メツセージ又は信号をその入力に 受信する。アンド・ケ°−ト４０７はその一人力にワンショット４０６の反転出 力の信号を受信し、システム・パスからの信号を第２の反転入力に受信する。ワ ンショット４０６の反転出力はシステム・パスの信号が・Ｐシス間でＯ″の値に ガっだときに０“の値にな９、そのメツセージの普通の・ぐシス間の間隔よりわ ずかに長い期間中、０＃の値のままに保たれる。

システム・パスに遊び状態がなく、パルス間の間隔が正しい長さであれば、アン ド・ゲート４０７の出力における信号ＲＩＤＬＥはＯＨに維持される。遊び状態 が存在して、システム・パスの・ぐシス間の間隔がメツセージの通常の・ぐシス 間の間隔より長い場合には、ワンショット４０６の出力は、システム・パスの信 号がまだ０”のままであるのに、値１１１１１に戻される。

そのため、アンド・ゲート４０７の出力における信号ＲＩＤＬＥは′１”となる であろう。

、Ｊ、デユアルーチャンネル・データ処理システム４１０第２７図はデータ処理 システム４１０を表わす。第１図乃至第３図に例示するデータ処理システム１０ 同様、データ処理システム４１０は各々単独のコンピュータ・キャビネットの中 に収容されている複数の局４１２を含む。各局４１２は共同するケーブル４１４ 人によってスター・カプラ４１６Ａにリンクされ、共同するケーブル４１４Ｂを 使用して第２のスター・カプラ４】６Ｂにリンクされる。各ケーブル４１４Ａ、 ４１４Ｂは一対の光重繊維から成る。第１図乃至第３図のデータ処理システム１ ０のケーブル１４同様、各ケーブル０４ ４１４Ａ、４１４Ｂの１本の繊維はそれに共同する局からの信号をスター・カプ ラの一方に搬送し、各ケーブルの他方の繊維がそのスター・カプラからの信号を 局に返送するように動作する。

以下、データ処理システム４１０の発明部分を説明するために、全ケーブル４１ ４Ａ、４１４Ｂ　（それに接続されている局内の線を含む）と両スター・カプラ ４１６Ａ、４１６Ｂとは集合的にデユアルーチャンネルシステム・パスと呼ぶこ とにする。その上、ケーブル４１４Ａ（それに接続されている局内の線を含む） とスター・カプラ４１６Ａとはシステム・パスの６チヤンネルＡ”と呼び、ケー ブル４１４Ｂ（それに接続されている局内の線を含む）とスター・カプラ４１６ Ｂとをシステム・パスの”チャンネルＢ″と呼ぶことにする。

第２７図の前述から明らかになったであろうように、局４１２のどれか１つから 発信するメツセージはチャンネルＡかチャンネルＢかのどちらかを介して送信す ることができる。例えば、もしメツセージがチャンネルＡを介して送信されるな ら、該メツセージは共同するケーブル４１４Ａの２本の光学繊維（又はファイバ ）のうちの１本を介し、て発信局からスター・カプラ４１６Ａに送信される。次 に、スター・カプラ４１６Ａは該信号を同じケーブル４１４Ａの２本の光学繊維 のうちのもう一方を介して発信局の方に返信し、又ほかのケーブルのすべて４１ ４Ａを介して、そのシステム４１００５ のすべてほかの局にも送信する。同様に、信号は共同するケーブル４１４Ｂの２ 本の光学繊維のうちの１本を使用して、局４１２のいずれか１つからスター・カ プラ４１６Ｂに送信することができる。次に、スター・カプラ４１６Ｂは該信号 を発信局と共にシステム４１０のほかのすべての局に対して、ケーブル４１４Ｂ を介し、返信する。

データ処理システム４１０における２本のチーンネルの使用は単一チャンネル・ システム・パスの使用（第１図乃至第３図のデータ処理システム１０に例示して いるようなもの）より数々の顕著な利点を有する。

特に、第２７図のデユアルーチャンネル・サブシステムは、もし他方のチャンネ ルが故障したときには、もう一方のチャンネルを独占的に使用することができる ・ので、システムの信頼性を増大することができる。その上、２本のチャンネル の使用はメツセージ送信に対するシステム・パスの利用可能性を増加する。すな わち、第１局が１本のチャンネルを介してメツセージを第２局に送信している間 に、どのメツセージもほかのメツセージに干渉を与えることなく、それと同時に 第３局からそのメツセージをもう一方のチャンネルを介して第４局に送信するこ とができる。

第２８図は局４１２の１つを詳細に表わす。例示する局４１２に接続されている ケーブル４１４Ａは一対の光学繊維４１８Ａ、４２０Ａで構成される。同様にし て、１０６ ケーブル４１４Ｂは一対の光学繊維４１８Ｂ、４２０Ｂで構成される。ケーブル ４１４Ａ、４１４Ｂは局又はキャビネットの中で光学インタフェース４３２によ って内部送信電線４１８ＡＡ、４２０ＡＡ、４１８ＢＡ、４２０ＢＡ　Ｋ接続さ れる。光学インタフェース４３２は光学ソース（発光源）４．３４，４３５と光 学検出器（受光器）４３６゜４３７を含む。光学ライン（繊維）４２０Ａ、４２ ０Ｂの光学信号は光学検出器４３６，４３７において、ライン（電線）４２０Ａ Ａ、４２０ＢＡに送信するために電気信号に変換される。逆に、電線４１８ＡＡ 、４１８ＢＡにあるメツセージを表わす電気信号は光学ソース４３４゜４３５に おいて、光学ライン４１８Ａ、４１８Ｂに送信するために光信号に変換される。

各局４１２は第２８図に例示するように、プロセッサ・モジュール４２４Ａ、メ モリー・モジュール４２４Ｂ。

１１０　モジ、−ル４２４Ｃを含む複数のサブシステムを有する。モジュール４ ２４Ａ、４２４Ｂ、４２４Ｃ各々は、各１個のシステム・バス・インタフェース ４２８を介してライン４１８ＡＡ、４２０ＡＡ及びライン４１８ＢＡ。

４２０ＢＡの両ラインに接続又は結合される。

第１図のデータ処理システム１０同様、データ処理システム４１０の局４１２の １つは、システム４１０に使用されている局４１２が１つだけの場合には、回送 電信路又は返送電信路を設けることができる。２チヤンネルのシステム４１０の 場合に返信路を設けた模範的配線ノ９ターン４４０を第２９図に表わす。該配線 ・やターン４４０は送信電線４１８ＡＡ、４２０ＡＡに接続された送信電線４６ ２人と、送信電線４１８ＪＩＡ　、４２０ＢＡに接続された送信電線４６２Ｂと を含む。配線パターン４４０は第２８図の局４１２の光学インタフェース４３２ がある場所に設けられる。その場合には、ほかの局がないので、当然そこに例示 されている光学インタフェース及び光ケーブル４１４Ａ、４ｉ４Ｂは不要である 。

配線パターン４４０は１個の局４１２だけを持つシステム４１０に使用すること ができるが、システム４１０に２つの局４１２がある場合、各局４１２はスター ・カプラ４１６Ａ、４１６Ｂを使用せずに２つのスター・カプラの各々の動作を 遂行するため、電線４１８ＡＡ　。

４２０ＡＡ、４１８ＢＡ、４２０ＢＡの開放又は自由端（第２８図の左手側の方 に）に配線パターン４４０（７）１つを持続することができることに注意を要す る。ライン４１８Ａ、４２０Ａ、４１８Ｂ、４２０Ｂは外部のスター・カプラを 用いずに２つの局を直接・リンクすることができる。

Ｋ、システム・バス・インタフェース４２８第３０図は、各システム・バス・イ ンタフェース４２８の中にある簡略化した形式の主な回路ブロックを表わす。そ こに見られるように、システム・バス・インタフェース４２８はシステム・イン タフェース・０８ チッｆ５３６と２チヤンネル・アダプタ５３８とを含む。システム・インタフェ ース・チップ５３６は下達することを除き、第１３図乃至第２５図において前述 したシステム・インタフェース・チップ１３６に類似する。２チヤンネル・アダ プタ５３８は同様に、２チヤンネル・アダプタが単一チャンネル・システム・バ スでハナく、プーアル・チャンネル・システム・バスのチャンネルＡ及びチャン ネルＢ両方に接続するだめの回路を含むということを除き、第１３図及び１４図 に表わしたチャンネル・アダプタ１３８に類似する。

第３１図は、システム・バス・インタフェース４２８のシステム・インタフェー ス・チップ５３６及び２チヤンネル・アダプタ５３８の詳細を表わす。そこに見 られるように、システム・インタフェース・チップ５３６はＤＭＡ回路５４０、 コマンド及びステータス・レジスタ５４２、及びメツセージ制御回路５４４を含 む。

第３１図の２チヤンネル・アダプタ５３８はバス５５０でメツセージ制御回路５ ４４に接続されたシリアライザ５５４を含む。シリアライザ５５４はシステム・ バスに送信されるべきメツセージ制御回路５４４からのメツセージを直列にする 。シリアライブの出力に現われた直列ピットのメツセージはエンコーダ５５６で 符号化されてチャンネル選択回路６１０に送られる。

チャンネル選択回路６１０はメツセージ制御回路５４４０９ からの信号（第３１図には図示していない）によって制御され、バス・ドライバ ４４６Ａを使用してチャンネルＡか、バス・ドライバ４４６Ｂを使用してチャン ネルＢのどちらかにメツセージを送信する。

プーアル−チャンネル・システム・バスを通して送信されてきたメツセージはチ ャンネルＡからバス・レシーバ４５８Ａに受信されるか、又はチャンネルＢから バス・レシーバ４５８Ｂに受信される。バス・レシーバ４５８Ａに受信したメツ セージはデコーダ５５８Ａ、スワンデ回路５６０Ａ、遊び検出回路５６２人に送 られる。

デコーダ５５８Ａでデコード（又は復調）されたメツセージはデ・シリアライザ ５６４Ａに供給されてデ・シリアライズ（並列に復元）され、バス５５２Ａ’＆ 用いてメツセージ制御回路５４４に送られる。同様にして、バス・レシーバ４５ ８Ｂに受信したメツセージはデコーダ５５８　Ｂ１スワンゾ回路５６０　Ｂ、遊 び検出回路５６２Ｂに送られる。デコーダ５５８Ｂでデコード（又は復調）され たメツセージは、次にデ・シリアライザ５６４Ｂに供給され、そこでデ・シリア ライズ（又は並列に復元）され、バス５５２Ｂを介してメツセージ制御回路５５ ４に供給される。

メツセージ制御回路５４４の送信作用、ＤＭＡ　５４　Ｑコマンド及びステータ ス・レジスタ５４２は本質的には第１４図乃至第２５図について前述したシング ル・チャンネル・システム・バスのＤＭＡ　１４０　、コマンドｌＺ’０ 及びステータス・レノスタ１４２、及びメツセージ制御回路１４４を参照して前 述した方法と同じ方法で動作する。勿論、メツセージ制御回路５４４の送信制御 回路（第３１図には図示していない）は２本のチャンネル（チャンネルＡ又はチ ャンネルＢ）のどちらがサブシステムからの各メツセージの送信に使用されるか を決定しなければならない。その決定は次の３基準に従って行われる。

（１）遊びが１チヤンネルだけの場合、その遊びチャンネルがメソセージの送信 に使用される。

（２）２チヤンネルとも遊びの場合、システム・バスを介して最後のメツセージ 送信量に使用されなかったチャンネルがそのメツセージの送信に使用される。

（３）　どちらのチャンネルも遊びでない場合、最初に遊びになったチャンネル がメツセージの送信に使用される。

上記の３基準の使用は２チャンネル間の゛負荷の均等化″を図ることを保証する 。゛負荷の均等化”によって、システム・バスの使用は２チャンネル間で等しく 又はやや等しく分けられる。メツセージの送信が２チャンネル間で等しく分けら れると、各チャンネルは一方のチャンネルだけが他方のチャンネルより頻繁に使 用される場合よりも、゛ピズイ”又は使用中状態が少くなるため、負荷の均等化 は゛コンテンション・ガニ１ｌ１俵昭５８−５００３４９　（３０）−プル″を 減少させる傾向に導く。

各サブシステムとその共同するＤＭＡ　５４０及びメツセージ制御回路５４４は 一度に１メ、セージを送信するだけであり、メツセージを送信するのに１チヤン ネルだけを使用するであろうが、メツセージ制御回路５４４は２チヤンネルから 同時に２つのメツセージを受信することができなければならない。これは、すべ てのサブシステムと共同するメツセージ制御回路５４４は、それがアドレスされ たサブシステムで々〈ても、第１図乃至第２６図のシングル・チャンネルの実施 例について前述したようなメツセージのエラーをチェックするだめに、すべての メツセージを蔓信し、監視しなければならないために必要である。従って、一対 のバス・レシーバ４５８Ａ、４５８Ｂ　１デコーダ５５８Ａ。

５５８　Ｂ、スワンゾ回路５６０Ａ、５６０Ｂ、遊び検出回路５６２Ａ、５６２ Ｂ、シリアライザ５６４Ａ、５６４Ｂ及びバス５５２Ａ、５５２Ｂはメツセージ 制御回路５４４がチャンネルＡ及びチャンネルＢの各々のメンセージを同時に受 信できるようにする。メツセージ制御回路５４４のメツセージ受信作用と共同す る回路の多くは、メツセージ制御回路５４４が各サブシステム独自のサブシステ ム・アドレス又はグループ・アドレスが一致するかどうか前述の両メツセージの 着信先アドレス・フィールドをチェックできるように、又ＣＲＣエラー・スヮン ゾ・エラー・及び遊びエラー等のチェックのために両１２ メツセージをチェックしうるように、二重に設けられる。

第３２図は、２チヤンネル・システムのメツセージ制御回路５４４の簡略図を例 示する。そこに見られるように、メツセージ制御回路５４４は全体として第１５ 図のメツセージ制御回路１４４と同一回路プロ。

りを含む。特に、メツセージ制御回路５４４はＭＵＸ５７０、ＣＲＣ発生回路５ ７２、ＸＦＩＦＯ５７４、ＭＴＪＸ５７６、ＧＦＩＦＯ５７８、比較回路５８０ 　、　ＲＦＩＦＯ５９０゜リトライ回路６０４、送信制御回路５９６、受信制御 回路５９８、モニタ（監視）制御回路６００を含む。

これら回路プロ、りは全体的に第１５薗のものと同様な名称とされ、その夫々と 類似する番号が付された回路プロ、りに対応する。

勿論、モニタ制御回路６００はＡ及びＢ両チャンネルの遊び状態を監視しなけれ ばならない。これは、第３２図には信号表示ＲＩＤＬＥ　（Ａ又はＢ）で表示し である。信号１而１は実際には、クロック信号ＸＯ及びＸｌによって時間多重化 された２つの成分から成り、各成分はそれらチャンネルの１つの遊び状態を表示 する。信号ＣＮＬＡＶＡ　Ｉ　Ｌ　＠　０はモニタ制御回路６００から送信制御 回路５９６に供給されて、少くともチャンネルの］つが遊びであり、送信可能で あるということを表示する。信号ＡＣＮＬＳＥＬ　ｅ　Ｏはモニタ制御回路６０ ０からチャンネル選択回路６１０（第３１図）に供給され、１３ 上記基準に従って、２本のチャンネルのどちらがメツセージの送信のために選ば れるかを表示する。信号ＡＲＥＮＢＬ　＠　ＯとＢＲＥＮＢＬ　＠　Ｏとはモニ タ制御回路６００から受信制御回路５９８に供給され、チャンネルＡ及びチャン ネルＢが夫々遊びではなく、メツセージが受信されるべきであるときを表示する 。

第３２図には、レシーバ・アドレス・チェ、り回路５８４ＡＸＣＲＣチエ、り回 路５８６Ａ、ポストアンブル・ガープル検出回路５８８Ａが見られ、すべてシス テム・バスのチャンネルＡのメツセージだけを受信するように接続されている。

レシーバ・アドレス・チェ、り回路５８４Ｂ、ＣＲＣチェック回路５８６Ｂ、ポ ストアンプルガープル検出回路５８８Ｂ等はすべてシステム・バスのチャンネル Ｂのメツセージのみを受信するように接続されている。

システム・バスのチャンネルＡに受信したメツセージの着信先アドレス・フィー ルドはレシーバ・アドレス・チェ、り回路５８４Ａにおいてチェ、りされる。も し、共同するサブシステム独自のサブシステム・アドレス又はグループ・アドレ スのいずれかが着信先アドレス・フィールドにあれば、信号ＡＲＭＡＴＣＨ＠　 Ｏは受信制御回路５９８に送出される。ＣＲＣチェック回路５８６Ａはチャンネ ルＡのメツセージのＣＲＣエラーをチェックし、信号ＡＣＲＣＯＫ　＠　ＯがＣ ＲＣエラーを表示して受信制御回路５９８に送出される。ポストアンブル・ガー ブル１１４ 検出回路５８８ＡはチャンネルＡのメツセージのポストアンブルをチェックし、 受信制御回路５９８に信号ＡＺＲＯ＠　０を供給してポストアンブルがガープル されていることを表示する。

同様な方式で、チャンネルＢのメツセージの着信先アドレス・フィールドがレシ ーバ・アドレス・チェック回路５８４Ｂによってチェックされ、信号ＢＲＭＡＴ ＣＨ＠０が受信制御回路５９８に供給され、着信先アドレス・フィールドが共同 するサブシステム独自のサブシステム・アドレス又はグループ・アドレスを含む ことを表示する。ＣＲＣチェック回路５８６ＢはチャンネルＢのメツセージのＣ ＲＣエラーをチェックして、ｃＲｃエラーを表示するだめの信号ＢＣＲＣＯＫ　 ＠　Ｑを出力する。最後に、ポストアンブル・ガープル検出回路５８８Ｂはチャ ンネルＢのメツセージのポストアンブルをチェックし゛て、ポストアンブルがガ フゾルされていることを表示する信号ＢＺＲＯ＠　Ｑを出力する。

メツ、セージ制御回路５４４がチャンネルＡ又はチャンネルＢのメツセージにエ ラーを検出したときに、そのポストアンブルをガープルすることによってそのメ ツセージをアボート（送信中止）する。従って、受信制御回路５９８はチャンネ ルＡのメツセージのポストアンブルをガープルするために、第３３図で説明する ガーブリング回路に対して信号ＡＡＢＯＲＴを出力し、チャンネルＢのメツセー ジのポストアンブルをガープルす１１５　特表ロ８５８−５０口３４９（３１） るために、同じ回路に信号ＢＡＢＯＲＴを供給する。

勿論、チャンネルＡ及びチャンネルＢに同時に送信され、着信先で受信されたメ ツセージは両方とも夫々の着信先アドレス・フィールドに同じアドレスを含む可 能性はある。受信制御回路５９８はメツセージ制御回路５４４に最初に受信した メツセージのみをＲＦ　Ｉ　ＦＯ５９０に送るであろう。もう一方のメツセージ が同一サブシステムのアドレスを含んでいれば、それは拒絶され、そのポストア ンブルはガープルされる。もし、チャンネルＡ及びＢの両メッセーゾが同時に受 信された場合、受信制御回路５９８は常に２本のチャンネルのうちの予め定めら れたチャンネルのメツセージを選ぶようにプログラムされる。特定の回路では、 同一着信先を持つ２つのメツセージが同時に受信された場合には、常にチャンネ ルＡが選ばれるようにしている。

その上、夫々クロ、り信号ＸＯ及びＸｌの実施可能な位相を利用して多重化され たチャンネルＡ及びＢのメツセージは容易にデマルチプレックス（多重化信号を 分離復元する）することができる。

サブシステムからメツセージが送信されたときに、そのメツセージ情報は第１５ 図のＧＰＩＦｏ　１７８について前述した方式と同じ方式でＧＦＩＦＯ５７８に 記憶される。しかし、比較回路５８０はチャンネルＡ又はチャンネルＢのどちら かのメツセージを・受信するように接続される。チャンネルＡが送信するために 選ばれた場１６ 合、比較回路５８０はＧＦＩＦＯ５７８のメツセージの各バイトとチャンネルＡ に受信した各バイトとを比較する。

又一方、チャンネルＢが送信のだめに選ばれた場合には、比較回路５８０はＧＦ ＩＦＯ５７８のメツセージの各バイトとチャンネルＢから受信した各バイトとを 比較する。

第３３図は、第３０図及び第３１図の一２チャンネルアｆｆ夕５３８に簡略形式 で表わされているチャンネル選択回路６１０の作用を達成するために使用しうる ようにした特定の回路を例示する。又、チャンネルＡ又はチャンネルＢのどちら かのメツセージを選択的にガープルするように、チャンネル選択回路６１０と共 同するガーブリング回路６１１が例示しである。

チャンネル選択回路６１０は２つのアンド・ダート６１２．６１’４１に含む。

アンド・ゲート６１２の反転入力には信号到■■＠ｏが受信され、アンド・ゲー ト６１２の非反転入力には信号ＡＣＮＬＳＥＬと符号化メツセージとが受信され る。信号５ＮＤＥＮＢＩＪＯ及びＡＣＮＬＳＥＬは、又アンド・ゲート６１４の 反転入力にも受信され、符号化メツセージはアンド・ｒ−）６１４の非反転入力 にも受信される。信号ＡＣＮＬＳＥＬが１”のときに、符号化メツセージはアン ド・ゲート６１２を通過し、更にチャンネルＡを通して送信するために、ガーブ リング回路６１１を介してバス・ドライバ４４６Ａに送られ１７ る。信号ＡＣＮＬＳＥＬがパ０″のときには、符号化メツセージはアンＰ・ゲー ト６１４を通過し、更にチャンネルＢを通して該メツセージを送信するために、 ガーブリング回路６１１を介してバス・ドライノぐ４４６Ｂに送られる。

ガーブリング回路６１１はチャンネルＡ又はチャンネルＢのどちらかにガープル 信号を選択的に送信するように使用することができる。ガーブリング回路６】１ はチャンネルＡのメツセージをガープルするアンド・ゲート６１５とオア・ゲー ト６１６とを含む。アンドゲート６１５は一群の１ｎ又は低周波・ぐルスの形式 のガープル信号と、第３２図において抽述した信号ＡＡＢＯＲＴとを受信する。

アンド・ゲートの出力はオア・ゲート６１６に供給される。又、オア・ゲート６ 】６はチャンネル選択回路からチャンネルＡのための符号化メツセージを受信す る。更に又、ガーブリング回路はアンド・ゲート６１７及びオア・ゲート６１８ を含む。アンド・ゲート６１７は１”の形のガープル信号と第３２図において前 述した信号ＢＡＢＯＲＴとを受信する。アンド・ゲート６１７の出力はチャンネ ル選択回路からのチャンネルＢのための符号化メツセージと共にオア・ゲート６ １８に送られる。ＡＡＢＯＲＴ信号が可能化されて１”になったときに、一群の １”がアンド・ゲート６１５及びオア・ゲート６１６を通して送信され、システ ム・バスのチャンネルＡに送信され１′１８ る。信号ＢＡＢＯＲＴが°°１”に可能化されたときに、一群の−１”がアンド ・ゲート６１７及びオア・ゲート６１８を通して送信され、システム・パスのチ ャンネルＢに送られる。

Ｌ、　リトライ回路６０４ 第３４図には、２チヤンネル・システムのメツセージ制御回路５４４のＩＪ　） ライ回路６０４の詳細が表わされている。リトライ回路６０４はリトライ・カウ ンタ（ＣＮＴ）　６２０、リトライ・タイマ６２２、制御回路６２４を含む。第 １図乃至第２６図の１チヤンネル・システム・パスについて前述したように１リ トライ回路６０４はリトライ可能なエラーが発生したときに、メツセージの送信 をリトライする。リトライ間のりトライ間隔はりトライ・タイマ６２２によって 決められ、それは下記で明らかにするだろう方法に従い、リトライ可能エラーを 持つ複数のサブシステムが同時にリトライしないようにするために、各サブシス テムと共同するりトライ回路ごとに異なる時間となるようセットされる。更に、 リトライ・カウンタ６２０は所定の最大リトライ数を許すように働く。

リトライ・カウンタ（ＣＮＴ）　６２０はその第１段に”　１　”を受信するよ うに配線することができる８−ビット、シフト・レジスタを含む。リトライ・カ ウンタ６２０は制御回路から信号ＲＣＮＴＳＩ（ＦＴ　Ｏを受信し、その８段を 通して１”をシフトし、１”が第８段に達したときに、信号ＲＥＴＲＹ８＠Ｏを 制御回路に返送する。

リトライ・タイマは１セット８個のアンド・タート６２８の出力に現われたビッ トを負荷するように接続されたりトライ・タイマ・カウンタ（ＳＡＤＣ）　６２ ６を含む。アンド・ゲート６２８はリトライ・カウンタ６２０の８ビ、トと、第 １５図のアドレス・チェ、り回路１８４について前述したレジスタ５ＡＤＤから 受信した共同するサブシステム独自のサブシステム・アドレスの８ビツトとを並 列に論理的に結合する。５ＡＤＤカウンタ６２６がそこに負荷された値から値゛ ０″まで減算されたときに、制御回路６２４　ｉＫ信号ＴＲＭＣＮＴ＠０を供給 する。

制御回路６２４は外部クロ、り源からシステム・イ、ンタフェース・チ、デ５３ ６に供給されたりトライ・クロ、り信号胃面を受信する。該制御回路は、又リト ライ可能エラーを表示する信号ＲＴＹＥＲＲ＠Ｏを受信し、リトライ・タイマ６ ２２の作動期間が完了し、メツセージのりトライが行われるべきときに、それを 表示する信号ＲＴＹＲＤＹ　＠　Ｏを供給する。

リトライ回路６０４の動作は動作の流れ又はシーケンス゛ＲＴＹＥＲＲ”として 第３５図に例示されている。第３５図に見られるように、リトライ回路６０４は まず、リトライ・カウンタ（ＣＮＴ）　６２０がフルカウントに達したかどうか を確認する（工程６３０）。カウンタが】２０ フルカウントに達した場合、リトライ回路は所定の最高回数（８回）だけメツセ ージのりトライを試みたが、そのリトライは不成功であったことをプロセッサに 道通ずる（工程６３２）。このシーケンスはそれで終了する。リトライ・カウン タ６２０がそのフルカウントに達しなかった場合、リトライ回路は最後のトライ が行われたチャンネルが遊びであったかどうかを確認する（工程６３４）。該チ ャンネルが遊びでなかった場合、リトライ回路はりトライ・クロックＴＳＴＲＢ の次の・ぞルスを待つ（工程６２６）。動作の流れはチャンネルが工程６３４で 遊びになるまで工程６３４及び６３６を通して続けられる。チャンネルが遊びに なるまで待つことにより、送信をリトライしているすべてのサブシステムはちょ うど同じ点からりトライ・タイマ６２２のリトライ期間を刻時し始めるだろう。

しかし、リトライ期間は各リトライ回路６０４によって異るため、それが更に２ つのサブシステムが同時に又は同一コンテン７ヨン・ウィンドウ内でリトライす る可能性を少くする。

最後のトライが行われたチャンネルが工程６３４で遊びとなったときに、リトラ イ・カウンタ（ＣＮＴ）　６２０は増算され（工程６３８）、リトライ・タイマ ６１２がアンド・ゲート６２８の出力で負荷され、次のりトライ・クロ、りＴＳ ＴＩ■を待つ（工程６４０）。リトライ・クロックを受信したときに、両チャン ネルともビ２１ ライ又は使用中であれば、送信のりトライは無意味となるため、まずどちらかの チャンネルが遊びであるかどうかを確認する。どのチャンネルも遊びでない場合 、シーケンスは次のりトライ・クロックを待つ（工程６４４）、再び工程６４２ でどちらかのチャンネルが遊びかどうかを確認する。次に、一方のチャンネルが 遊びとなったときに、次のシーケンスでリトライ・タイマ６２２の５ＡＤＣカウ ンタ６２６が０”の値に達したかどうかを確認しく工程６４６）、もし達してい ない場合、リトライ回路は５ＡＤＣカウンタ６２６を減算しく工程６４８）、次 のりトライ・クロ、りを待つ（工程６５０）。工程６４２，６４６はりトライ・ タイマのカウンタが工程６４６で°′０”に達するまで繰返えされる。

リトライ・タイマのカウンタが”０”に達したときに、送信はリトライされ（工 程６５２）、もし、送信が成功したなら（工程６５４）、リトライ・カウンタ６ ２０は°′０”にリセットされ（工程６５６）、そのシーケンスは終了する。送 信が成功しなかった場合、そのシーケンスは工程６３０に戻り、送信が成功する か又はりトライ・カウンタ６２０が工程６３０でそのフルカウントに達し、プロ セッサが工程６３２においてその最高不成功ＩＪ　）う′イ数に達したという通 知を受けるかするまで繰返えされる、 １０ 明↓輩工へ Ｘｌ　’ サツシ又アムＡ　スｐ−−０７’ラ　サヂシステへＢ　サプレスツム〔国際調査 報告

Claims (1)

1. 【特許請求の範囲】 １、複数のサブシステム（２４）と、複数対の第１記対の送信ライン（１８，１ ８Ａ：２０．２ＯＡ　）をリンクするスター・カプラ（１６）とを含み、前記複 数対のうちいずれかの対の前記第１の送信ライン（１８，１８Ａ）からの受信を 前記複数対の送信ライン（１８，１８Ａ、２０・複数対の送信ライン（１８，１ ８Ａ：２０，２ＯＡ　）の各々は複数の前記サブシステム（２４）に接続され、 前記第ステム（２４）のいずれか１つから送信された信号を搬送する用に供され 、前記第２の送信ライン（２０゜２０Ａ）は共同する複数のサブシステム（２４ ）のすべ七が受信する信号を搬送する用に供されるように構成したデータ処理シ ステム。 ２、前記複数のサブシステム（２４Ａ、２４Ｂ、２４Ｃ）の各々はプロセッサ（ １０６，１１２，１２２）と前記プロセッサ（１０６，１１２，１２２）と共同 する局部メモリー（１０８，１１４，１２４）とを含み、前記局部メモリー（１ ０８，１１４，１２４）は前記プロセッサ（１０６，１１２゜１２２）によって 処理されるべきデータを記憶するよう構成した請求の範囲１項記載のデータ処理 システム。 ３、各前記第１の送信ラインは第１の光学送信ライ光学送信ライン（２０）を含 み、前記スター・カプラは前記第１の光学送信ライン（１８）のいずれかから光 学信号を受信し各前記第２の光学送信ライン（２０）に該光学信号を通すように 構成した光学スター・カプラ（１６，１６Ａ）を含む請求の範囲１項記載のデー タ処４、前記光学スター・カプラは不能動光学スター・カプラ（１６）でアシ、 動作において、いずれかの前記第１の光学送信ライン（１８）から信号を受信し て該受信した信号を各前記第２の光学送信ライン（２０）に通すようにした光学 ミクシング要素’（６４）を含む請求の範囲３項記載のデータ処理システム。 ５、前記光学スター・カプラは能動光学スター・カプラ（１６Ａ）であり、それ はいずれかの前記第１の光学送信ライン（１８）から受信した光学信号を増幅し て該増幅した光学信号を各前記第２の光学送信ライン（２０）に供給するように 構成した増幅手段（８２゜８４．８６　）を含む請求の範囲３項記載のデータ処 理システム。 ６　各前記第１の送信ラインは第１の電気送信ライン（１８Ａ）を含み、各前記 第２の送信ラインは第２の電気送信ライン（２０Ａ）を含み、前記第１の電気送 信ライン（１８Ａ）は光学ソース（３４）によって前記第１の光学送信ライン（ １８）に結合され、前記１２４ 第２の光学送信ライン（２０）は光学検出器（３６）によって前記第２の電気送 信ライン（２ＯＡ）に結合され、前記対の第１及び第２の送信ラインの各々と共 同する前記サブシステム（２４）の複数の各々は夫々電気的に前記第１の電気送 信ライン（１８Ａ）及び前記第２の電気送信ライン（２０Ａ）に結合されるよう 構成した請求の範囲３項記載のデータ処理システム。 ７、　前記第１の電気送信ライン（１８Ａ）及び前記第２の電気送信ライン（２ ０Ａ）と前記複数のす、ブシステムの前記ラインに接続せるものとはコンピータ ・キャビネットの中に設けられた請求の範囲６項記載のデータ処理システム。 ８、各前記第１の送信ラインは第１の電気送信ライン（１８’）を含み、各前記 第２の送信ラインは第２の電気送信ライン（２０’）を含み、前記スター・カプ ラは前記第１の電気送信ラインのいずれか１つから電気信号を受信して各前記第 ２の電気送信ラインに該電気信号を供給する回路手段を含む電気スター・カプラ （１６Ｂ）を持つ請求の範囲１項記載のデータ処理システム。 ９、各前記第１の送信ラインは第１の電気送信ライン（１８’）を含み、各前記 第２の送信ラインは第２の電気送信ライン（２０’）を含み、前記スター・カプ ラは磁気スター・カプラ（１６Ｃ）を含み、前記磁気スター・カプラは磁気コア （１００）と前記第１及び第２の電気送信ラインの各々に共同し前記磁気コア（ １００）と磁気的関係にある電気コイル（９６，９８）とを含む請求の範囲１項 記載のデータ処理システム。 １０、各前記サブシステム（２４）はシステム・パス・インタフェース（２８） によって共同する対の送信ライン（１８，１８Ａ：２０，２ＯＡ）に結合され、 前記システム・パス・インタフェースは共同する第２の送信ライン（２０，２０ Ａ）と送信手段（１９６，１７４，１７６）の遊び状態を感応する用に供するモ ニタ手段と、前記第２の送信ライン（２０，２ＯＡ）から情報パケットの形で信 号を受信するよう構成した受信手段（１６４，１９０）と、前記第１と第２の送 信ライン（ユ８，１白Ａ、２０．２ＯＡ）の情報・ぐケラトを比較して制御手段 （１８０）が比較の不一致を検出したときに前記送信手段をディセーブルするよ う構成した比較手段（１８０）とを含み、前記送信手段（１９６，１７４，１７ ｔ＋）は前記モニタ手段が遊び状態を感知したときにのみ前記情報・ぐケラトの 形の信号を前記第１の送信ライン（１８・１８Ａ）に選択的に供給するようにな した請求の範囲１項記載のデータ処理システム。 １１、各前記情報ノソケットはポストアンブル部を含み、更に前記データ処理シ ステムは前記第２の送信ライン（２０，２０Ａ）から受信した情報パケットのエ ラーを検出する用に供するエラー検出手段（１６，Ｃ１，１６２，１８６）と、 前記エラー検出手段によってエラーが検出された２６ 場合前記情報・ぐケラトの２ストアンプル部をガープルする用に供する制御手段 （１９８）とを含む請求の範囲１０項記載のデータ処理システム。