JPH0336347B2 - - Google Patents
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- JPH0336347B2 JPH0336347B2 JP50165182A JP50165182A JPH0336347B2 JP H0336347 B2 JPH0336347 B2 JP H0336347B2 JP 50165182 A JP50165182 A JP 50165182A JP 50165182 A JP50165182 A JP 50165182A JP H0336347 B2 JPH0336347 B2 JP H0336347B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0709—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a distributed system consisting of a plurality of standalone computer nodes, e.g. clusters, client-server systems
-
- G—PHYSICS
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-
- G—PHYSICS
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- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
Description
請求の範囲
１ システム・バス１４，１６を共有しそれに接
続されるインタフエース回路２８を介して、一方
のサブシステムが送信したメツセージを他方のサ
ブシステムが受信するようにした複数のサブシス
テムからなるデータ処理システムであつて、 前記サブシステムは前記システム・バス１４，
１６上に搬送されるメツセージのエラーを検出す
るメツセージ・エラー検出手段１６０，１６２，
１８０，１８６，１８８を含み、エラーを検出し
た場合は当該インタフエース回路２８にエラー表
示信号（ABORT）を発生させ、エラーが生じた
前記メツセージに当該エラー表示信号
（ABORT）を重畳（ガーブル）させることによ
り他のサブシステムにそれを了知せしめ、当該他
のサブシステムは前記エラー表示信号
（ABORT）が重畳されたメツセージを受信した
場合は当該メツセージをリジエクトするように構
成したデータ処理システム。 ２ 各メツセージはエラー・コード・チエツク・
ビツトを含み、前記メツセージ・エラー検出手段
は前記システム・バス１４，１６上を搬送される
すべてのメツセージに含まれているエラー・コー
ド・チエツク・ビツトのエラー・コードの検査を
実行するように形成したエラー・コード・チエツ
ク回路１８６を含む請求の範囲１項記載のデータ
処理システム。 ３ 各メツセージは前記エラー・コード・チエツ
ク・ビツトに続くポストアンブルを含み、前記メ
ツセージ・エラー検出手段は前記システム・バス
１４，１６上を搬送されるメツセージのガーブル
されたポストアンブルを検出するように形成した
ポストアンブル・カーブル検出回路１８８を含む
請求の範囲２項記載のデータ処理システム。 ４ 前記エラー表示信号（ABORT）は前記ポス
トアンブルに所定の形のバイナリ・デイジツトを
表わす信号を重複させるように適応される請求の
範囲３項記載のデータ処理システム。 ５ 前記メツセージ・エラー検出手段は所定の幅
より広いパルスの存在を検出するように構成した
スワンプ・エラー検出回路１６０を含む請求の範
囲１項記載のデータ処理システム。 ６ 前記メツセージ・エラー検出手段は所定の期
間より長いパルス間間隔を検出するように構成し
た遊びエラー検出回路１６２を含む請求の範囲１
項記載のデータ処理システム。 ７ 前記メツセージ・エラー検出手段は前記シス
テム・バス１４，１６上を搬送されるメツセージ
と前記共同するサブシステムから送信されたいか
なるメツセージとも比較しうるように構成した比
較手段１８０を含む請求の範囲１項記載のデータ
処理システム。 ８ 前記システム・バス１４，１６は対の送信ラ
イン１８，２０とスター・カプラ１６とを含み、
前記対の送信ライン１８，２０の各々は前記サブ
システムの少くとも１と共同し、その共同するサ
ブシステムから送信したメツセージを搬送する第
１の送信ライン１８とその共同するサブシステム
が受信するべきメツセージを搬送する第２の送信
ライン２０とを含み、前記スター・カプラ１６は
前記対の送信ライン１８，２０を接続するために
設けられて前記第１の送信ライン１８のいずれか
から受信したメツセージを各前記第２の送信ライ
ン２０に伝送するように構成した請求の範囲１項
記載のデータ処理システム。 ９ 前記スター・カプラは光学スター１６，１６
Ａを含み、前記第１及び第２の送信ラインの各々
は光学送信ラインを含む請求の範囲８項記載のデ
ータ処理システム。 １０ システム・バス１４，１６を共有しそれに
接続されるインタフエース回路２８を介して一方
のサブシステムが送信したメツセージを他方のサ
ブシステムが受信するようにした複数のサブシス
テムからなるデータ処理方法において、 メツセージを受信したサブシステムが当該メツ
セージの着信先サブシステムであるかどうかに関
係なくすべてのインタフエース回路がすべてのメ
ツセージを受信する工程と、 ひとつのインタフエース回路がエラーを検出し
た場合には当該インタフエース回路にエラー表示
信号（ABORT）を発生させる工程と、 エラーが生じた前記メツセージの所定の位置に
当該エラー表示信号（ABORT）を重畳（ガーブ
ル）させる工程と、 全てのサブシステムは前記エラー表示信号
（ABORT）が重畳されたメツセージを受信した
場合は当該メツセージをリジエクトする工程と、 当該リジエクトされたメツセージを送信したサ
ブシステムはリジエクトされたことを前記エラー
表示信号（ABORT）が重畳されたメツセージの
自己受信により認識し、再度当該メツセージを送
信する工程を含む、データ・メツセージの送信方
法。 技術分野 この発明は、夫々のインタフエース回路を介し
て、一方のサブシステムから送信したメツセージ
を他方の前記サブシステムが受信しうるように搬
送するシステム・バスに接続された複数のサブシ
ステムを含む如く構成したデータ処理システムに
関する。 この発明は、又データ・メツセージを送信する
方法に関する。 背景技術 このデータ処理システムはR.M.Metcalfe及び
D.R.Boggsの論文“ETHERNET：Distributed
Packet Switching for Local Computer
Networks”（Communication of the ACM，
1976年７月，Vol.19，No.7395〜404頁）から知る
ことができる。 この公知のシステムによると、メツセージがシ
ステム・バスに送られるときに、検査合計
（checksum）が計算されてメツセージに付加さ
れる。メツセージがバスから読取られたときに、
その検査合計が再計算される。そこで、検査合計
が一致しないメツセージが検出されると、そのメ
ツセージは着信先で捨てられる。しかし、公知の
システムではエラー制御能力に制限があるという
欠点を有する。 発明の開示 この発明の目的は、改良したエラー制御能力を
持つ上記種類のデータ処理システムを提供するこ
とである。 従つて、この発明によると、前記インタフエー
ス回路は、夫々前記システム・バスを通るすべて
のメツセージのエラーを検出するようになしたメ
ツセージ・エラー検出手段を含むことを特徴とす
るように構成したデータ処理システムを提供す
る。 又、各サブシステムと共同するインタフエース
回路が各メツセージのエラーを検査するが、１つ
のメツセージが一方のサブシステムによつては有
効とみられ、他方のサブシステムによつては無効
と見られるようなことはできないということを認
識しうるであろう。更に、エラーが例えば、メツ
セージの着信先アドレス・フイールドに発生した
ような場合に、アドレスされているサブシステム
のみがエラーを検査できる場合に生ずるような、
そのアドレスを認識するサブシステムがなく、そ
のため、エラーを検出し、そのメツセージを拒絶
（リジエクト）するサブシステムがないというよ
うな情況は、この発明によるシステムではおこり
得ないという利益を有する。 この発明の他の面によると、発信（ソース）サ
ブシステムと複数の着信先サブシステム間でシス
テム・バス上をデータ・メツセージを送信する方
法であつて、共同するサブシステムをシステム・
バスに接続するようなインタフエース回路を夫々
のサブシステムに対して提供する工程を含み、更
にそのサブシステムが着信先サブシステムかどう
かに関係なく、すべてのインタフエース回路がす
べてのメツセージを受信し、各インタフエース回
路は受信したメツセージのエラーを検査し、メツ
セージがエラーであることが判明した場合の表示
を与える各工程を含み、それによつてエラーのメ
ツセージがすべてのサブシステムによつて拒絶さ
れうるように構成したデータ・メツセージ送信方
法を提供する。
続されるインタフエース回路２８を介して、一方
のサブシステムが送信したメツセージを他方のサ
ブシステムが受信するようにした複数のサブシス
テムからなるデータ処理システムであつて、 前記サブシステムは前記システム・バス１４，
１６上に搬送されるメツセージのエラーを検出す
るメツセージ・エラー検出手段１６０，１６２，
１８０，１８６，１８８を含み、エラーを検出し
た場合は当該インタフエース回路２８にエラー表
示信号（ABORT）を発生させ、エラーが生じた
前記メツセージに当該エラー表示信号
（ABORT）を重畳（ガーブル）させることによ
り他のサブシステムにそれを了知せしめ、当該他
のサブシステムは前記エラー表示信号
（ABORT）が重畳されたメツセージを受信した
場合は当該メツセージをリジエクトするように構
成したデータ処理システム。 ２ 各メツセージはエラー・コード・チエツク・
ビツトを含み、前記メツセージ・エラー検出手段
は前記システム・バス１４，１６上を搬送される
すべてのメツセージに含まれているエラー・コー
ド・チエツク・ビツトのエラー・コードの検査を
実行するように形成したエラー・コード・チエツ
ク回路１８６を含む請求の範囲１項記載のデータ
処理システム。 ３ 各メツセージは前記エラー・コード・チエツ
ク・ビツトに続くポストアンブルを含み、前記メ
ツセージ・エラー検出手段は前記システム・バス
１４，１６上を搬送されるメツセージのガーブル
されたポストアンブルを検出するように形成した
ポストアンブル・カーブル検出回路１８８を含む
請求の範囲２項記載のデータ処理システム。 ４ 前記エラー表示信号（ABORT）は前記ポス
トアンブルに所定の形のバイナリ・デイジツトを
表わす信号を重複させるように適応される請求の
範囲３項記載のデータ処理システム。 ５ 前記メツセージ・エラー検出手段は所定の幅
より広いパルスの存在を検出するように構成した
スワンプ・エラー検出回路１６０を含む請求の範
囲１項記載のデータ処理システム。 ６ 前記メツセージ・エラー検出手段は所定の期
間より長いパルス間間隔を検出するように構成し
た遊びエラー検出回路１６２を含む請求の範囲１
項記載のデータ処理システム。 ７ 前記メツセージ・エラー検出手段は前記シス
テム・バス１４，１６上を搬送されるメツセージ
と前記共同するサブシステムから送信されたいか
なるメツセージとも比較しうるように構成した比
較手段１８０を含む請求の範囲１項記載のデータ
処理システム。 ８ 前記システム・バス１４，１６は対の送信ラ
イン１８，２０とスター・カプラ１６とを含み、
前記対の送信ライン１８，２０の各々は前記サブ
システムの少くとも１と共同し、その共同するサ
ブシステムから送信したメツセージを搬送する第
１の送信ライン１８とその共同するサブシステム
が受信するべきメツセージを搬送する第２の送信
ライン２０とを含み、前記スター・カプラ１６は
前記対の送信ライン１８，２０を接続するために
設けられて前記第１の送信ライン１８のいずれか
から受信したメツセージを各前記第２の送信ライ
ン２０に伝送するように構成した請求の範囲１項
記載のデータ処理システム。 ９ 前記スター・カプラは光学スター１６，１６
Ａを含み、前記第１及び第２の送信ラインの各々
は光学送信ラインを含む請求の範囲８項記載のデ
ータ処理システム。 １０ システム・バス１４，１６を共有しそれに
接続されるインタフエース回路２８を介して一方
のサブシステムが送信したメツセージを他方のサ
ブシステムが受信するようにした複数のサブシス
テムからなるデータ処理方法において、 メツセージを受信したサブシステムが当該メツ
セージの着信先サブシステムであるかどうかに関
係なくすべてのインタフエース回路がすべてのメ
ツセージを受信する工程と、 ひとつのインタフエース回路がエラーを検出し
た場合には当該インタフエース回路にエラー表示
信号（ABORT）を発生させる工程と、 エラーが生じた前記メツセージの所定の位置に
当該エラー表示信号（ABORT）を重畳（ガーブ
ル）させる工程と、 全てのサブシステムは前記エラー表示信号
（ABORT）が重畳されたメツセージを受信した
場合は当該メツセージをリジエクトする工程と、 当該リジエクトされたメツセージを送信したサ
ブシステムはリジエクトされたことを前記エラー
表示信号（ABORT）が重畳されたメツセージの
自己受信により認識し、再度当該メツセージを送
信する工程を含む、データ・メツセージの送信方
法。 技術分野 この発明は、夫々のインタフエース回路を介し
て、一方のサブシステムから送信したメツセージ
を他方の前記サブシステムが受信しうるように搬
送するシステム・バスに接続された複数のサブシ
ステムを含む如く構成したデータ処理システムに
関する。 この発明は、又データ・メツセージを送信する
方法に関する。 背景技術 このデータ処理システムはR.M.Metcalfe及び
D.R.Boggsの論文“ETHERNET：Distributed
Packet Switching for Local Computer
Networks”（Communication of the ACM，
1976年７月，Vol.19，No.7395〜404頁）から知る
ことができる。 この公知のシステムによると、メツセージがシ
ステム・バスに送られるときに、検査合計
（checksum）が計算されてメツセージに付加さ
れる。メツセージがバスから読取られたときに、
その検査合計が再計算される。そこで、検査合計
が一致しないメツセージが検出されると、そのメ
ツセージは着信先で捨てられる。しかし、公知の
システムではエラー制御能力に制限があるという
欠点を有する。 発明の開示 この発明の目的は、改良したエラー制御能力を
持つ上記種類のデータ処理システムを提供するこ
とである。 従つて、この発明によると、前記インタフエー
ス回路は、夫々前記システム・バスを通るすべて
のメツセージのエラーを検出するようになしたメ
ツセージ・エラー検出手段を含むことを特徴とす
るように構成したデータ処理システムを提供す
る。 又、各サブシステムと共同するインタフエース
回路が各メツセージのエラーを検査するが、１つ
のメツセージが一方のサブシステムによつては有
効とみられ、他方のサブシステムによつては無効
と見られるようなことはできないということを認
識しうるであろう。更に、エラーが例えば、メツ
セージの着信先アドレス・フイールドに発生した
ような場合に、アドレスされているサブシステム
のみがエラーを検査できる場合に生ずるような、
そのアドレスを認識するサブシステムがなく、そ
のため、エラーを検出し、そのメツセージを拒絶
（リジエクト）するサブシステムがないというよ
うな情況は、この発明によるシステムではおこり
得ないという利益を有する。 この発明の他の面によると、発信（ソース）サ
ブシステムと複数の着信先サブシステム間でシス
テム・バス上をデータ・メツセージを送信する方
法であつて、共同するサブシステムをシステム・
バスに接続するようなインタフエース回路を夫々
のサブシステムに対して提供する工程を含み、更
にそのサブシステムが着信先サブシステムかどう
かに関係なく、すべてのインタフエース回路がす
べてのメツセージを受信し、各インタフエース回
路は受信したメツセージのエラーを検査し、メツ
セージがエラーであることが判明した場合の表示
を与える各工程を含み、それによつてエラーのメ
ツセージがすべてのサブシステムによつて拒絶さ
れうるように構成したデータ・メツセージ送信方
法を提供する。
次に、添付図面を参照してその例によりこの発
明の実施例を説明する。第１図は、スター・カプ
ラ及び複数の局を含み、各局が一対の送信ライン
でスター・カプラにリンクされているデータ処理
システムの簡潔ブロツク図である。第２図は、各
局における複数のサブシステムを例示した第１図
のデータ処理システムの簡潔ブロツク図である。
第３図は、第１図及び第２図のデータ処理システ
ムの１つの局において、そのサブシステムが各々
スター・カプラからの対の送信ラインに接続され
ているプロセツサ・モジユール、メモリー・モジ
ユール及びＩ／Ｏモジユールを含むようになした
複数のサブシステムを詳細に表わした簡潔ブロツ
ク図である。第４図は、各システム・バス・イン
タフエースをシステム・バスに接続するバス・ド
ライバ回路及びバス・レシーバ回路を表わす回路
図である。第５図は、第１図及び第２図のデータ
処理システムに使用することができる受動光学ス
ター・カプラのブロツク図である。第６図は、第
１図及び第２図のデータ処理システムに使用する
ことができる能動光学スター・カプラの簡潔ブロ
ツク図である。第７図は、第１図及び第２図のデ
ータ処理システムに使用することができる電気ス
ター・カプラの簡潔ブロツク図である。第８図
は、第１図及び第２図のデータ処理システムに使
用することができる磁気スター・カプラの簡潔ブ
ロツク図である。第９図は、第３図のプロセツ
サ・モジユールの１つを例示した簡潔ブロツク図
である。第１０図は、第３図のメモリー・モジユ
ールの１つを例示した簡潔ブロツク図である。第
１１図は、第３図に示すＩ／Ｏモジユールを例示
した簡潔ブロツク図である。第１２Ａ図及び第１
２Ｂ図は、第１図及び第２図のサブシステムから
送信するメツセージのホーマツトを例示する図で
ある。第１３図は、各サブシステム又はモジユー
ルを第３図のシステム・バスに接続するシステ
ム・バス・インタフエースの簡潔ブロツク図であ
る。第１４図は、第１３図のシステム・バス・イ
ンタフエース内の回路の詳細を例示したブロツク
図である。第１５図は、第１４図のシステム・バ
ス・インタフエースに示されたメツセージ制御回
路の詳細なブロツク図である。第１６図は、クロ
ツク信号Ｘ０及びＸ１の性質を例示した波形図で
ある。 第１７Ａ図、第１７Ｂ図及び第１７Ｃ図は、第
１４図のシステム・バス・インタフエースの一般
的動作を例示した流れ図である。第１８図、第１
９図及び第２０図は、第１図及び第２図のデータ
処理システムにメツセージが送信される３つの模
範的場合を例示した図である。第２１図は、各サ
ブシステムの局部メモリーの内容を例示した図で
ある。第２２Ａ図及び第２２Ｂ図は、第２１図の
局部メモリーのメールボツクス（郵便箱）エント
リのホーマツトを例示した図である。第２３図
は、第１４図に表わしたDMAと、制御及びステ
ータス・レジスタとの詳細を例示したブロツク図
である。第２４図は、第２３図のコマンド・レジ
スタの内容を例示した図である。第２５図は、第
２３図のステータス・レジスタの内容を例示した
図である。第２６図は、第１４図のシステム・バ
ス・インタフエースに表わしたスワンプ
（swamp）回路及び遊び検出回路の詳細なブロツ
ク図である。第２７図は、データ処理システムの
代替実施例を例示する簡潔ブロツク図である。第
２８図は、第２７図のデータ処理システムの１つ
の局内の複数のサブシステムを詳細に表わした簡
潔ブロツク図である。第２９図は、第２８図の局
の電気的折返路を与える配線パターンを例示した
図である。第３０図は、第２８図のデユアル−チ
ヤンネル・システム・バスに対する各サブシステ
ム又はモジユールの接続を表わしたシステム・バ
ス・インタフエースの簡潔ブロツク図である。第
３１図は、第３０図のシステム・バス・インタフ
エース内の回路を詳細に表わしたブロツク図であ
る。第３２図は、第３１図のシステム・バス・イ
ンタフエースのメツセージ制御回路の詳細なブロ
ツク図である。第３３図は、第３１図のシステ
ム・バス・インタフエースのチヤンネル選択回路
の中の回路を例示したブロツク図である。第３４
図は、第３１図のシステム・バス・インタフエー
スのメツセージ制御回路に使用するためのリトラ
イ（retry）回路の簡潔ブロツク図である。第３
５図は、第３４図のリトライ回路の動作を例示し
た流れ図である。 発明を実施するための最良の形態 Ａ データ処理システム１０（一般） 次に、第１図を見ると、そこには全体的且つ簡
潔的形態でデータ処理システム１０が表わされて
いる。該データ処理システム１０は各々が共同す
るケーブル１４によつて中央スター・カプラ１６
にリンクされている複数の局１２を有する。各ケ
ーブル１４は第１の送信ライン１８と第２の送信
ライン２０とからなる。スター・カプラを使用す
るシステムには慣用的であるように、スター・カ
プラ１６は複数の局のいずれか１つで発生し、送
信した信号をその局と共同する第１の送信ライン
１８から受信する。その後、スター・カプラはそ
の信号を発生した局を含むすべての局に対して該
信号を送信又は返信するために、第２の送信ライ
ン２０のすべてにその信号を発信する。 更に詳細に後述するように、この発明の実際の
実施に際しては、各局１２は１個の同一キヤビネ
ツト内に収容されたデータ処理設備を含むように
企図される。故に、データ処理システム１０を実
際の物理的形態で見るならば、各々がデータ処理
設備を収容する複数のキヤビネツトと、ケーブル
１４によつてそれらキヤビネツトの各々に接続さ
れたスター・カプラ１６を収容する中央設置のキ
ヤビネツトとを見ることができる。 後程明らかになる理由から、好ましい形態のデ
ータ処理システム１０は局内網（local
network）である。すなわち、局１２の設置場所
は長距離間隔離れていないということに注目する
べきである。従つて、各ケーブル１４は、例え
ば、300フイート（約91メートル）より長くなく、
たぶん局のすべては１箇の建物内に設置されるで
あろうし、すべての実際上の目的のために単一の
“コンピユータ・システム”とみなされる。 更に、スター・カプラ１６は、その好ましい形
態では、光学スター・カプラであることに注意を
要する。従つて、各局１２からは光信号が発生
し、第１の送信ライン１８を介してスター・カプ
ラ１６に伝送され、その後、スター・カプラ１６
は第２の送信ライン２０を介して局１２のすべて
に対しそれら光信号を返送する。第１及び第２の
送信ライン１８，２０は各々が単一の光フアイバ
から成り、適当に被覆され、共に包装されてケー
ブル１４を形成する。 次に、第２図を見ると、そこにはこの発明の一
面によるデータ処理システム１０の詳細が表わさ
れている。第２図に見られるように、各局１２は
複数のサブシステム２４を含む。その各局におけ
るサブシステム２４は図面では点線で囲まれてお
り、それは物理的にも同一キヤビネツトの中に収
納されていることを表わす。各第１の送信ライン
１８はキヤビネツト又は局１２内の共同する内部
送信ライン１８Ａを持ち、各第２の送信ライン２
０も同じくキヤビネツト又は局１２内にある共同
する内部送信ライン２０Ａを持つ。サブシステム
２４の各々は各サブシステムが内部送信ライン１
８Ａを介してメツセージを送信し、内部送信ライ
ン２０Ａを介してメツセージを受信するというよ
うに、内部送信ライン１８Ａ，２０Ａに接続され
る。 この発明の好ましい形態では、送信ライン１８
Ａ，２０Ａは各々が同軸電線又はケーブルによつ
て形成され、電気信号を搬送する。該電気信号は
光学インタフエース（第２図に表わしていない）
によつて送信ライン１８，２０の光信号から変換
され、又は光信号に変換される。加えて、十分に
後述するように、サブシステム２４の各々は送信
ライン１８Ａ，２０Ａに対するほかのすべてのサ
ブシステムの接続を中断することなく、その内部
電送ライン１８Ａ，２０Ａに接続又は結合するこ
とができる。従つて、データ処理システム１０
は、そのサブシステムは各局１２内で内部送信又
は電送ライン１８Ａ，２０Ａに沿つた場所に追加
接続することができるため、容易に拡張しうる利
点を持つ電気システムを提供するものであるとい
うことがわかる。 いずれか１つのサブシステム２４から送られた
メツセージ若しくは情報パケツトはサブシステム
２４の全部に伝送（放送）されるため、１つのサ
ブシステム２４からほかのサブシステム２４に対
してメツセージ・パケツトを接続する通路の選択
若しくは制御が行われない。従つて、サブシステ
ム２４は、メツセージ・パケツトの送信若しくは
受信のために、対の第１及び第２の内部送信ライ
ン１８Ａ，２０Ａのすべてと、第１及び第２の送
信ライン１８，２０のすべてと、スター・カプラ
１６とをひとまとめにしてあたかも単一バスであ
るかのように動作する。このみせかけの単一バス
を、この発明の説明のために、以下“システム・
バス”と呼ぶことにする。 第３図には、１つの局１２のキヤビネツト内に
あるサブシステムの詳細を表わす。そこに見られ
るように、それらサブシステムはプロセツサ・モ
ジユール２４Ａ、メモリー・モジユール２４Ｂ及
びＩ／Ｏモジユール２４Ｃとして表わしている。
これらプロセツサ・モジユール２４Ａ、メモリ
ー・モジユール２４Ｂ、及びＩ／Ｏモジユール２
４Ｃの各々はシステム・バス・インタフエース２
８を介して内部送信ライン１８Ａ，２０Ａに接続
される。各システム・バス・インタフエース２８
は第１３図乃至第１７Ｃ図について詳細に後述す
るように、システム・バスに送信するメツセージ
を符号化する回路と、該システム・バスに送信さ
れるメツセージにプリアンブル、ポストアンブ
ル、フラグ及びCRCビツトを加える回路と、シ
ステム・バスから受信したメツセージをデコード
する回路と、受信メツセージのエラーを検査する
回路と、システム・バスが共同するサブシステム
２４から送信可能となる送信前の遊び状態にある
かどうかシステム・バスを監視する回路と、他の
モジユールからのメツセージがこの送信メツセー
ジを妨害しているかどうかを確認するためにその
共同するサブシステムから送信されたメツセージ
受信メツセージとを比較する回路と、プロセツ
サ・コマンドを反復することなく共同するサブシ
ステムの局部メモリーからデータを読出し若しく
は局部メモリーにデータを書込むことができるよ
うにするためにDMA（直接メモリー・アクセス）
作用を実行する回路とを含んで構成される。 各プロセツサ・モジユール２４Ａと、メモリ
ー・モジユール２４Ｂと、Ｉ／Ｏモジユール２４
Ｃとの夫々に接続されているシステム・バス・イ
ンタフエース２８は、第４図について後述する回
路及びＴ−カプラによつて内部送信ライン１８
Ａ，２０Ａの各々に接続される。次に、内部送信
ライン１８Ａ，２０Ａは、第３図に見られるよう
に、光ソース３４と光検出器３６とを含む光学イ
ンタフエース回路３２によつて外部光学送信ライ
ン１８，２０に結合或は接続される。 なお、第３図に見られるように、内部送信ライ
ン１８Ａはプロセツサ、メモリー、Ｉ／Ｏの各モ
ジユールに接続され、第３図で右の方を指してい
る矢印４０で例示しているような一方の方向にメ
ツセージを送信する。内部送信ライン２０Ａは他
方でプロセツサ、メモリー、Ｉ／Ｏの各モジユー
ルに接続され、第３図で左の方を指している矢印
４２で例示しているような反対方向に信号を搬送
する。内部送信ライン１８Ａを送信されるメツセ
ージは電気信号の形のものであり、光学ソース３
４で光信号に変換され、光学送信ライン１８に送
信されて、光学スター・カプラ１６に搬送され
る。次に、光学スター・カプラ１６は光学送信ラ
イン１８のいずれかから受信した光信号をそのメ
ツセージを発生したキヤビネツト若しくは局１２
に対するものを含むすべての光学送信ライン２０
に返送する。第３図に見られるように、送信ライ
ン２０の光信号は各キヤビネツト若しくは局１２
の光検出器３６で受信し、電気信号に変換されて
内部送信ライン２０Ａに通される。プロセツサ、
メモリー、Ｉ／Ｏの各モジユールは、ちようどそ
のとき同一メツセージを送信しているであろうモ
ジユールを含むすべてのモジユールが、内部送信
ライン２０Ａを介して送信されてきたメツセージ
又は信号を受信する。 この発明の代替形式として、内部送信ライン１
８Ａ，２０Ａを夫々直接外部ライン１８，２０に
接続することもでき、又は一体的に形成すること
さえできる。すなわち、例えば、内部送信ライン
１８Ａを光学ラインにし、外部光学送信ライン１
８の一体的終端部にすることができ、内部送信ラ
イン２０Ａも光学ラインとして外部光学送信ライ
ン２０の一体的終端部とするよう構成することが
できる。そのような場合、光学インタフエース３
２はなく、各システム・バス・インタフエース２
８は適当な光学Ｔ−カプラによつて内部送信ライ
ン１８Ａ，２０Ａに接続される。 しかし、第１図乃至第３図に示すようなシステ
ム１０に使用するような電線１８Ａ，２０Ａを使
用するのは、安価な電気同軸ケーブルとＴ−コネ
クタを使用することができるために好ましい方法
である。電気導体はキヤビネツト若しくは局１２
内で無線周波障害（RFI）及び電磁障害（EMI）
から適当に遮蔽される。局１２の各々から離れる
光学送信ライン１８，２０はそれが光学フアイバ
であるため、RFI及びEMIを受けないので、そこ
には好ましいものである。 Ｂ バス・ドライバ回路４６及びバス・レシーバ
５８ 第４図には、システム・バス・インタフエース
２８を内部送信ライン１８Ａ，２０Ａに対し、物
理的且つ電気的に接続する各該システム・バス・
インタフエース内の回路が例示してある。図示す
るように、モジユール若しくはサブシステム２４
のいずれか１つから送信されたメツセージがシス
テム・バス・インタフエース２８のバス・ドライ
バ回路４６を通過する。バス・ドライバ回路４６
はシヨツトキ（Schottky）TTLドライバ４８を
含み、その出力がトランジスタ５０を介して送信
ライン１８Ａに接続される。トランジスタ５０の
エミツタは適当な普通の同軸Ｔ−カプラ５２によ
つて物理的にライン１８Ａに接続される。トラン
ジスタ５０のコレクタは電源＋Ｖに接続され、抵
抗５４はトランジスタ５０のベースと電源＋Ｖと
の間に接続される。送信ライン１８Ａに出力され
た信号は両方向に伝搬しようとするが、矢印４０
（第３図及び第４図）の方向に伝搬した信号のみ
が光学インタフエース３２（第３図）で光信号に
変換され、スター・カプラ１６に送られる。 引続き、第４図において、送信ライン２０Ａを
介して光検出器３６（第３図）から矢印４２の方
向に伝搬する信号は同軸Ｔ−カプラ５６を用い
て、TTLライン・レシバー５８を含むバス・レ
シーバ回路に送信される。レシーバ５８で受信し
たメツセージはシステム・バス・インタフエース
２８を通過した後に、共同するモジユール２４
Ａ，２４Ｂ又は２４Ｃに供給される。 Ｃ スター・カプラ１６，１６Ａ，１６Ｂ，１６
Ｃ かくして、スター・カプラ１６によつて局１２
がリンクされていても、データ処理システム１０
は容易に拡張可能であるということが上記の説明
から明らかとなつたであろう。各局１２のキヤビ
ネツト内にある内部送信ライン１８Ａ，２０Ａは
Ｔ−カプラ５２，５６を用いて非破壊的にタツプ
を出すことができる。従つて、追加することがで
きるプロセツサ・モジユール２４Ａ、メモリー・
モジユール２４Ｂ、Ｉ／Ｏモジユール２４Ｃの数
は、各キヤビネツト内にモジユールを設置するに
十分な容積がある限り、理論上無制限（無制限の
バス容量が与えられる）である。 処理若しくはメモリーの要求が増加したとき
に、データ処理システムを拡張することができる
ということが期待されるため、最初小さい容量の
コンピユータだけを必要とする顧客にとつては、
１個のキヤビネツト若しくは局１２から成るシス
テム１０の使用で十分であろう。そのような場
合、処理及びメモリーの増加が要求されたとき
に、使用者は、まず最初、上記１個の同じ局内に
サブシステム２４を追加することができる。その
後、更に増加を必要としたときに、使用者ははじ
めて複数の局若しくはキヤビネツトをリンクする
ために、スター・カプラ１６を用いるようにする
ことができる。最初、唯１つの局若しくはキヤビ
ネツトを必要とした場合には、外部送信ライン１
８とスター・カプラ１６及び外部送信ライン２０
とで形成されるその局に対するシステム・バスの
折返し送信路は、第３図の点線で見られるよう
に、一本の接続送信ライン６２で置換えることが
できる。該接続送信ライン６２は同軸電線から成
り、２本の内部送信ライン１８Ａ，２０Ａ間の電
送路を提供する。そこに接続ライン６２を設け、
第３図の局１２内のモジユール２４Ａ，２４Ｂ，
２４Ｃのいずれか１つのメツセージを送信する場
合、そのメツセージはライン１８Ａを伝送され、
接続ライン６２を横切り、ライン２０Ａに沿つて
そのモジユールの各々に戻される。勿論、接続ラ
イン６２が使用されるときには光学インタフエー
スの必要はない。 次に、第５図を見ると、そこには１つの好まし
い形のスター・カプラ１６の詳細が表わしてあ
る。スター・カプラ１６は受動スター・カプラで
あり、そこは受信した光信号の増幅も再生成をも
しないことを意味する。第５図に見られるよう
に、スター・カプラ１６は円筒ガラス心から成る
混合要素或はロツド６４を含み、各外部送信ライ
ン１８（第１図、第２図、第３図）の１つを構成
するフアイバは混合ロツドの一端面６６で終端す
る端部を持つ。又、各外部送信ライン２０（第１
図、第２図、第３図）の１つを構成する光学フア
イバは混合ロツド６４の反対側の端面６８で終端
する端部を持つ。従来同様、スター・カプラ１６
は、送信ライン１８，２０の各フアイバが混合ロ
ツド６４の端面６６，６８と光学的に整合される
ように作られる。 送信ライン１８のいずれか１つから端面６６を
通して混合ロツド６４に光信号が送信されると、
該光信号は混合ロツドを通して対抗する端面６８
に均等に分配され、送信ライン２０の各々に送出
される。 第５図に示すようなスター・カプラ１６の機能
を実行する市販の受動スター・カプラ１６は例え
ばSpectronics Incorporated（Rechardson，
Texas）販売の16ポート・スター・カプラ（製品
番号SPX3720）を使用することができる。 もし、データ処理システム１０が能動スター・
カプラの使用を正当と認める程十分に長い光学送
信ラインを使用するような状況下においては、第
６図に示すような代替のスター・カプラ１６Ａが
より適切である。能動スター・カプラ１６Ａは送
信ライン１８の１つを使用して局１２のいずれか
１つから受信した光信号を増幅して後、その増幅
した光信号を送信ライン２０を用いて局１２のす
べてに返送する。第６図に見られるように、各局
１２と共同する各対の送信ライン１８，２０は光
学カプラ７４によつてスター・カプラ１６Ａに接
続される。送信ライン１８のいずれか１つから受
信した信号はカプラ７４を通して光学フアイバ７
６に送られる。その後、各フアイバ７６の信号は
テーパード・ウエーブガイド８０に送られ、そこ
で光信号は光検出器８２に向けられる。光検出器
８２は光信号を電気信号に変換し、電気信号は電
気増幅器８４で増幅される。増幅された電気信号
は適当なソース・ドライバ回路及び光学インタフ
エースを含む光ソース８６に送られて、そこから
複数の光学フアイバ８８に増幅した光信号を供給
する。フアイバ８８の各々はカプラ７４において
送信ライン２０の各１に結合されて、増幅した光
信号を各局１２に返送する。電源９０は光検出器
８２、増幅器８４、光ソース８６に対して十分な
動作電圧を供給する。第６図のスター・カプラ１
６Ａのような能動光学スター・カプラの更に詳細
な説明については、Amar J.Singhに発行した米
国特許第4234968号を参照するとよい。 この好ましい実施例においては、データ処理シ
ステム１０のスター・カプラ１６は光学スター・
カプラであり、局１２の各々をスター・カプラに
接続する送信ライン１８，２０は光学フアイバ又
はラインであるが、この発明の範囲内で他の形式
のスター・カプラを使用することもできることを
理解するできである。第７図に表わす電気スタ
ー・カプラ１６Ｂはスター・カプラが電気信号を
受信し送信する回路を含むものであり、代替的に
データ処理システム１０に使用することができる
ものである。 第７図に例示するように、対の外部送信ライン
１８′及び２０′が局１２と上記のスター・カプラ
１６Ｂとをリンクする。その各ライン１８′，２
０′は前述の好ましい実施例に使用したような光
学フアイバではなく、対の撚線電気導体から成る
ものである。各送信ライン１８′の導体は局１２
の１つから電気信号を搬送し、シングル出力ライ
ン・レシーバ９０の入力端子に接続される。各送
信ライン２０′の導体はシングル入力ライン・ド
ライバ９２の出力端子に接続されて、スター・カ
プラ１６Ｂからの電気信号を局１２の１つに返送
する。各レシーバ９０の出力と各ドライバ９２の
入力とは共通電線９４で接続される。従つて、い
ずれか送信ライン１８′の１つからレシーバ９０
の１つが信号を受信すると、その信号は共通電線
９４を通して各ドライバ９２に供給される。各ド
ライバ９２はその信号を共通電線９４から送信ラ
イン２０′の各々に供給して、局１２の全部にそ
の信号を返送する。レシーバ９０はライン・レシ
ーバ回路No.10115を用いてもよく、ドライバ９２
はオア−ノア回路No.10101を用いてもよい。両回
路ともSignetics，Inc.（California，Sunnyvale）
から購入することができる。又、スター・カプラ
１６Ｂは普通の電源（図示していない）を含める
ことができ、レシーバ９０及びドライバ９２に適
当な動作電圧を供給する。 第８図に表わす磁気スター・カプラ１６Ｃもデ
ータ処理システム１０に代替的に使用することが
できる。外部送信ライン１８′，２０′も上記同
様、一対の撚電気導体で構成することができ、そ
の各送信ライン１８′，２０′はコア又はロツド１
００に沿つて設けられた夫々のコイル９６及び９
８に形成することができる。コイル９６はコイル
９８に対して反対に巻かれる。ロツド１００はフ
エライトのような適当な強磁性材料から成り、そ
のため、送信ライン１８′のいずれか１つから電
気信号を受信すると、ロツド１００内の磁束に変
化を生じさせ、対応する信号が送信ライン２０′
の各々に供給される。スター・カプラ１６Ｃは適
当な遮蔽キヤビネツト内に設けることができる
が、第７図の電気スター・カプラ１６Ｂとは異な
り、受動であつて、電源を必要としない。 Ｄ モジユール２４Ａ，２４Ｂ，２４Ｃ 再び第３図を参照する。前に注意したように、
各局１２内で内部送信ライン１８Ａ，２０Ａに沿
い、メモリー・モジユール２４Ｂ及びプロセツ
サ・モジユール２４Ａを追加しうる能力はシステ
ム１０がそのメモリー容量又は処理容量のいずれ
かを希望に応じて増加することができるようにす
る。プロセツサ・モジユール２４Ａ、メモリー・
モジユール２４Ｂ、Ｉ／Ｏモジユール２４Ｃは内
蔵式（self−contained）として考慮することが
でき、その回路の多くは１個又は数個のVLSI（超
大規模集積回路）チツプに夫々形成することがで
きる。各モジユールは自己のプロセツサとそのプ
ロセツサで処理されるべきデータを記憶する局部
メモリーとを持つ。しかし、従来のシステムとは
対照的に、第１図のデータ処理システム１０は通
常の処理の仕事に加え、メモリー若しくは周辺装
置の動作の制御の両方を実行するような単独プロ
セツサを持たない。むしろ、各メモリー・モジユ
ール２４Ｂは自己のモジユールのメモリー動作を
管理し、どのプロセツサ・モジユール２４Ａから
も独立してこれらメモリー動作を管理するに十分
な処理能力を有する。加えて、各プロセツサ・モ
ジユール２４Ａは該プロセツサ・モジユールがど
のメモリー・モジユールをも頻繁にアクセスする
必要がないようにするために、ほかのモジユール
と共有していない十分な容量のメモリを所有す
る。 勿論、データ処理システム１０は適当なデー
タ・エントリ及びデータ出力点を必要とし、それ
らは各々Ｉ／Ｏモジユール２４Ｃで提供される。
各Ｉ／Ｏモジユール２４Ｃは下記で詳述するよう
に、周辺装置に接続され、必要な処理及びメモリ
ー能力を含んで、周辺装置とプロセツサ・モジユ
ール２４Ａ或はメモリー・モジユール２４Ｂの１
つとの間のデータ転送を管理する。 第９図、第１０図、第１１図は、各プロセツ
サ・モジユール２４Ａ、メモリー・モジユール２
４Ｂ及びＩ／Ｏモジユール２４Ｃ夫々の構造を詳
細に表わす。 １ プロセツサ・モジユール２４Ａ まず、第９図を参照する。そのプロセツサ・モ
ジユール２４Ａは作業プロセツサ１０６と局部プ
ロセツサ・メモリー１０８とを含むということが
わかる。作業プロセツサ１０６と局部メモリー１
０８とは内部プロセツサ−メモリ（Ｐ−Ｍ）バス
１１０で接続される。そのようにして、従来方式
に従い、作業プロセツサは局部メモリー１０８の
アドレス可能なメモリー場所からソフトウエア・
インストラクシヨンを読出し、及び局部メモリー
１０８のアドレス可能なメモリー場所からデータ
を読出し、そこにデータを書込むようにすること
ができる。“作業プロセツサ”の言葉は、プロセ
ツサ１０６がソフトウエア・プログラムの実際の
遂行を実施し、データ処理システム１０に供給す
る作業又は仕事を完成するようにステツプするた
め、その“プロセツサ１０６”を呼ぶ場合に使用
される。作業プロセツサ１０６は共同する局部メ
モリー１０８に関係する或るメモリー管理動作を
実行することはできるが、メモリー・モジユール
２４Ｂに対しては、非常に稀にしか行なわれない
ような単にデータを要求し、又は供給する以外に
は、メモリー・モジユール２４Ｂ内で実行される
いかなるメモリ動作をも制御することはない。 局部メモリー１０８は普通のプロセツサ・キヤ
ツシユ（cache）メモリーに見られるような適当
な高速アクセス・メモリーでよい。そのため、局
部メモリーのソフトウエア及びデータは作業プロ
セツサ１０６が使用する必要があるときに、すば
やく供給することができる。しかし、局部メモリ
ー１０８は、作業プロセツサが与えられたジヨブ
又は仕事の完遂のために通常必要とするデータを
その局部メモリー１０８に十分記憶しておかなけ
ればならないために十分な大きさであり、事実、
従来のキヤツシユ・メモリーより大きいものであ
る。プロセツサ・モジユール２４Ａが大きなデー
タ・ブロツクを必要としたときにのみ、作業プロ
セツサ１０６はメモリー・モジユール２４Ｂの１
つ若しくはＩ／Ｏモジユール２４Ｃの１つにデー
タを要求するリクエストを送らなければならな
い。その結果、プロセツサ・モジユール２４Ａと
メモリー・モジユール２４Ｂとの全部を相互に接
続するシステム・バスは過度のデータ・リクエス
ト数で混雑することはない。むしろ、各作業プロ
セツサは、仕事を完成するために必要なデータを
ひんぱんに自分の局部メモリー１０８内から見つ
け出すことができる。作業プロセツサ１０６がメ
モリー・モジユール２４Ｂの１つにのみ記憶され
ているデータ・ブロツクを必要とするか、Ｉ／Ｏ
モジユール２４Ｃの１つを通して周辺装置から得
なければならないデータ・ブロツクを必要とする
場合には、リクエストを放送する。リクエストは
必要とするデータを持つモジユール（とデータを
要求しているモジユールと）のアドレス又は同一
性を含むメツセージの形成でシステム・バスに出
力されるため、アドレスされたモジユールはリク
エストを受信し、それに対して動作することがで
きる。 ２ メモリー・モジユール２４Ｂ 第１０図に表わすメモリー・モジユール２４Ｂ
はメモリー・プロセツサ１１２と、高速メモリー
１１６及び大容量バルク・メモリー１１８を有す
る局部メモリー１１４とを含む。メモリー・プロ
セツサ１１２は内部プロセツサ−メモリー（Ｐ−
Ｍ）バス１２０によつて高速メモリー１１６及び
バルク・メモリー１１８に接続され、プロセツ
サ・モジユール２４Ａのいずれか１つからのリク
エストに応答して、高速メモリー１１６又はバル
ク・メモリー１１８のいずれかに記憶されている
データを呼出すことができるようにする。該高速
メモリー及びバルク・メモリーは従来の階層的構
造に配置され、高速メモリー１１６は高速アクセ
スRAMであり、バルク・メモリー１１８は、例
えば、アクセス速度は遅いが高速メモリー１１６
より相当大きな記憶容量を持つ磁気デイスクで良
い。メモリー・プロセツサ１１２は、下述するよ
うに、高速メモリー１１６とバルク・メモリー１
１８間のデータの転送を含む多数のメモリー管理
動作を実行する。 メモリー・プロセツサ１１２は多くの従来形デ
ータ処理システムにおいて、中央作業プロセツサ
が実行するような多くのメモリー動作を実行する
ようマイクロプログラムされる。 メモリー・プロセツサ１１２によつてこれらの
動作を実行することにより、プロセツサ・モジユ
ール２４Ａとメモリー・モジユール２４Ｂ間で必
要なリクエスト又はコマンドは非常に減じられ、
プロセツサ・モジユール２４Ａとメモリー・モジ
ユール２４Ｂ間の相互の通信を少くし、作業プロ
セツサ１０６が動作するソフトウエアに対する影
響を最低にして、容易にデータ処理システム１０
を拡張しうるようにする。 メモリー・プロセツサ１１２で実行するメモリ
ー動作の形式は次のものを含む。 (1) 読出リクエスト・書込リクエスト及びその他
のメモリー呼出動作を受信し、その動作を行
う。 (2) １つのプロセツサ・モジユール２４Ａによつ
てデータが呼出されたなら、その他の全プロセ
ツサ・モジユール２４Ａに対しては該データは
呼出不能にすることができるように所有権制御
を行う。 (3) 他方だけが呼出したデータを各々２つのプロ
セツサ・モジユール２４Ａが要求したため、該
２つのモジユール２４Ａが停頓するのを避ける
ために全体的な要求管理作用を実行する。 (4) そこに向けられたキユー保有メツセージのト
ツプにあるメツセージを取り上げ、又は作用す
るメツセージを各プログラムが自由に採用しう
るというようにするために、メモリー・モジユ
ールに記憶され、種々のプロセツサ・モジユー
ル２４Ａで実行するプログラムに送られ及びそ
こから送られるメツセージのリスト又はキユー
を保持することによつて、キユー管理作用を実
行する。 (5) プロセツサ・モジユール２４Ａの１つによつ
て行われる各ジヨブに対して開始時間及び終了
時間を与えることができるように時刻（time
−of−day）サービスを実行する。 (6) もし、フアイル又はデータ・ブロツクが壊れ
るか若しくはメモリー・モジユールが壊われ、
データが危機的状態の場合に、プロセツサ・モ
ジユールによつて複製フアイルを呼出すことが
できるようにするために、独立のメモリー・モ
ジユールを使用して一定のデータ・フアイルを
複製する。 (7) メモリー・モジユール内で高速メモリー１１
６と低いアクセス速度のバルク・メモリー１１
８間でデータを転送する。 (8) プロセツサ・モジユールが関係データの物理
的場所を知る必要がないようにするため、バル
ク・メモリー内のスペースを管理し、配置す
る。 ３ Ｉ／Ｏモジユール２４Ｃ 第１１図はＩ／Ｏモジユール２４Ｃを詳細に表
わす。そこに例示するＩ／Ｏモジユール２４Ｃは
Ｉ／Ｏプロセツサ１２２、局部Ｉ／Ｏメモリー１
２４、及びＩ／Ｏインタフエース回路１２６を含
む。Ｉ／Ｏプロセツサ１２２は内部プロセツサ−
メモリー（Ｐ−Ｍ）バス１２８によつて局部Ｉ／
Ｏメモリー１２４及びＩ／Ｏインタフエース回路
１２６に接続される。Ｉ／Ｏインタフエース回路
１２６は、キーボード、CRTデイスプレイ、プ
リンタ、磁気テープ・ユニツト又は同様なものの
ような周辺装置に接続される。 データはＩ／Ｏモジユール２４Ｃによつて、シ
ステム１０内に転送され、又はシステム１０から
転送することができる。もし、プロセツサ・モジ
ユール２４Ａ又はメモリー・モジユール２４Ｂの
いずれかが周辺装置からのデータを必要とするな
ら、周辺装置に接続されるＩ／Ｏモジユール２４
Ｃの着信先アドレスを持つメツセージがシステ
ム・バスを介して送信され、局部Ｉ／Ｏメモリー
１２４に記憶される。Ｉ／Ｏプロセツサ１２２は
局部Ｉ／Ｏメモリー１２４に記憶されているメツ
セージを使用してデータを得るための特定のコマ
ンドを発生するだろう。そのコマンドはＩ／Ｏイ
ンタフエース回路１２６を介して周辺装置に送ら
れる。データは周辺装置から返送され、Ｉ／Ｏプ
ロセツサ１２２がそのデータを含むメツセージを
組立てるまで、局部Ｉ／Ｏメモリーに記憶され
る。そのメツセージはデータを要求又はリクエス
トするモジユールの着信先アドレスを持ち、シス
テム・バスを通して送信又は放送される。 勿論、他の情況下では、周辺装置自体もデータ
の転送を始動することができる。そのような場合
には、周辺装置は局部Ｉ／Ｏメモリー１２４にデ
ータを負荷し、それに応答してＩ／Ｏプロセツサ
１２２はデータを含むメツセージを選ばれたメモ
リー又はプロセツサ・モジユールに送信する。 図示してはいないが、どのモジユール２４Ａ，
２４Ｂ，２４Ｃでも、例えば、完全に独立した第
２のシステム・バスを、別の第２のシステム・バ
ス・インタフエース（図示していない）を用いて
該モジユールのＰ−Ｍバスに接続することによつ
て、１本以上のシステム・バスに接続することが
できる。その上、モジユールのどれも、追加のシ
ステム・バス・インタフエース（図示していな
い）を用いて、そのモジユールと一定の他のモジ
ユール間でだけデータを転送するために単独に使
用することができる追加のシングル・バスに接続
することもできる。この発明の部分ではないが、
そのようなシングル・バスによる接続は、２つの
サブシステム又はモジユールが相互にのみ通信す
る必要がある場合では、上記のシステム・バスの
使用は不相応であるから、そのような場合、上記
シングル・バスは便利であろう。 Ｅ メツセージ・ホーマツト 第１２Ａ図及び第１２Ｂ図にはメツセージのホ
ーマツトが表わされており、それはシステム・バ
スを通してモジユール又はサブシステム２４のい
ずれかから他のサブシステム２４の１つに送信さ
れる。各メツセージは、図面では多数のフイール
ドを持つように表わされ、各フイールドのバイト
の数はそのフイールドの上の括弧内に表わしてあ
る。第１２Ａ図及び第１２Ｂ図に見ることができ
るように、メツセージは２つの形式のうちの１形
式でよい。すなわち、 (1) ヘツダ専用メツセージ、又は (2) ヘツダ及びデータ・メツセージである。 後程明確にする理由から、各メツセージは常にシ
ステム・バスの遊び状態が先行し、該遊び状態が
後に続くようにする。 “ヘツタ専用メツセージ”はメツセージがデー
タ又はサービスの要求、ステータスに関する情報
又は量が制限されたデータ情報等のみを含む場合
に、一方のサブシステムから他方に送られるメツ
セージである。他方、“ヘツダ及びデータ・メツ
セージ”はヘツダ制御情報と、着信先サブシステ
ムの局部メモリーに記憶されるべき同行のデー
タ・ブロツクとを含み、一方のサブシステムから
他方に送信されるメツセージである。これら一般
的に“ヘツダ専用”（header−only）又は“ヘツ
ダ及びデータ”（header and data）形式と呼ば
れる形式のメツセージは当業者に周知のものであ
り、結局、そのようなメツセージが個々のサブシ
ステム２４を動作させる一般的方法はこの発明の
部分を形成するものではなく、これ以上詳細な説
明を要しない。 次に、特に第１２Ａ図を参照する。そこには、
ヘツダ専用メツセージが下記の順序で10フイール
ドあることがわかる。 (1) プリアンブル (2) 第１のシングル・フラグ (3) 着信先アドレス (4) ソース・アドレス (5) OPコード (6) オプシヨナル・ヘツダ・データ (7) 周期的冗長コード（CRC） (8) 第２のシングル・フラグ (9) ポストアンブル (10) ポスト−ポストアンブル（PP） ヘツダ専用メツセージのプリアンブルはメツセ
ージが始まることをすべての受信サブシステムに
表示する。プリアンブルは送信サブシステムがシ
ステム・バスに遊び状態を検出した後でのみ発生
する。プリアンブルは、例えば２つのフラグ・キ
ヤラクタから成る。この発明の好ましい形式で
は、各フラグ・キヤラクタは次のように１バイト
（８ビツト）から成るものを企図している。すな
わち、例えば“01111110”である。 プリアンブルの発生後、シングル・フラグ・キ
ヤラクタを発生し、その後そのメツセージの指定
着信先のアドレス又は複数のアドレスをサブシス
テムの各々に表示する２つの１バイト着信先アド
レスを発生する。更に後述するように、各サブシ
ステム２４と共同するシステム・バス・インタフ
エース２８はその共同するサブシステム独自のア
ドレス又はその共同するサブシステムを含むサブ
システム・グループのグループ・アドレスを認識
する回路を含む。 この発明の好ましい形式では、各サブシステム
２４に付随する唯一の１バイト・アドレスに加
え、数個の１バイト・グループ・アドレスがあ
り、それらは下記のものを含むことが企図され
る。 (1) メモリー・モジユール・グループ・アドレス (2) アプリケーシヨン若しくは作業プロセツサ・
モジユール・グループ・アドレス (3) Ｉ／Ｏプロセツサ・モジユール・グループ・
アドレス (4) データ・ベース・プロセツサ・モジユール・
グループ・アドレス 必要に応じてその他の利用可能なグループ・ア
ドレス割当てることができる。 着信先アドレス・フイールドがメモリーモジユ
ール・グループ・アドレスを表わすアドレスを持
つときには、データ処理システム１０の中のすべ
てのメモリー・モジユールは着信先サブシステム
であり、メツセージの送信が成功した場合には、
その全メモリー・モジユールが送信したメツセー
ジを受信してそれに作用する。同様にして、着信
先フイールドが作業プロセツサ・モジユール・グ
ループ・アドレスを含む場合には、ユーザ若しく
はアプリケーシヨン・タスクを実行する該システ
ム１０内の全プロセツサ・モジユールはそのメツ
セージを受信して作用する。又、着信先フイール
ドがＩ／Ｏプロセツサ・モジユール・グループ・
アドレスを含む場合には、入力／出力作用を実行
するシステム内の全プロセツサはそのメツセージ
を受信して作用する。最後に、着信先フイールド
がデータ・ベース・プロセツサ・モジユール・グ
ループ・アドレスを含む場合には、データ・ベー
ス作用を実行するデータ処理システム１０内の全
プロセツサ・モジユールは送信されたメツセージ
を複写し、それに作用する。データ・ベース・プ
ロセツサ・モジユールはメモリー・モジユールと
類似するが、必要なプログラミングを所有するこ
とができ、マージ（merge）、ソート（sort）又
はそのほかそのような記憶データに対する一定の
処理作用を実行する。 着信先アドレス・フイールドは２バイト幅であ
るため、それは独自の２つのサブシステム・アド
レスか、２つのグループ・アドレスか、又は１つ
のサブシステム・アドレスと１つのグループ・ア
ドレスを含むことができる。加えて、そのアドレ
スはメツセージを送信している正に送信中のサブ
システムに対するアドレスとすることができない
という理由はない。 又、第１２Ａ図には、ヘツダ専用メツセージの
ソース・アドレス・フイールドを見ることができ
る。それは１バイト情報から成り、着信先アドレ
ス・フイールドの後に続く。ソース・アドレスは
メツセージの発生源を着信先サブシステムに知ら
せる。すなわち、該発生源はシステム・バスにメ
ツセージを発生するサブシステムである。１バイ
トから成るオペレーシヨン（OP）コード・フイ
ールドはソース・アドレスの後に続き、送信して
いるメツセージの種類を着信先サブシステムに表
示する。OPコードはその最上位ビツトで、その
メツセージが第１２Ａ図のようなヘツダ専用メツ
セージであるか、第１２Ｂ図のようなヘツダ及び
データ・メツセージであるかを指示するようにし
ている。その上、OPコードの残りのビツトは着
信先サブシステムに対しそのメツセージが表示す
るコマンドの種類を表示する。これらコマンド及
びコマンドに応答する着信先サブシステムの特定
の動作はこの発明の部分を形成しないので、ここ
で詳細に説明することは避ける。勿論、サブシス
テムが実行するタスクの種類に従つて、OPコー
ド・フイールドのビツトで表わされるべき適当な
コマンドは多くの従来のデータ処理システムのコ
マンド群の中に見いだすことができる。 OPコードに続き、可変長（０乃至32Kバイト）
のオプシヨナル・データ・フイールドが置かれ
る。これは、例えば、オペランド又はヘツダの
OPコードで表わされるコマンドの実行のために
必要なその他のヘツダ・データを含む。更に詳細
に下述するこの発明の一面に従い、そのデータ・
フイールドは、もしヘツダ専用メツセージがデー
タのためのリクエストであれば、発信又はソー
ス・サブシステムの局部メモリーのデータ開始ア
ドレス（DSA）を含む。オプシヨナル・ヘツ
ダ・データ・フイールドの後には、２バイト（16
ビツト）の周期的冗長コード（CRC）フイール
ドが続く。CRCフイールドのCRCチエツク・ビ
ツトはデータ処理システム１０の各サブシステム
がCRCチエツク・ビツトに先立つすべてのビツ
トの有効性を検査することができるようにする。 CRCフイールドの次に各サブシステムと共同
するシステム・バス・インタフエース２８にその
メツセージのポストアンブル・フイールドの受信
の準備をさせるもう１つのフラグ・キヤラクタが
続く。ポストアンブル・フイールドは15バイトか
ら成り、それらは８フラグ・キヤラクタとそれに
続く６バイトの一続きのバイナリ“０”と最後に
くる１フラグ・キヤラクタとを含む。故に、ポス
トアンブル・フイールドは次のように現われるで
あろう。 FFFFFFFF000000F そこで、各“Ｆ”はフラグ・キヤラクタを表わ
し、各“０”はバイトの“０”を表わす。ポスト
アンブルの次にはポスト・ポストアンブル（PP）
が続く。それは２つのフラグから成る。ポスト・
ポストアンブルは単にポストアンブルをシステ
ム・バス・インタフエースに十分クロツク若しく
はストローブするだけ十分に長くセルフクロツキ
ング作用又は特徴を継続させるのに使用する。 この発明の一面の実施におけるポストアンブル
の重要性は第１５図の説明と共に後述するであろ
う。しかし、簡単に述べると、ポストアンブルは
サブシステムがそこからエラーを検出してメツセ
ージを送信中止或はアボート（abort）すること
ができるようにするために、システム・バスを通
して送信する各メツセージの重要な部分である。
エラー・メツセージを受信したサブシステムはポ
ストアンブルにバイナリ“１”（若しくは他の
“０”以外の信号）を載せることによつてそのメ
ツセージをアボートする。そのため、そのデータ
処理システム内の夫々のサブシステムは、“ガー
ブル”（又は加筆；garble）したポストアンブル
を読取り、そのメツセージを拒絶するように動作
するであろう。 第１２Ｂ図には、ヘツダ及びデータ・メツセー
ジのホーマツトが例示されている。各ヘツダ及び
データ・メツセージは一方のサブシステムから他
方のサブシステムに対するデータ・ブロツクの転
送に使用される。第１２Ｂ図のメツセージのヘツ
ダ部は、ポスト・ポストアンブルを持たないこと
以外は第１２Ａ図のヘツダ専用メツセージと同一
ホーマツトである。ヘツダ部のOPコード・フイ
ールドの高位ビツトは着信先サブシステムに対
し、そのメツセージはヘツダ部のポストアンブル
の直後にデータ部を含むということを表示する。
もし、ヘツダ及びデータ・メツセージがほかのサ
ブシステムの要求するデータを返送している場
合、ヘツダ部のヘツダ・データ・フイールドは、
その最初の３バイトに、そのデータを記憶するべ
き局部メモリーの開始アドレスを含む。 ヘツダ及びデータ・メツセージのデータ部は開
始単一フラグ・キヤラクタと、可変長（０乃至
64Kバイト）のデータ情報ブロツクを含むデー
タ・フイールドと、それに続く16CRCビツトと、
更に続く単一フラグ・キヤラクタと、更にそれに
続きヘツダ部のポストアンブルと同一ホーマツト
のポストアンブルフイールドとを含み、ポスト・
ポストアンブル（２フラグ・キヤラクタ）で終了
する。もし、データ処理システム１０内のいずれ
かのサブシステムがそのメツセージのデータ部に
エラーを検出すると、ヘツダ及びデータ・メツセ
ージのデータ部におけるポストアンブル・フイー
ルドを“ガーブル”するであろう。ポスト・ポス
トアンブルの後、該システム・バスは再び、その
後のメツセージがそのシステム・バスに送信され
てくる前に遊び状態に入る。 Ｆ システム・バス・インタフエース２８ 次に、第１３図を見ると、各システム・バス・
インタフエース２８内の主な回路ブロツクが簡潔
形式で表わしてある。システム・バス・インタフ
エース２８はシステム・インタフエース回路又は
チツプ１３６を含み、この好ましい実施例では、
単一の集積回路チツプ上に全体的に製造される。
システム・インタフエース・チツプ１３６はデー
タ若しくはメツセージ情報を受信してその関連す
るサブシステム２４のＰ−Ｍバスにそれを供給す
る。システム・インタフエース・チツプ１３６は
チヤンネル・アダプタ１３８に接続されて後、シ
ステム・バスに接続される。チヤンネル・アダプ
タ１３８はそ関連するサブシステム２４からのメ
ツセージをシステム・バスに供給し、該システ
ム・バスの上にある全メツセージを受信する。 システム・インタフエース・チツプ１３６とチ
ヤンネル・アダプタ１３８は第１３図には簡略的
に表わしたが、第１４図には幾分詳細に表わして
ある。第１４図に見られるように、システム・イ
ンタフエース・チツプ１３６はDMA（直接メモ
リー・アクセス）回路１４０と、コマンド及びス
テータス・レジスタ１４２と、メツセージ制御回
路１４４とを含む。DMA１４０とコマンド及び
ステータス・レジスタ１４２とは第２１図乃至第
２５図と共に詳細に後述する。しかし、ここで簡
単にいうと、後述するこの発明のある面を形成す
る新規な特徴に加え、DMAは関連するサブシス
テムから発生したメツセージ又はシステム・バス
から受信したメツセージを緩衝するような普通の
作用を実行する。DMA１４０は局部メモリーの
順次的メモリー場所をアクセスすることによつ
て、その共同するサブシステムの局部メモリーと
システム・バス間でデータ・ブロツクを転送でき
るようにする。局部メモリーに対するアクセスは
共同するサブシステムのプロセツサとは無関係に
DMAによつて遂行されるから、該プロセツサは
自由にほかの動作を実行することができる。コマ
ンド及びステータス・レジスタ１４２は単に共同
するサブシステムのプロセツサから或はシステ
ム・バス・インタフエースの制御回路から制御及
びステータス・ビツトを受信し、それに応答して
そのビツトをDMA１４０及びメツセージ制御回
路１４４に供給して、システム・バス・インタフ
エースに指定した動作を行わせる。 メツセージ制御回路１４４はシステム・バス・
インタフエースの動作とシステム・バスにおける
メツセージの送信及び受信とに対する重要な数々
の作用を実行する。それら作用は下記のものを含
む。 (1) システム・バスを監視して、システム・バス
が遊び状態のときにのみ、共同するサブシステ
ムに送信することを許す。 (2) 送信されるべきデータ又はメツセージ情報を
共同するサブシステムから受信して、フラグ、
プリアンブル、ポストアンブル及びCRCビツ
トを挿入する。 (3) 共同するサブシステムから送信された各情報
バイトをシステム・バスから受信した各対応す
る情報バイトと比較して、メツセージ（ガーブ
ルを含む）の干渉若しくは衝突を検出する。 (4) その共同するサブシステムがそのメツセージ
をコピーするか又はそのメツセージに対する動
作をするべきかを決定するために、受信したメ
ツセージの着信先アドレスを検査する。 (5) システム・バスから受信した情報のCRC検
査を行い、共同するサブシステムがアドレスさ
れた着信先であるなしに拘わらず、エラーが検
出された場合、そのメツセージをアボートす
る。 (6) システム・バスから受信した各メツセージの
ポストアンブルを検査して、もし、ガーブルが
ポストアンブルに検出された場合、そのメツセ
ージは無視されるべきであることを表示する。 (7) もし、そのほかのエラー（例えば、スワンプ
（swamp；パルス幅広過ぎ状態）エラー又は遊
び或はアイドル（idle）エラーのような）が検
出された場合、そのメツセージを無視するべき
ことを表示する。 (8) そのメツセージの送信が成功したことを共同
するサブシステムに表示する。 (9) 必要な制御信号を発生してその共同するサブ
システムの局部メモリーの連続メモリー場所を
DMAにアクセスさせる。 チヤンネル・アダプタ１３８は第１４図に表わ
すように、一対のバス１５０，１５２によつてメ
ツセージ制御回路１４４に接続される。システ
ム・バスに供給されるべきメツセージは一度に１
バイトづつバス１５０を介してチヤンネル・アダ
プタ１３８に送られる。チヤンネル・アダプタ１
３８を介して送られた後に、システム・バスから
受信したメツセージは、一度に１バイトづつ、バ
ス１５２を介してメツセージ制御回路１４４に送
られる。 チヤンネル・アダプタ１３８はバス１５０から
きたメツセージを直列にする、すなわち各メツセ
ージ・バイト直列ビツト流に変換するシリアライ
ザ１５４を持つ。加えて、シリアライザ１５４
は、従来通り、標準プロトコルに従い、制御或は
フラグ・キヤラクタ以外のメツセージ“５”より
多い連続“１”が現われないようにそのメツセー
ジの適当な場所に“０”を挿入する。 シリアライザ１５４の出力に現われた直列ビツ
ト流はエンコーダ回路１５６に供給されて、該直
列流の送信に適当な信号に符号化される。そのよ
うな信号は周知の２相（diphase）又はマンチエ
スタ・コードのようなダブル周波数コードの形を
とることができる。そこで、エンコーダ回路１５
６の出力に現われた符号化データは第４図におい
て詳述したバス・ドライバ４６に供給される。メ
ツセージのポストアンブルをガーブルするため
に、シリアライザ１５４か又はエンコーダ１５６
のいずれかに、この発明の部分を形成していない
簡単な回路を付随させることができる。その回路
は、該メツセージがバス・ドライバ４６によつ
て、システム・バスに供給される前に、そのメツ
セージを搬送する信号ラインに対して“１”或は
低周波パルスのソース又は発生源をゲートする。
それを行わせるために、このガーブリング回路は
単にシリアライザ１５４の出力側の先に選択的に
“１”をゲートするゲート回路又は多重化回路を
構成するようになすことができる。ポストアンブ
ルをガーブルする特定の回路は、第２７図乃至第
３５図に見られるデユアル・チヤンネル・システ
ム・バスについて以下に説明するときに、同時に
例示し説明するであろう。 システム・バス・インタフエース２８がシステ
ム・バスからメツセージ又は信号を受信したとき
に、その信号はまず第４図と共にすでに説明した
バス・レシーバ５８を通して送られる。バス・レ
シーバ５８の出力は検出回路１５８、スワンプ回
路１６０及び遊び検出回路１６２に供給される。 スワンプ回路１６０及び遊び検出回路１６２の
模範的形式は第２６図と共に詳細に後述する。し
かし、簡単に述べると、スワンプ回路１６０はシ
ステム・バスから受信した符号化メツセージのパ
ルス幅を監視して、例えば２つの干渉するメツセ
ージから発生するもののような過大パルス幅を持
つ信号を受信したときには、メツセージ制御回路
に対してそれを表示する信号（第１４図にはな
い）を出力する。遊び検出回路１６２は遊び状態
を検出するためにシステム・バスを監視して、い
ずれかのサブシステムからの送信と送信との間、
すなわち、すでにほかのメツセージがシステム・
バス上にないときにのみメツセージ制御回路１４
４からのメツセージをチヤンネル・アダプタ１３
８に送信しうるようにするため、システム・バス
が遊び状態にあるときをメツセージ制御回路１４
４に表示する信号（第１４図に図示していない）
を出力する。もし、メツセージ送信中のような不
適当な時点に遊び状態が発生した場合、該メツセ
ージ制御回路は遊びエラー状態があるということ
を確認する。システム・バスは、システム・バス
のパルス間の間隔が符号化メツセージの各パルス
間の普通の間隔を越えた場合に遊びとして検出さ
れる。 デコーダ回路１５８は符号化メツセージをバ
ス・レシーバ５８の出力から受信し、その信号を
デコードして、デ・シリアライザ１６４に直列ビ
ツト流を供給する。デ・シリアライザ１６４はそ
の直列ビツトのメツセージを普通の方法で取りあ
げて並列のバイトに変換し、そのメツセージを直
列にしたときに挿入した“０”を削除する。デ・
シリアライザの出力はバス１５２を使用してメツ
セージ制御回路１４４に供給される。 第１５図は、メツセージ制御回路１４４の中の
主な回路成分を簡単な形で例示したものである。
前の方で述べたように、各メツセージ制御回路１
４４は送信の制御及び共同するサブシステム２４
のメツセージの受信等多くの作用を実行する。こ
の発明の一面の中心部分は次のような作用があ
る。 (1) コンテンシヨン・ガーブル（すなわち、共同
するサブシステムから送信されたメツセージと
他のサブシステムから同時に送信されたメツセ
ージとの間の衝突又は干渉によるガーブル）の
検出。 (2) データ処理システム１０のいずれかのサブシ
ステムと共同するメツセージ制御回路１４４に
よるCRCエラーのようなシステム・バスのメ
ツセージにあるメツセージ・エラーの検出と、
そのようなエラーが検出された場合、そのメツ
セージのポストアンブルをガーブルすること。 (3) いずれかのサブシステム２４と共同するメツ
セージ制御回路１４４によつてガーブルされた
ポストアンブルの検出と、ガーブルされたポス
トアンブルが検出された場合、各サブシステム
に対してそのメツセージを無視又は拒絶させる
こと。 第１５図のメツセージ制御回路１４４の説明に
入る前に、第１５図には、メツセージ制御回路１
４４の主な回路成分だけが、この発明の重要な面
を教示するために、幾分簡易形式の作用ブロツク
として表わしてあるということに注目するべきで
あろう。 次に、第１５図を見ると、そこに例示したメツ
セージ制御回路１４４は、ヘツダ専用メツセージ
又はヘツダ及びデータ・メツセージのためのデー
タ（着信先アドレス、ソースアドレス、OPコー
ド又はデータ情報を表わす）を、DMA１４０
（第１４図）を使用して一度に１バイトづつ受信
し、該データをマルチプレクサ（MUX）１７０
を通過させるということを知ることができる。
MUX１７０は、又CRC発生回路１７２から発生
したCRCチエツク・ビツトを受信する。この
CRC発生回路１７２は当業者に周知の数多くの
アルゴリズムのいずれかを使用してCRCビツト
を発生させることができる。そのようなアルゴリ
ズム及びCRC発生回路１７２に固有な回路はこ
の発明の部分を構成しない。例えば、そのような
周知のアルゴリズムの１つ及びそのアルゴリズム
を使用する回路はPandeya and Cassaの
Parallel CRC Lets Many Lines Use One
Circuit，14Computer Design87（1975年９月）に
詳細に記載されている。 データ及びMUX１７０によりデータの適当な
場所に挿入されたCRCビツトは10個の９ビツ
ト・ワードを記憶することができる先入先出
（first−in−first−out）メモリー（XFIFO）１
７４に供給される。DMA１４０を使用して共同
するサブシステム２４からXFIFO１７４に供給
されるデータ・バイトは、システム・バス・イン
タフエース２８と第１５図に表わした回路の動作
について後述するXFIFO１７４とに記憶される
各ワードが９ビツト（図面にはENCRC2＠φで
表わす）のため、８ビツト幅だけである。 XFIFO１７４に記憶されている各９ビツト・
ワードのうちの８ビツトがMUX１７６を通過す
ることができ、先入先出メモリー（GFIFO）１
７８に送られる。GFIFO１７８は10データ・バ
イトを記憶し、その各々は、比較回路１８０によ
り、システム・バスによつて返送される各対応す
る送信メツセージのデータ・バイトと比較され
る。MUX１７６は選択的にフラグ・キヤラクタ
を供給するように従来方式で接続された入力を持
ち、又その出力からポストアンブルのために選択
的に“０”供給するよう制御しうるように、従来
通りに構成することができる。MUX１７６は各
メツセージの送信中の適当な点でフラグ及びポス
トアンブル・ビツトを挿入するように制御され
る。 MUX１７６の出力は出力バス１５０を使用し
てシリアライザ１５４（第１４図）に供給され、
そこで各メツセージ・バイトが取り上げられ、シ
ステム・バスに送信するために直列にされる。 メツセージがシステム・バスからバス・レシー
バ５８、デコーダ１５８及びデ・シリアライザ１
６４を経て入力バス１５２（第１４図）に送信さ
れた後、該メツセージは、第１５図に見られるよ
うに、レシーバ・アドレス・チエツク回路１８
４、CRCチエツク回路１８６及びポストアンブ
ル・ガーブル検出回路１８８に供給される。更
に、受信したメツセージの各バイト（レス・フラ
グ・プリアンブル、ポストアンブル）は10バイト
先入先出メモリ（RFIFO）１９０に記憶される。 以下、システム・バス・インタフエース２８の
動作と共に詳細に説明するように、レシーバ・ア
ドレス・チエツク回路１８４はシステム・バスか
ら受信して各メツセージの着信先アドレス・フイ
ールドをチエツクして、もし該アドレス・フイー
ルドの着信先アドレス又は複数のアドレスがメツ
セージ制御回路と共同するサブシステムの唯一の
サブシステム・アドレス又はグループ・アドレス
と一致した場合、適当な信号（＠０）
を発生する。アドレス・チエツク回路１８４はサ
ブシステムの初期設定中に負荷される２つのレジ
スタ（図示していないSADD及びMASK）を含
む。レジスタSADDは唯一のサブシステム・アド
レスが負荷され、レジスタMASKはグループ・
アドレスが割当てられる。メツセージの着信先ア
ドレスを受信したときに、該２つのレジスタの内
容は着信先アドレス・フイールドのアドレスと比
較される。 CRCチエツク回路１８６は各メツセージの受
信したデータからCRCビツトを発生し、その
CRCビツトをそのメツセージのCRCフイールド
にあるCRCチエツク・ビツトと比較することに
より、そのメツセージのエラー・コード・チエツ
クを実行する。ポストアンブル・ガーブル検出回
路１８８はシステム・バスから受信した各メツセ
ージのポストアンブルをチエツクして、ポストア
ンブルがガーブルされた、すなわち、“ポストア
ンブルの“０”（複数かもしれない）の上に“１”
（複数かもしれない）が重復された”場合を表示
する。 更に又、第１５図において、送信制御回路１９
６、受信制御回路１９８、モニタ制御回路２００
は一般的にメツセージ制御回路１４４に示されて
いる回路成分を制御する。メツセージ制御回路の
行使に際し、制御回路１９６，１９８，２００の
表わす制御の多くはプログラマブル・ロジツク・
アレイ（PLA）によつて達成される。加えて、
制御ブロツク１９６，１９８，２００の３ブロツ
クの表示は下記に説明する動作を遂行するに必要
な制御作用を一般的に例示するに役立つだけであ
る。その制御作用は、実際の実施に際しては、多
数のPLA及び第１５図に表わされている主な回
路成分の各々と共同する論理回路によつて達成さ
れるということは明白である。 又、第１５図は、送信が成功しなかつたメツセ
ージ（例えば、コンテンシヨン（contention；競
合する）ガーブルのために）を後でリトライする
リトライ回路２０４を表わす。デユアル・チヤン
ネル・システム・バスを使用するシステムのリト
ライ回路２０４を構成するための特定の回路及び
演算アルゴリズムは第３４図及び第３５図と共に
後述する。 主な回路成分に加え、第１５図には、回路成分
を制御するための多数の制御信号が表わしてあ
る。これらの信号は記述的信号名を表わす記憶法
による表示と一致する。第１５図の制御信号の
各々のための記憶法的記号、記述的信号名及びそ
れらの信号の一般的説明を下記の第１信号リスト
に表わす。
明の実施例を説明する。第１図は、スター・カプ
ラ及び複数の局を含み、各局が一対の送信ライン
でスター・カプラにリンクされているデータ処理
システムの簡潔ブロツク図である。第２図は、各
局における複数のサブシステムを例示した第１図
のデータ処理システムの簡潔ブロツク図である。
第３図は、第１図及び第２図のデータ処理システ
ムの１つの局において、そのサブシステムが各々
スター・カプラからの対の送信ラインに接続され
ているプロセツサ・モジユール、メモリー・モジ
ユール及びＩ／Ｏモジユールを含むようになした
複数のサブシステムを詳細に表わした簡潔ブロツ
ク図である。第４図は、各システム・バス・イン
タフエースをシステム・バスに接続するバス・ド
ライバ回路及びバス・レシーバ回路を表わす回路
図である。第５図は、第１図及び第２図のデータ
処理システムに使用することができる受動光学ス
ター・カプラのブロツク図である。第６図は、第
１図及び第２図のデータ処理システムに使用する
ことができる能動光学スター・カプラの簡潔ブロ
ツク図である。第７図は、第１図及び第２図のデ
ータ処理システムに使用することができる電気ス
ター・カプラの簡潔ブロツク図である。第８図
は、第１図及び第２図のデータ処理システムに使
用することができる磁気スター・カプラの簡潔ブ
ロツク図である。第９図は、第３図のプロセツ
サ・モジユールの１つを例示した簡潔ブロツク図
である。第１０図は、第３図のメモリー・モジユ
ールの１つを例示した簡潔ブロツク図である。第
１１図は、第３図に示すＩ／Ｏモジユールを例示
した簡潔ブロツク図である。第１２Ａ図及び第１
２Ｂ図は、第１図及び第２図のサブシステムから
送信するメツセージのホーマツトを例示する図で
ある。第１３図は、各サブシステム又はモジユー
ルを第３図のシステム・バスに接続するシステ
ム・バス・インタフエースの簡潔ブロツク図であ
る。第１４図は、第１３図のシステム・バス・イ
ンタフエース内の回路の詳細を例示したブロツク
図である。第１５図は、第１４図のシステム・バ
ス・インタフエースに示されたメツセージ制御回
路の詳細なブロツク図である。第１６図は、クロ
ツク信号Ｘ０及びＸ１の性質を例示した波形図で
ある。 第１７Ａ図、第１７Ｂ図及び第１７Ｃ図は、第
１４図のシステム・バス・インタフエースの一般
的動作を例示した流れ図である。第１８図、第１
９図及び第２０図は、第１図及び第２図のデータ
処理システムにメツセージが送信される３つの模
範的場合を例示した図である。第２１図は、各サ
ブシステムの局部メモリーの内容を例示した図で
ある。第２２Ａ図及び第２２Ｂ図は、第２１図の
局部メモリーのメールボツクス（郵便箱）エント
リのホーマツトを例示した図である。第２３図
は、第１４図に表わしたDMAと、制御及びステ
ータス・レジスタとの詳細を例示したブロツク図
である。第２４図は、第２３図のコマンド・レジ
スタの内容を例示した図である。第２５図は、第
２３図のステータス・レジスタの内容を例示した
図である。第２６図は、第１４図のシステム・バ
ス・インタフエースに表わしたスワンプ
（swamp）回路及び遊び検出回路の詳細なブロツ
ク図である。第２７図は、データ処理システムの
代替実施例を例示する簡潔ブロツク図である。第
２８図は、第２７図のデータ処理システムの１つ
の局内の複数のサブシステムを詳細に表わした簡
潔ブロツク図である。第２９図は、第２８図の局
の電気的折返路を与える配線パターンを例示した
図である。第３０図は、第２８図のデユアル−チ
ヤンネル・システム・バスに対する各サブシステ
ム又はモジユールの接続を表わしたシステム・バ
ス・インタフエースの簡潔ブロツク図である。第
３１図は、第３０図のシステム・バス・インタフ
エース内の回路を詳細に表わしたブロツク図であ
る。第３２図は、第３１図のシステム・バス・イ
ンタフエースのメツセージ制御回路の詳細なブロ
ツク図である。第３３図は、第３１図のシステ
ム・バス・インタフエースのチヤンネル選択回路
の中の回路を例示したブロツク図である。第３４
図は、第３１図のシステム・バス・インタフエー
スのメツセージ制御回路に使用するためのリトラ
イ（retry）回路の簡潔ブロツク図である。第３
５図は、第３４図のリトライ回路の動作を例示し
た流れ図である。 発明を実施するための最良の形態 Ａ データ処理システム１０（一般） 次に、第１図を見ると、そこには全体的且つ簡
潔的形態でデータ処理システム１０が表わされて
いる。該データ処理システム１０は各々が共同す
るケーブル１４によつて中央スター・カプラ１６
にリンクされている複数の局１２を有する。各ケ
ーブル１４は第１の送信ライン１８と第２の送信
ライン２０とからなる。スター・カプラを使用す
るシステムには慣用的であるように、スター・カ
プラ１６は複数の局のいずれか１つで発生し、送
信した信号をその局と共同する第１の送信ライン
１８から受信する。その後、スター・カプラはそ
の信号を発生した局を含むすべての局に対して該
信号を送信又は返信するために、第２の送信ライ
ン２０のすべてにその信号を発信する。 更に詳細に後述するように、この発明の実際の
実施に際しては、各局１２は１個の同一キヤビネ
ツト内に収容されたデータ処理設備を含むように
企図される。故に、データ処理システム１０を実
際の物理的形態で見るならば、各々がデータ処理
設備を収容する複数のキヤビネツトと、ケーブル
１４によつてそれらキヤビネツトの各々に接続さ
れたスター・カプラ１６を収容する中央設置のキ
ヤビネツトとを見ることができる。 後程明らかになる理由から、好ましい形態のデ
ータ処理システム１０は局内網（local
network）である。すなわち、局１２の設置場所
は長距離間隔離れていないということに注目する
べきである。従つて、各ケーブル１４は、例え
ば、300フイート（約91メートル）より長くなく、
たぶん局のすべては１箇の建物内に設置されるで
あろうし、すべての実際上の目的のために単一の
“コンピユータ・システム”とみなされる。 更に、スター・カプラ１６は、その好ましい形
態では、光学スター・カプラであることに注意を
要する。従つて、各局１２からは光信号が発生
し、第１の送信ライン１８を介してスター・カプ
ラ１６に伝送され、その後、スター・カプラ１６
は第２の送信ライン２０を介して局１２のすべて
に対しそれら光信号を返送する。第１及び第２の
送信ライン１８，２０は各々が単一の光フアイバ
から成り、適当に被覆され、共に包装されてケー
ブル１４を形成する。 次に、第２図を見ると、そこにはこの発明の一
面によるデータ処理システム１０の詳細が表わさ
れている。第２図に見られるように、各局１２は
複数のサブシステム２４を含む。その各局におけ
るサブシステム２４は図面では点線で囲まれてお
り、それは物理的にも同一キヤビネツトの中に収
納されていることを表わす。各第１の送信ライン
１８はキヤビネツト又は局１２内の共同する内部
送信ライン１８Ａを持ち、各第２の送信ライン２
０も同じくキヤビネツト又は局１２内にある共同
する内部送信ライン２０Ａを持つ。サブシステム
２４の各々は各サブシステムが内部送信ライン１
８Ａを介してメツセージを送信し、内部送信ライ
ン２０Ａを介してメツセージを受信するというよ
うに、内部送信ライン１８Ａ，２０Ａに接続され
る。 この発明の好ましい形態では、送信ライン１８
Ａ，２０Ａは各々が同軸電線又はケーブルによつ
て形成され、電気信号を搬送する。該電気信号は
光学インタフエース（第２図に表わしていない）
によつて送信ライン１８，２０の光信号から変換
され、又は光信号に変換される。加えて、十分に
後述するように、サブシステム２４の各々は送信
ライン１８Ａ，２０Ａに対するほかのすべてのサ
ブシステムの接続を中断することなく、その内部
電送ライン１８Ａ，２０Ａに接続又は結合するこ
とができる。従つて、データ処理システム１０
は、そのサブシステムは各局１２内で内部送信又
は電送ライン１８Ａ，２０Ａに沿つた場所に追加
接続することができるため、容易に拡張しうる利
点を持つ電気システムを提供するものであるとい
うことがわかる。 いずれか１つのサブシステム２４から送られた
メツセージ若しくは情報パケツトはサブシステム
２４の全部に伝送（放送）されるため、１つのサ
ブシステム２４からほかのサブシステム２４に対
してメツセージ・パケツトを接続する通路の選択
若しくは制御が行われない。従つて、サブシステ
ム２４は、メツセージ・パケツトの送信若しくは
受信のために、対の第１及び第２の内部送信ライ
ン１８Ａ，２０Ａのすべてと、第１及び第２の送
信ライン１８，２０のすべてと、スター・カプラ
１６とをひとまとめにしてあたかも単一バスであ
るかのように動作する。このみせかけの単一バス
を、この発明の説明のために、以下“システム・
バス”と呼ぶことにする。 第３図には、１つの局１２のキヤビネツト内に
あるサブシステムの詳細を表わす。そこに見られ
るように、それらサブシステムはプロセツサ・モ
ジユール２４Ａ、メモリー・モジユール２４Ｂ及
びＩ／Ｏモジユール２４Ｃとして表わしている。
これらプロセツサ・モジユール２４Ａ、メモリ
ー・モジユール２４Ｂ、及びＩ／Ｏモジユール２
４Ｃの各々はシステム・バス・インタフエース２
８を介して内部送信ライン１８Ａ，２０Ａに接続
される。各システム・バス・インタフエース２８
は第１３図乃至第１７Ｃ図について詳細に後述す
るように、システム・バスに送信するメツセージ
を符号化する回路と、該システム・バスに送信さ
れるメツセージにプリアンブル、ポストアンブ
ル、フラグ及びCRCビツトを加える回路と、シ
ステム・バスから受信したメツセージをデコード
する回路と、受信メツセージのエラーを検査する
回路と、システム・バスが共同するサブシステム
２４から送信可能となる送信前の遊び状態にある
かどうかシステム・バスを監視する回路と、他の
モジユールからのメツセージがこの送信メツセー
ジを妨害しているかどうかを確認するためにその
共同するサブシステムから送信されたメツセージ
受信メツセージとを比較する回路と、プロセツ
サ・コマンドを反復することなく共同するサブシ
ステムの局部メモリーからデータを読出し若しく
は局部メモリーにデータを書込むことができるよ
うにするためにDMA（直接メモリー・アクセス）
作用を実行する回路とを含んで構成される。 各プロセツサ・モジユール２４Ａと、メモリ
ー・モジユール２４Ｂと、Ｉ／Ｏモジユール２４
Ｃとの夫々に接続されているシステム・バス・イ
ンタフエース２８は、第４図について後述する回
路及びＴ−カプラによつて内部送信ライン１８
Ａ，２０Ａの各々に接続される。次に、内部送信
ライン１８Ａ，２０Ａは、第３図に見られるよう
に、光ソース３４と光検出器３６とを含む光学イ
ンタフエース回路３２によつて外部光学送信ライ
ン１８，２０に結合或は接続される。 なお、第３図に見られるように、内部送信ライ
ン１８Ａはプロセツサ、メモリー、Ｉ／Ｏの各モ
ジユールに接続され、第３図で右の方を指してい
る矢印４０で例示しているような一方の方向にメ
ツセージを送信する。内部送信ライン２０Ａは他
方でプロセツサ、メモリー、Ｉ／Ｏの各モジユー
ルに接続され、第３図で左の方を指している矢印
４２で例示しているような反対方向に信号を搬送
する。内部送信ライン１８Ａを送信されるメツセ
ージは電気信号の形のものであり、光学ソース３
４で光信号に変換され、光学送信ライン１８に送
信されて、光学スター・カプラ１６に搬送され
る。次に、光学スター・カプラ１６は光学送信ラ
イン１８のいずれかから受信した光信号をそのメ
ツセージを発生したキヤビネツト若しくは局１２
に対するものを含むすべての光学送信ライン２０
に返送する。第３図に見られるように、送信ライ
ン２０の光信号は各キヤビネツト若しくは局１２
の光検出器３６で受信し、電気信号に変換されて
内部送信ライン２０Ａに通される。プロセツサ、
メモリー、Ｉ／Ｏの各モジユールは、ちようどそ
のとき同一メツセージを送信しているであろうモ
ジユールを含むすべてのモジユールが、内部送信
ライン２０Ａを介して送信されてきたメツセージ
又は信号を受信する。 この発明の代替形式として、内部送信ライン１
８Ａ，２０Ａを夫々直接外部ライン１８，２０に
接続することもでき、又は一体的に形成すること
さえできる。すなわち、例えば、内部送信ライン
１８Ａを光学ラインにし、外部光学送信ライン１
８の一体的終端部にすることができ、内部送信ラ
イン２０Ａも光学ラインとして外部光学送信ライ
ン２０の一体的終端部とするよう構成することが
できる。そのような場合、光学インタフエース３
２はなく、各システム・バス・インタフエース２
８は適当な光学Ｔ−カプラによつて内部送信ライ
ン１８Ａ，２０Ａに接続される。 しかし、第１図乃至第３図に示すようなシステ
ム１０に使用するような電線１８Ａ，２０Ａを使
用するのは、安価な電気同軸ケーブルとＴ−コネ
クタを使用することができるために好ましい方法
である。電気導体はキヤビネツト若しくは局１２
内で無線周波障害（RFI）及び電磁障害（EMI）
から適当に遮蔽される。局１２の各々から離れる
光学送信ライン１８，２０はそれが光学フアイバ
であるため、RFI及びEMIを受けないので、そこ
には好ましいものである。 Ｂ バス・ドライバ回路４６及びバス・レシーバ
５８ 第４図には、システム・バス・インタフエース
２８を内部送信ライン１８Ａ，２０Ａに対し、物
理的且つ電気的に接続する各該システム・バス・
インタフエース内の回路が例示してある。図示す
るように、モジユール若しくはサブシステム２４
のいずれか１つから送信されたメツセージがシス
テム・バス・インタフエース２８のバス・ドライ
バ回路４６を通過する。バス・ドライバ回路４６
はシヨツトキ（Schottky）TTLドライバ４８を
含み、その出力がトランジスタ５０を介して送信
ライン１８Ａに接続される。トランジスタ５０の
エミツタは適当な普通の同軸Ｔ−カプラ５２によ
つて物理的にライン１８Ａに接続される。トラン
ジスタ５０のコレクタは電源＋Ｖに接続され、抵
抗５４はトランジスタ５０のベースと電源＋Ｖと
の間に接続される。送信ライン１８Ａに出力され
た信号は両方向に伝搬しようとするが、矢印４０
（第３図及び第４図）の方向に伝搬した信号のみ
が光学インタフエース３２（第３図）で光信号に
変換され、スター・カプラ１６に送られる。 引続き、第４図において、送信ライン２０Ａを
介して光検出器３６（第３図）から矢印４２の方
向に伝搬する信号は同軸Ｔ−カプラ５６を用い
て、TTLライン・レシバー５８を含むバス・レ
シーバ回路に送信される。レシーバ５８で受信し
たメツセージはシステム・バス・インタフエース
２８を通過した後に、共同するモジユール２４
Ａ，２４Ｂ又は２４Ｃに供給される。 Ｃ スター・カプラ１６，１６Ａ，１６Ｂ，１６
Ｃ かくして、スター・カプラ１６によつて局１２
がリンクされていても、データ処理システム１０
は容易に拡張可能であるということが上記の説明
から明らかとなつたであろう。各局１２のキヤビ
ネツト内にある内部送信ライン１８Ａ，２０Ａは
Ｔ−カプラ５２，５６を用いて非破壊的にタツプ
を出すことができる。従つて、追加することがで
きるプロセツサ・モジユール２４Ａ、メモリー・
モジユール２４Ｂ、Ｉ／Ｏモジユール２４Ｃの数
は、各キヤビネツト内にモジユールを設置するに
十分な容積がある限り、理論上無制限（無制限の
バス容量が与えられる）である。 処理若しくはメモリーの要求が増加したとき
に、データ処理システムを拡張することができる
ということが期待されるため、最初小さい容量の
コンピユータだけを必要とする顧客にとつては、
１個のキヤビネツト若しくは局１２から成るシス
テム１０の使用で十分であろう。そのような場
合、処理及びメモリーの増加が要求されたとき
に、使用者は、まず最初、上記１個の同じ局内に
サブシステム２４を追加することができる。その
後、更に増加を必要としたときに、使用者ははじ
めて複数の局若しくはキヤビネツトをリンクする
ために、スター・カプラ１６を用いるようにする
ことができる。最初、唯１つの局若しくはキヤビ
ネツトを必要とした場合には、外部送信ライン１
８とスター・カプラ１６及び外部送信ライン２０
とで形成されるその局に対するシステム・バスの
折返し送信路は、第３図の点線で見られるよう
に、一本の接続送信ライン６２で置換えることが
できる。該接続送信ライン６２は同軸電線から成
り、２本の内部送信ライン１８Ａ，２０Ａ間の電
送路を提供する。そこに接続ライン６２を設け、
第３図の局１２内のモジユール２４Ａ，２４Ｂ，
２４Ｃのいずれか１つのメツセージを送信する場
合、そのメツセージはライン１８Ａを伝送され、
接続ライン６２を横切り、ライン２０Ａに沿つて
そのモジユールの各々に戻される。勿論、接続ラ
イン６２が使用されるときには光学インタフエー
スの必要はない。 次に、第５図を見ると、そこには１つの好まし
い形のスター・カプラ１６の詳細が表わしてあ
る。スター・カプラ１６は受動スター・カプラで
あり、そこは受信した光信号の増幅も再生成をも
しないことを意味する。第５図に見られるよう
に、スター・カプラ１６は円筒ガラス心から成る
混合要素或はロツド６４を含み、各外部送信ライ
ン１８（第１図、第２図、第３図）の１つを構成
するフアイバは混合ロツドの一端面６６で終端す
る端部を持つ。又、各外部送信ライン２０（第１
図、第２図、第３図）の１つを構成する光学フア
イバは混合ロツド６４の反対側の端面６８で終端
する端部を持つ。従来同様、スター・カプラ１６
は、送信ライン１８，２０の各フアイバが混合ロ
ツド６４の端面６６，６８と光学的に整合される
ように作られる。 送信ライン１８のいずれか１つから端面６６を
通して混合ロツド６４に光信号が送信されると、
該光信号は混合ロツドを通して対抗する端面６８
に均等に分配され、送信ライン２０の各々に送出
される。 第５図に示すようなスター・カプラ１６の機能
を実行する市販の受動スター・カプラ１６は例え
ばSpectronics Incorporated（Rechardson，
Texas）販売の16ポート・スター・カプラ（製品
番号SPX3720）を使用することができる。 もし、データ処理システム１０が能動スター・
カプラの使用を正当と認める程十分に長い光学送
信ラインを使用するような状況下においては、第
６図に示すような代替のスター・カプラ１６Ａが
より適切である。能動スター・カプラ１６Ａは送
信ライン１８の１つを使用して局１２のいずれか
１つから受信した光信号を増幅して後、その増幅
した光信号を送信ライン２０を用いて局１２のす
べてに返送する。第６図に見られるように、各局
１２と共同する各対の送信ライン１８，２０は光
学カプラ７４によつてスター・カプラ１６Ａに接
続される。送信ライン１８のいずれか１つから受
信した信号はカプラ７４を通して光学フアイバ７
６に送られる。その後、各フアイバ７６の信号は
テーパード・ウエーブガイド８０に送られ、そこ
で光信号は光検出器８２に向けられる。光検出器
８２は光信号を電気信号に変換し、電気信号は電
気増幅器８４で増幅される。増幅された電気信号
は適当なソース・ドライバ回路及び光学インタフ
エースを含む光ソース８６に送られて、そこから
複数の光学フアイバ８８に増幅した光信号を供給
する。フアイバ８８の各々はカプラ７４において
送信ライン２０の各１に結合されて、増幅した光
信号を各局１２に返送する。電源９０は光検出器
８２、増幅器８４、光ソース８６に対して十分な
動作電圧を供給する。第６図のスター・カプラ１
６Ａのような能動光学スター・カプラの更に詳細
な説明については、Amar J.Singhに発行した米
国特許第4234968号を参照するとよい。 この好ましい実施例においては、データ処理シ
ステム１０のスター・カプラ１６は光学スター・
カプラであり、局１２の各々をスター・カプラに
接続する送信ライン１８，２０は光学フアイバ又
はラインであるが、この発明の範囲内で他の形式
のスター・カプラを使用することもできることを
理解するできである。第７図に表わす電気スタ
ー・カプラ１６Ｂはスター・カプラが電気信号を
受信し送信する回路を含むものであり、代替的に
データ処理システム１０に使用することができる
ものである。 第７図に例示するように、対の外部送信ライン
１８′及び２０′が局１２と上記のスター・カプラ
１６Ｂとをリンクする。その各ライン１８′，２
０′は前述の好ましい実施例に使用したような光
学フアイバではなく、対の撚線電気導体から成る
ものである。各送信ライン１８′の導体は局１２
の１つから電気信号を搬送し、シングル出力ライ
ン・レシーバ９０の入力端子に接続される。各送
信ライン２０′の導体はシングル入力ライン・ド
ライバ９２の出力端子に接続されて、スター・カ
プラ１６Ｂからの電気信号を局１２の１つに返送
する。各レシーバ９０の出力と各ドライバ９２の
入力とは共通電線９４で接続される。従つて、い
ずれか送信ライン１８′の１つからレシーバ９０
の１つが信号を受信すると、その信号は共通電線
９４を通して各ドライバ９２に供給される。各ド
ライバ９２はその信号を共通電線９４から送信ラ
イン２０′の各々に供給して、局１２の全部にそ
の信号を返送する。レシーバ９０はライン・レシ
ーバ回路No.10115を用いてもよく、ドライバ９２
はオア−ノア回路No.10101を用いてもよい。両回
路ともSignetics，Inc.（California，Sunnyvale）
から購入することができる。又、スター・カプラ
１６Ｂは普通の電源（図示していない）を含める
ことができ、レシーバ９０及びドライバ９２に適
当な動作電圧を供給する。 第８図に表わす磁気スター・カプラ１６Ｃもデ
ータ処理システム１０に代替的に使用することが
できる。外部送信ライン１８′，２０′も上記同
様、一対の撚電気導体で構成することができ、そ
の各送信ライン１８′，２０′はコア又はロツド１
００に沿つて設けられた夫々のコイル９６及び９
８に形成することができる。コイル９６はコイル
９８に対して反対に巻かれる。ロツド１００はフ
エライトのような適当な強磁性材料から成り、そ
のため、送信ライン１８′のいずれか１つから電
気信号を受信すると、ロツド１００内の磁束に変
化を生じさせ、対応する信号が送信ライン２０′
の各々に供給される。スター・カプラ１６Ｃは適
当な遮蔽キヤビネツト内に設けることができる
が、第７図の電気スター・カプラ１６Ｂとは異な
り、受動であつて、電源を必要としない。 Ｄ モジユール２４Ａ，２４Ｂ，２４Ｃ 再び第３図を参照する。前に注意したように、
各局１２内で内部送信ライン１８Ａ，２０Ａに沿
い、メモリー・モジユール２４Ｂ及びプロセツ
サ・モジユール２４Ａを追加しうる能力はシステ
ム１０がそのメモリー容量又は処理容量のいずれ
かを希望に応じて増加することができるようにす
る。プロセツサ・モジユール２４Ａ、メモリー・
モジユール２４Ｂ、Ｉ／Ｏモジユール２４Ｃは内
蔵式（self−contained）として考慮することが
でき、その回路の多くは１個又は数個のVLSI（超
大規模集積回路）チツプに夫々形成することがで
きる。各モジユールは自己のプロセツサとそのプ
ロセツサで処理されるべきデータを記憶する局部
メモリーとを持つ。しかし、従来のシステムとは
対照的に、第１図のデータ処理システム１０は通
常の処理の仕事に加え、メモリー若しくは周辺装
置の動作の制御の両方を実行するような単独プロ
セツサを持たない。むしろ、各メモリー・モジユ
ール２４Ｂは自己のモジユールのメモリー動作を
管理し、どのプロセツサ・モジユール２４Ａから
も独立してこれらメモリー動作を管理するに十分
な処理能力を有する。加えて、各プロセツサ・モ
ジユール２４Ａは該プロセツサ・モジユールがど
のメモリー・モジユールをも頻繁にアクセスする
必要がないようにするために、ほかのモジユール
と共有していない十分な容量のメモリを所有す
る。 勿論、データ処理システム１０は適当なデー
タ・エントリ及びデータ出力点を必要とし、それ
らは各々Ｉ／Ｏモジユール２４Ｃで提供される。
各Ｉ／Ｏモジユール２４Ｃは下記で詳述するよう
に、周辺装置に接続され、必要な処理及びメモリ
ー能力を含んで、周辺装置とプロセツサ・モジユ
ール２４Ａ或はメモリー・モジユール２４Ｂの１
つとの間のデータ転送を管理する。 第９図、第１０図、第１１図は、各プロセツ
サ・モジユール２４Ａ、メモリー・モジユール２
４Ｂ及びＩ／Ｏモジユール２４Ｃ夫々の構造を詳
細に表わす。 １ プロセツサ・モジユール２４Ａ まず、第９図を参照する。そのプロセツサ・モ
ジユール２４Ａは作業プロセツサ１０６と局部プ
ロセツサ・メモリー１０８とを含むということが
わかる。作業プロセツサ１０６と局部メモリー１
０８とは内部プロセツサ−メモリ（Ｐ−Ｍ）バス
１１０で接続される。そのようにして、従来方式
に従い、作業プロセツサは局部メモリー１０８の
アドレス可能なメモリー場所からソフトウエア・
インストラクシヨンを読出し、及び局部メモリー
１０８のアドレス可能なメモリー場所からデータ
を読出し、そこにデータを書込むようにすること
ができる。“作業プロセツサ”の言葉は、プロセ
ツサ１０６がソフトウエア・プログラムの実際の
遂行を実施し、データ処理システム１０に供給す
る作業又は仕事を完成するようにステツプするた
め、その“プロセツサ１０６”を呼ぶ場合に使用
される。作業プロセツサ１０６は共同する局部メ
モリー１０８に関係する或るメモリー管理動作を
実行することはできるが、メモリー・モジユール
２４Ｂに対しては、非常に稀にしか行なわれない
ような単にデータを要求し、又は供給する以外に
は、メモリー・モジユール２４Ｂ内で実行される
いかなるメモリ動作をも制御することはない。 局部メモリー１０８は普通のプロセツサ・キヤ
ツシユ（cache）メモリーに見られるような適当
な高速アクセス・メモリーでよい。そのため、局
部メモリーのソフトウエア及びデータは作業プロ
セツサ１０６が使用する必要があるときに、すば
やく供給することができる。しかし、局部メモリ
ー１０８は、作業プロセツサが与えられたジヨブ
又は仕事の完遂のために通常必要とするデータを
その局部メモリー１０８に十分記憶しておかなけ
ればならないために十分な大きさであり、事実、
従来のキヤツシユ・メモリーより大きいものであ
る。プロセツサ・モジユール２４Ａが大きなデー
タ・ブロツクを必要としたときにのみ、作業プロ
セツサ１０６はメモリー・モジユール２４Ｂの１
つ若しくはＩ／Ｏモジユール２４Ｃの１つにデー
タを要求するリクエストを送らなければならな
い。その結果、プロセツサ・モジユール２４Ａと
メモリー・モジユール２４Ｂとの全部を相互に接
続するシステム・バスは過度のデータ・リクエス
ト数で混雑することはない。むしろ、各作業プロ
セツサは、仕事を完成するために必要なデータを
ひんぱんに自分の局部メモリー１０８内から見つ
け出すことができる。作業プロセツサ１０６がメ
モリー・モジユール２４Ｂの１つにのみ記憶され
ているデータ・ブロツクを必要とするか、Ｉ／Ｏ
モジユール２４Ｃの１つを通して周辺装置から得
なければならないデータ・ブロツクを必要とする
場合には、リクエストを放送する。リクエストは
必要とするデータを持つモジユール（とデータを
要求しているモジユールと）のアドレス又は同一
性を含むメツセージの形成でシステム・バスに出
力されるため、アドレスされたモジユールはリク
エストを受信し、それに対して動作することがで
きる。 ２ メモリー・モジユール２４Ｂ 第１０図に表わすメモリー・モジユール２４Ｂ
はメモリー・プロセツサ１１２と、高速メモリー
１１６及び大容量バルク・メモリー１１８を有す
る局部メモリー１１４とを含む。メモリー・プロ
セツサ１１２は内部プロセツサ−メモリー（Ｐ−
Ｍ）バス１２０によつて高速メモリー１１６及び
バルク・メモリー１１８に接続され、プロセツ
サ・モジユール２４Ａのいずれか１つからのリク
エストに応答して、高速メモリー１１６又はバル
ク・メモリー１１８のいずれかに記憶されている
データを呼出すことができるようにする。該高速
メモリー及びバルク・メモリーは従来の階層的構
造に配置され、高速メモリー１１６は高速アクセ
スRAMであり、バルク・メモリー１１８は、例
えば、アクセス速度は遅いが高速メモリー１１６
より相当大きな記憶容量を持つ磁気デイスクで良
い。メモリー・プロセツサ１１２は、下述するよ
うに、高速メモリー１１６とバルク・メモリー１
１８間のデータの転送を含む多数のメモリー管理
動作を実行する。 メモリー・プロセツサ１１２は多くの従来形デ
ータ処理システムにおいて、中央作業プロセツサ
が実行するような多くのメモリー動作を実行する
ようマイクロプログラムされる。 メモリー・プロセツサ１１２によつてこれらの
動作を実行することにより、プロセツサ・モジユ
ール２４Ａとメモリー・モジユール２４Ｂ間で必
要なリクエスト又はコマンドは非常に減じられ、
プロセツサ・モジユール２４Ａとメモリー・モジ
ユール２４Ｂ間の相互の通信を少くし、作業プロ
セツサ１０６が動作するソフトウエアに対する影
響を最低にして、容易にデータ処理システム１０
を拡張しうるようにする。 メモリー・プロセツサ１１２で実行するメモリ
ー動作の形式は次のものを含む。 (1) 読出リクエスト・書込リクエスト及びその他
のメモリー呼出動作を受信し、その動作を行
う。 (2) １つのプロセツサ・モジユール２４Ａによつ
てデータが呼出されたなら、その他の全プロセ
ツサ・モジユール２４Ａに対しては該データは
呼出不能にすることができるように所有権制御
を行う。 (3) 他方だけが呼出したデータを各々２つのプロ
セツサ・モジユール２４Ａが要求したため、該
２つのモジユール２４Ａが停頓するのを避ける
ために全体的な要求管理作用を実行する。 (4) そこに向けられたキユー保有メツセージのト
ツプにあるメツセージを取り上げ、又は作用す
るメツセージを各プログラムが自由に採用しう
るというようにするために、メモリー・モジユ
ールに記憶され、種々のプロセツサ・モジユー
ル２４Ａで実行するプログラムに送られ及びそ
こから送られるメツセージのリスト又はキユー
を保持することによつて、キユー管理作用を実
行する。 (5) プロセツサ・モジユール２４Ａの１つによつ
て行われる各ジヨブに対して開始時間及び終了
時間を与えることができるように時刻（time
−of−day）サービスを実行する。 (6) もし、フアイル又はデータ・ブロツクが壊れ
るか若しくはメモリー・モジユールが壊われ、
データが危機的状態の場合に、プロセツサ・モ
ジユールによつて複製フアイルを呼出すことが
できるようにするために、独立のメモリー・モ
ジユールを使用して一定のデータ・フアイルを
複製する。 (7) メモリー・モジユール内で高速メモリー１１
６と低いアクセス速度のバルク・メモリー１１
８間でデータを転送する。 (8) プロセツサ・モジユールが関係データの物理
的場所を知る必要がないようにするため、バル
ク・メモリー内のスペースを管理し、配置す
る。 ３ Ｉ／Ｏモジユール２４Ｃ 第１１図はＩ／Ｏモジユール２４Ｃを詳細に表
わす。そこに例示するＩ／Ｏモジユール２４Ｃは
Ｉ／Ｏプロセツサ１２２、局部Ｉ／Ｏメモリー１
２４、及びＩ／Ｏインタフエース回路１２６を含
む。Ｉ／Ｏプロセツサ１２２は内部プロセツサ−
メモリー（Ｐ−Ｍ）バス１２８によつて局部Ｉ／
Ｏメモリー１２４及びＩ／Ｏインタフエース回路
１２６に接続される。Ｉ／Ｏインタフエース回路
１２６は、キーボード、CRTデイスプレイ、プ
リンタ、磁気テープ・ユニツト又は同様なものの
ような周辺装置に接続される。 データはＩ／Ｏモジユール２４Ｃによつて、シ
ステム１０内に転送され、又はシステム１０から
転送することができる。もし、プロセツサ・モジ
ユール２４Ａ又はメモリー・モジユール２４Ｂの
いずれかが周辺装置からのデータを必要とするな
ら、周辺装置に接続されるＩ／Ｏモジユール２４
Ｃの着信先アドレスを持つメツセージがシステ
ム・バスを介して送信され、局部Ｉ／Ｏメモリー
１２４に記憶される。Ｉ／Ｏプロセツサ１２２は
局部Ｉ／Ｏメモリー１２４に記憶されているメツ
セージを使用してデータを得るための特定のコマ
ンドを発生するだろう。そのコマンドはＩ／Ｏイ
ンタフエース回路１２６を介して周辺装置に送ら
れる。データは周辺装置から返送され、Ｉ／Ｏプ
ロセツサ１２２がそのデータを含むメツセージを
組立てるまで、局部Ｉ／Ｏメモリーに記憶され
る。そのメツセージはデータを要求又はリクエス
トするモジユールの着信先アドレスを持ち、シス
テム・バスを通して送信又は放送される。 勿論、他の情況下では、周辺装置自体もデータ
の転送を始動することができる。そのような場合
には、周辺装置は局部Ｉ／Ｏメモリー１２４にデ
ータを負荷し、それに応答してＩ／Ｏプロセツサ
１２２はデータを含むメツセージを選ばれたメモ
リー又はプロセツサ・モジユールに送信する。 図示してはいないが、どのモジユール２４Ａ，
２４Ｂ，２４Ｃでも、例えば、完全に独立した第
２のシステム・バスを、別の第２のシステム・バ
ス・インタフエース（図示していない）を用いて
該モジユールのＰ−Ｍバスに接続することによつ
て、１本以上のシステム・バスに接続することが
できる。その上、モジユールのどれも、追加のシ
ステム・バス・インタフエース（図示していな
い）を用いて、そのモジユールと一定の他のモジ
ユール間でだけデータを転送するために単独に使
用することができる追加のシングル・バスに接続
することもできる。この発明の部分ではないが、
そのようなシングル・バスによる接続は、２つの
サブシステム又はモジユールが相互にのみ通信す
る必要がある場合では、上記のシステム・バスの
使用は不相応であるから、そのような場合、上記
シングル・バスは便利であろう。 Ｅ メツセージ・ホーマツト 第１２Ａ図及び第１２Ｂ図にはメツセージのホ
ーマツトが表わされており、それはシステム・バ
スを通してモジユール又はサブシステム２４のい
ずれかから他のサブシステム２４の１つに送信さ
れる。各メツセージは、図面では多数のフイール
ドを持つように表わされ、各フイールドのバイト
の数はそのフイールドの上の括弧内に表わしてあ
る。第１２Ａ図及び第１２Ｂ図に見ることができ
るように、メツセージは２つの形式のうちの１形
式でよい。すなわち、 (1) ヘツダ専用メツセージ、又は (2) ヘツダ及びデータ・メツセージである。 後程明確にする理由から、各メツセージは常にシ
ステム・バスの遊び状態が先行し、該遊び状態が
後に続くようにする。 “ヘツタ専用メツセージ”はメツセージがデー
タ又はサービスの要求、ステータスに関する情報
又は量が制限されたデータ情報等のみを含む場合
に、一方のサブシステムから他方に送られるメツ
セージである。他方、“ヘツダ及びデータ・メツ
セージ”はヘツダ制御情報と、着信先サブシステ
ムの局部メモリーに記憶されるべき同行のデー
タ・ブロツクとを含み、一方のサブシステムから
他方に送信されるメツセージである。これら一般
的に“ヘツダ専用”（header−only）又は“ヘツ
ダ及びデータ”（header and data）形式と呼ば
れる形式のメツセージは当業者に周知のものであ
り、結局、そのようなメツセージが個々のサブシ
ステム２４を動作させる一般的方法はこの発明の
部分を形成するものではなく、これ以上詳細な説
明を要しない。 次に、特に第１２Ａ図を参照する。そこには、
ヘツダ専用メツセージが下記の順序で10フイール
ドあることがわかる。 (1) プリアンブル (2) 第１のシングル・フラグ (3) 着信先アドレス (4) ソース・アドレス (5) OPコード (6) オプシヨナル・ヘツダ・データ (7) 周期的冗長コード（CRC） (8) 第２のシングル・フラグ (9) ポストアンブル (10) ポスト−ポストアンブル（PP） ヘツダ専用メツセージのプリアンブルはメツセ
ージが始まることをすべての受信サブシステムに
表示する。プリアンブルは送信サブシステムがシ
ステム・バスに遊び状態を検出した後でのみ発生
する。プリアンブルは、例えば２つのフラグ・キ
ヤラクタから成る。この発明の好ましい形式で
は、各フラグ・キヤラクタは次のように１バイト
（８ビツト）から成るものを企図している。すな
わち、例えば“01111110”である。 プリアンブルの発生後、シングル・フラグ・キ
ヤラクタを発生し、その後そのメツセージの指定
着信先のアドレス又は複数のアドレスをサブシス
テムの各々に表示する２つの１バイト着信先アド
レスを発生する。更に後述するように、各サブシ
ステム２４と共同するシステム・バス・インタフ
エース２８はその共同するサブシステム独自のア
ドレス又はその共同するサブシステムを含むサブ
システム・グループのグループ・アドレスを認識
する回路を含む。 この発明の好ましい形式では、各サブシステム
２４に付随する唯一の１バイト・アドレスに加
え、数個の１バイト・グループ・アドレスがあ
り、それらは下記のものを含むことが企図され
る。 (1) メモリー・モジユール・グループ・アドレス (2) アプリケーシヨン若しくは作業プロセツサ・
モジユール・グループ・アドレス (3) Ｉ／Ｏプロセツサ・モジユール・グループ・
アドレス (4) データ・ベース・プロセツサ・モジユール・
グループ・アドレス 必要に応じてその他の利用可能なグループ・ア
ドレス割当てることができる。 着信先アドレス・フイールドがメモリーモジユ
ール・グループ・アドレスを表わすアドレスを持
つときには、データ処理システム１０の中のすべ
てのメモリー・モジユールは着信先サブシステム
であり、メツセージの送信が成功した場合には、
その全メモリー・モジユールが送信したメツセー
ジを受信してそれに作用する。同様にして、着信
先フイールドが作業プロセツサ・モジユール・グ
ループ・アドレスを含む場合には、ユーザ若しく
はアプリケーシヨン・タスクを実行する該システ
ム１０内の全プロセツサ・モジユールはそのメツ
セージを受信して作用する。又、着信先フイール
ドがＩ／Ｏプロセツサ・モジユール・グループ・
アドレスを含む場合には、入力／出力作用を実行
するシステム内の全プロセツサはそのメツセージ
を受信して作用する。最後に、着信先フイールド
がデータ・ベース・プロセツサ・モジユール・グ
ループ・アドレスを含む場合には、データ・ベー
ス作用を実行するデータ処理システム１０内の全
プロセツサ・モジユールは送信されたメツセージ
を複写し、それに作用する。データ・ベース・プ
ロセツサ・モジユールはメモリー・モジユールと
類似するが、必要なプログラミングを所有するこ
とができ、マージ（merge）、ソート（sort）又
はそのほかそのような記憶データに対する一定の
処理作用を実行する。 着信先アドレス・フイールドは２バイト幅であ
るため、それは独自の２つのサブシステム・アド
レスか、２つのグループ・アドレスか、又は１つ
のサブシステム・アドレスと１つのグループ・ア
ドレスを含むことができる。加えて、そのアドレ
スはメツセージを送信している正に送信中のサブ
システムに対するアドレスとすることができない
という理由はない。 又、第１２Ａ図には、ヘツダ専用メツセージの
ソース・アドレス・フイールドを見ることができ
る。それは１バイト情報から成り、着信先アドレ
ス・フイールドの後に続く。ソース・アドレスは
メツセージの発生源を着信先サブシステムに知ら
せる。すなわち、該発生源はシステム・バスにメ
ツセージを発生するサブシステムである。１バイ
トから成るオペレーシヨン（OP）コード・フイ
ールドはソース・アドレスの後に続き、送信して
いるメツセージの種類を着信先サブシステムに表
示する。OPコードはその最上位ビツトで、その
メツセージが第１２Ａ図のようなヘツダ専用メツ
セージであるか、第１２Ｂ図のようなヘツダ及び
データ・メツセージであるかを指示するようにし
ている。その上、OPコードの残りのビツトは着
信先サブシステムに対しそのメツセージが表示す
るコマンドの種類を表示する。これらコマンド及
びコマンドに応答する着信先サブシステムの特定
の動作はこの発明の部分を形成しないので、ここ
で詳細に説明することは避ける。勿論、サブシス
テムが実行するタスクの種類に従つて、OPコー
ド・フイールドのビツトで表わされるべき適当な
コマンドは多くの従来のデータ処理システムのコ
マンド群の中に見いだすことができる。 OPコードに続き、可変長（０乃至32Kバイト）
のオプシヨナル・データ・フイールドが置かれ
る。これは、例えば、オペランド又はヘツダの
OPコードで表わされるコマンドの実行のために
必要なその他のヘツダ・データを含む。更に詳細
に下述するこの発明の一面に従い、そのデータ・
フイールドは、もしヘツダ専用メツセージがデー
タのためのリクエストであれば、発信又はソー
ス・サブシステムの局部メモリーのデータ開始ア
ドレス（DSA）を含む。オプシヨナル・ヘツ
ダ・データ・フイールドの後には、２バイト（16
ビツト）の周期的冗長コード（CRC）フイール
ドが続く。CRCフイールドのCRCチエツク・ビ
ツトはデータ処理システム１０の各サブシステム
がCRCチエツク・ビツトに先立つすべてのビツ
トの有効性を検査することができるようにする。 CRCフイールドの次に各サブシステムと共同
するシステム・バス・インタフエース２８にその
メツセージのポストアンブル・フイールドの受信
の準備をさせるもう１つのフラグ・キヤラクタが
続く。ポストアンブル・フイールドは15バイトか
ら成り、それらは８フラグ・キヤラクタとそれに
続く６バイトの一続きのバイナリ“０”と最後に
くる１フラグ・キヤラクタとを含む。故に、ポス
トアンブル・フイールドは次のように現われるで
あろう。 FFFFFFFF000000F そこで、各“Ｆ”はフラグ・キヤラクタを表わ
し、各“０”はバイトの“０”を表わす。ポスト
アンブルの次にはポスト・ポストアンブル（PP）
が続く。それは２つのフラグから成る。ポスト・
ポストアンブルは単にポストアンブルをシステ
ム・バス・インタフエースに十分クロツク若しく
はストローブするだけ十分に長くセルフクロツキ
ング作用又は特徴を継続させるのに使用する。 この発明の一面の実施におけるポストアンブル
の重要性は第１５図の説明と共に後述するであろ
う。しかし、簡単に述べると、ポストアンブルは
サブシステムがそこからエラーを検出してメツセ
ージを送信中止或はアボート（abort）すること
ができるようにするために、システム・バスを通
して送信する各メツセージの重要な部分である。
エラー・メツセージを受信したサブシステムはポ
ストアンブルにバイナリ“１”（若しくは他の
“０”以外の信号）を載せることによつてそのメ
ツセージをアボートする。そのため、そのデータ
処理システム内の夫々のサブシステムは、“ガー
ブル”（又は加筆；garble）したポストアンブル
を読取り、そのメツセージを拒絶するように動作
するであろう。 第１２Ｂ図には、ヘツダ及びデータ・メツセー
ジのホーマツトが例示されている。各ヘツダ及び
データ・メツセージは一方のサブシステムから他
方のサブシステムに対するデータ・ブロツクの転
送に使用される。第１２Ｂ図のメツセージのヘツ
ダ部は、ポスト・ポストアンブルを持たないこと
以外は第１２Ａ図のヘツダ専用メツセージと同一
ホーマツトである。ヘツダ部のOPコード・フイ
ールドの高位ビツトは着信先サブシステムに対
し、そのメツセージはヘツダ部のポストアンブル
の直後にデータ部を含むということを表示する。
もし、ヘツダ及びデータ・メツセージがほかのサ
ブシステムの要求するデータを返送している場
合、ヘツダ部のヘツダ・データ・フイールドは、
その最初の３バイトに、そのデータを記憶するべ
き局部メモリーの開始アドレスを含む。 ヘツダ及びデータ・メツセージのデータ部は開
始単一フラグ・キヤラクタと、可変長（０乃至
64Kバイト）のデータ情報ブロツクを含むデー
タ・フイールドと、それに続く16CRCビツトと、
更に続く単一フラグ・キヤラクタと、更にそれに
続きヘツダ部のポストアンブルと同一ホーマツト
のポストアンブルフイールドとを含み、ポスト・
ポストアンブル（２フラグ・キヤラクタ）で終了
する。もし、データ処理システム１０内のいずれ
かのサブシステムがそのメツセージのデータ部に
エラーを検出すると、ヘツダ及びデータ・メツセ
ージのデータ部におけるポストアンブル・フイー
ルドを“ガーブル”するであろう。ポスト・ポス
トアンブルの後、該システム・バスは再び、その
後のメツセージがそのシステム・バスに送信され
てくる前に遊び状態に入る。 Ｆ システム・バス・インタフエース２８ 次に、第１３図を見ると、各システム・バス・
インタフエース２８内の主な回路ブロツクが簡潔
形式で表わしてある。システム・バス・インタフ
エース２８はシステム・インタフエース回路又は
チツプ１３６を含み、この好ましい実施例では、
単一の集積回路チツプ上に全体的に製造される。
システム・インタフエース・チツプ１３６はデー
タ若しくはメツセージ情報を受信してその関連す
るサブシステム２４のＰ−Ｍバスにそれを供給す
る。システム・インタフエース・チツプ１３６は
チヤンネル・アダプタ１３８に接続されて後、シ
ステム・バスに接続される。チヤンネル・アダプ
タ１３８はそ関連するサブシステム２４からのメ
ツセージをシステム・バスに供給し、該システ
ム・バスの上にある全メツセージを受信する。 システム・インタフエース・チツプ１３６とチ
ヤンネル・アダプタ１３８は第１３図には簡略的
に表わしたが、第１４図には幾分詳細に表わして
ある。第１４図に見られるように、システム・イ
ンタフエース・チツプ１３６はDMA（直接メモ
リー・アクセス）回路１４０と、コマンド及びス
テータス・レジスタ１４２と、メツセージ制御回
路１４４とを含む。DMA１４０とコマンド及び
ステータス・レジスタ１４２とは第２１図乃至第
２５図と共に詳細に後述する。しかし、ここで簡
単にいうと、後述するこの発明のある面を形成す
る新規な特徴に加え、DMAは関連するサブシス
テムから発生したメツセージ又はシステム・バス
から受信したメツセージを緩衝するような普通の
作用を実行する。DMA１４０は局部メモリーの
順次的メモリー場所をアクセスすることによつ
て、その共同するサブシステムの局部メモリーと
システム・バス間でデータ・ブロツクを転送でき
るようにする。局部メモリーに対するアクセスは
共同するサブシステムのプロセツサとは無関係に
DMAによつて遂行されるから、該プロセツサは
自由にほかの動作を実行することができる。コマ
ンド及びステータス・レジスタ１４２は単に共同
するサブシステムのプロセツサから或はシステ
ム・バス・インタフエースの制御回路から制御及
びステータス・ビツトを受信し、それに応答して
そのビツトをDMA１４０及びメツセージ制御回
路１４４に供給して、システム・バス・インタフ
エースに指定した動作を行わせる。 メツセージ制御回路１４４はシステム・バス・
インタフエースの動作とシステム・バスにおける
メツセージの送信及び受信とに対する重要な数々
の作用を実行する。それら作用は下記のものを含
む。 (1) システム・バスを監視して、システム・バス
が遊び状態のときにのみ、共同するサブシステ
ムに送信することを許す。 (2) 送信されるべきデータ又はメツセージ情報を
共同するサブシステムから受信して、フラグ、
プリアンブル、ポストアンブル及びCRCビツ
トを挿入する。 (3) 共同するサブシステムから送信された各情報
バイトをシステム・バスから受信した各対応す
る情報バイトと比較して、メツセージ（ガーブ
ルを含む）の干渉若しくは衝突を検出する。 (4) その共同するサブシステムがそのメツセージ
をコピーするか又はそのメツセージに対する動
作をするべきかを決定するために、受信したメ
ツセージの着信先アドレスを検査する。 (5) システム・バスから受信した情報のCRC検
査を行い、共同するサブシステムがアドレスさ
れた着信先であるなしに拘わらず、エラーが検
出された場合、そのメツセージをアボートす
る。 (6) システム・バスから受信した各メツセージの
ポストアンブルを検査して、もし、ガーブルが
ポストアンブルに検出された場合、そのメツセ
ージは無視されるべきであることを表示する。 (7) もし、そのほかのエラー（例えば、スワンプ
（swamp；パルス幅広過ぎ状態）エラー又は遊
び或はアイドル（idle）エラーのような）が検
出された場合、そのメツセージを無視するべき
ことを表示する。 (8) そのメツセージの送信が成功したことを共同
するサブシステムに表示する。 (9) 必要な制御信号を発生してその共同するサブ
システムの局部メモリーの連続メモリー場所を
DMAにアクセスさせる。 チヤンネル・アダプタ１３８は第１４図に表わ
すように、一対のバス１５０，１５２によつてメ
ツセージ制御回路１４４に接続される。システ
ム・バスに供給されるべきメツセージは一度に１
バイトづつバス１５０を介してチヤンネル・アダ
プタ１３８に送られる。チヤンネル・アダプタ１
３８を介して送られた後に、システム・バスから
受信したメツセージは、一度に１バイトづつ、バ
ス１５２を介してメツセージ制御回路１４４に送
られる。 チヤンネル・アダプタ１３８はバス１５０から
きたメツセージを直列にする、すなわち各メツセ
ージ・バイト直列ビツト流に変換するシリアライ
ザ１５４を持つ。加えて、シリアライザ１５４
は、従来通り、標準プロトコルに従い、制御或は
フラグ・キヤラクタ以外のメツセージ“５”より
多い連続“１”が現われないようにそのメツセー
ジの適当な場所に“０”を挿入する。 シリアライザ１５４の出力に現われた直列ビツ
ト流はエンコーダ回路１５６に供給されて、該直
列流の送信に適当な信号に符号化される。そのよ
うな信号は周知の２相（diphase）又はマンチエ
スタ・コードのようなダブル周波数コードの形を
とることができる。そこで、エンコーダ回路１５
６の出力に現われた符号化データは第４図におい
て詳述したバス・ドライバ４６に供給される。メ
ツセージのポストアンブルをガーブルするため
に、シリアライザ１５４か又はエンコーダ１５６
のいずれかに、この発明の部分を形成していない
簡単な回路を付随させることができる。その回路
は、該メツセージがバス・ドライバ４６によつ
て、システム・バスに供給される前に、そのメツ
セージを搬送する信号ラインに対して“１”或は
低周波パルスのソース又は発生源をゲートする。
それを行わせるために、このガーブリング回路は
単にシリアライザ１５４の出力側の先に選択的に
“１”をゲートするゲート回路又は多重化回路を
構成するようになすことができる。ポストアンブ
ルをガーブルする特定の回路は、第２７図乃至第
３５図に見られるデユアル・チヤンネル・システ
ム・バスについて以下に説明するときに、同時に
例示し説明するであろう。 システム・バス・インタフエース２８がシステ
ム・バスからメツセージ又は信号を受信したとき
に、その信号はまず第４図と共にすでに説明した
バス・レシーバ５８を通して送られる。バス・レ
シーバ５８の出力は検出回路１５８、スワンプ回
路１６０及び遊び検出回路１６２に供給される。 スワンプ回路１６０及び遊び検出回路１６２の
模範的形式は第２６図と共に詳細に後述する。し
かし、簡単に述べると、スワンプ回路１６０はシ
ステム・バスから受信した符号化メツセージのパ
ルス幅を監視して、例えば２つの干渉するメツセ
ージから発生するもののような過大パルス幅を持
つ信号を受信したときには、メツセージ制御回路
に対してそれを表示する信号（第１４図にはな
い）を出力する。遊び検出回路１６２は遊び状態
を検出するためにシステム・バスを監視して、い
ずれかのサブシステムからの送信と送信との間、
すなわち、すでにほかのメツセージがシステム・
バス上にないときにのみメツセージ制御回路１４
４からのメツセージをチヤンネル・アダプタ１３
８に送信しうるようにするため、システム・バス
が遊び状態にあるときをメツセージ制御回路１４
４に表示する信号（第１４図に図示していない）
を出力する。もし、メツセージ送信中のような不
適当な時点に遊び状態が発生した場合、該メツセ
ージ制御回路は遊びエラー状態があるということ
を確認する。システム・バスは、システム・バス
のパルス間の間隔が符号化メツセージの各パルス
間の普通の間隔を越えた場合に遊びとして検出さ
れる。 デコーダ回路１５８は符号化メツセージをバ
ス・レシーバ５８の出力から受信し、その信号を
デコードして、デ・シリアライザ１６４に直列ビ
ツト流を供給する。デ・シリアライザ１６４はそ
の直列ビツトのメツセージを普通の方法で取りあ
げて並列のバイトに変換し、そのメツセージを直
列にしたときに挿入した“０”を削除する。デ・
シリアライザの出力はバス１５２を使用してメツ
セージ制御回路１４４に供給される。 第１５図は、メツセージ制御回路１４４の中の
主な回路成分を簡単な形で例示したものである。
前の方で述べたように、各メツセージ制御回路１
４４は送信の制御及び共同するサブシステム２４
のメツセージの受信等多くの作用を実行する。こ
の発明の一面の中心部分は次のような作用があ
る。 (1) コンテンシヨン・ガーブル（すなわち、共同
するサブシステムから送信されたメツセージと
他のサブシステムから同時に送信されたメツセ
ージとの間の衝突又は干渉によるガーブル）の
検出。 (2) データ処理システム１０のいずれかのサブシ
ステムと共同するメツセージ制御回路１４４に
よるCRCエラーのようなシステム・バスのメ
ツセージにあるメツセージ・エラーの検出と、
そのようなエラーが検出された場合、そのメツ
セージのポストアンブルをガーブルすること。 (3) いずれかのサブシステム２４と共同するメツ
セージ制御回路１４４によつてガーブルされた
ポストアンブルの検出と、ガーブルされたポス
トアンブルが検出された場合、各サブシステム
に対してそのメツセージを無視又は拒絶させる
こと。 第１５図のメツセージ制御回路１４４の説明に
入る前に、第１５図には、メツセージ制御回路１
４４の主な回路成分だけが、この発明の重要な面
を教示するために、幾分簡易形式の作用ブロツク
として表わしてあるということに注目するべきで
あろう。 次に、第１５図を見ると、そこに例示したメツ
セージ制御回路１４４は、ヘツダ専用メツセージ
又はヘツダ及びデータ・メツセージのためのデー
タ（着信先アドレス、ソースアドレス、OPコー
ド又はデータ情報を表わす）を、DMA１４０
（第１４図）を使用して一度に１バイトづつ受信
し、該データをマルチプレクサ（MUX）１７０
を通過させるということを知ることができる。
MUX１７０は、又CRC発生回路１７２から発生
したCRCチエツク・ビツトを受信する。この
CRC発生回路１７２は当業者に周知の数多くの
アルゴリズムのいずれかを使用してCRCビツト
を発生させることができる。そのようなアルゴリ
ズム及びCRC発生回路１７２に固有な回路はこ
の発明の部分を構成しない。例えば、そのような
周知のアルゴリズムの１つ及びそのアルゴリズム
を使用する回路はPandeya and Cassaの
Parallel CRC Lets Many Lines Use One
Circuit，14Computer Design87（1975年９月）に
詳細に記載されている。 データ及びMUX１７０によりデータの適当な
場所に挿入されたCRCビツトは10個の９ビツ
ト・ワードを記憶することができる先入先出
（first−in−first−out）メモリー（XFIFO）１
７４に供給される。DMA１４０を使用して共同
するサブシステム２４からXFIFO１７４に供給
されるデータ・バイトは、システム・バス・イン
タフエース２８と第１５図に表わした回路の動作
について後述するXFIFO１７４とに記憶される
各ワードが９ビツト（図面にはENCRC2＠φで
表わす）のため、８ビツト幅だけである。 XFIFO１７４に記憶されている各９ビツト・
ワードのうちの８ビツトがMUX１７６を通過す
ることができ、先入先出メモリー（GFIFO）１
７８に送られる。GFIFO１７８は10データ・バ
イトを記憶し、その各々は、比較回路１８０によ
り、システム・バスによつて返送される各対応す
る送信メツセージのデータ・バイトと比較され
る。MUX１７６は選択的にフラグ・キヤラクタ
を供給するように従来方式で接続された入力を持
ち、又その出力からポストアンブルのために選択
的に“０”供給するよう制御しうるように、従来
通りに構成することができる。MUX１７６は各
メツセージの送信中の適当な点でフラグ及びポス
トアンブル・ビツトを挿入するように制御され
る。 MUX１７６の出力は出力バス１５０を使用し
てシリアライザ１５４（第１４図）に供給され、
そこで各メツセージ・バイトが取り上げられ、シ
ステム・バスに送信するために直列にされる。 メツセージがシステム・バスからバス・レシー
バ５８、デコーダ１５８及びデ・シリアライザ１
６４を経て入力バス１５２（第１４図）に送信さ
れた後、該メツセージは、第１５図に見られるよ
うに、レシーバ・アドレス・チエツク回路１８
４、CRCチエツク回路１８６及びポストアンブ
ル・ガーブル検出回路１８８に供給される。更
に、受信したメツセージの各バイト（レス・フラ
グ・プリアンブル、ポストアンブル）は10バイト
先入先出メモリ（RFIFO）１９０に記憶される。 以下、システム・バス・インタフエース２８の
動作と共に詳細に説明するように、レシーバ・ア
ドレス・チエツク回路１８４はシステム・バスか
ら受信して各メツセージの着信先アドレス・フイ
ールドをチエツクして、もし該アドレス・フイー
ルドの着信先アドレス又は複数のアドレスがメツ
セージ制御回路と共同するサブシステムの唯一の
サブシステム・アドレス又はグループ・アドレス
と一致した場合、適当な信号（＠０）
を発生する。アドレス・チエツク回路１８４はサ
ブシステムの初期設定中に負荷される２つのレジ
スタ（図示していないSADD及びMASK）を含
む。レジスタSADDは唯一のサブシステム・アド
レスが負荷され、レジスタMASKはグループ・
アドレスが割当てられる。メツセージの着信先ア
ドレスを受信したときに、該２つのレジスタの内
容は着信先アドレス・フイールドのアドレスと比
較される。 CRCチエツク回路１８６は各メツセージの受
信したデータからCRCビツトを発生し、その
CRCビツトをそのメツセージのCRCフイールド
にあるCRCチエツク・ビツトと比較することに
より、そのメツセージのエラー・コード・チエツ
クを実行する。ポストアンブル・ガーブル検出回
路１８８はシステム・バスから受信した各メツセ
ージのポストアンブルをチエツクして、ポストア
ンブルがガーブルされた、すなわち、“ポストア
ンブルの“０”（複数かもしれない）の上に“１”
（複数かもしれない）が重復された”場合を表示
する。 更に又、第１５図において、送信制御回路１９
６、受信制御回路１９８、モニタ制御回路２００
は一般的にメツセージ制御回路１４４に示されて
いる回路成分を制御する。メツセージ制御回路の
行使に際し、制御回路１９６，１９８，２００の
表わす制御の多くはプログラマブル・ロジツク・
アレイ（PLA）によつて達成される。加えて、
制御ブロツク１９６，１９８，２００の３ブロツ
クの表示は下記に説明する動作を遂行するに必要
な制御作用を一般的に例示するに役立つだけであ
る。その制御作用は、実際の実施に際しては、多
数のPLA及び第１５図に表わされている主な回
路成分の各々と共同する論理回路によつて達成さ
れるということは明白である。 又、第１５図は、送信が成功しなかつたメツセ
ージ（例えば、コンテンシヨン（contention；競
合する）ガーブルのために）を後でリトライする
リトライ回路２０４を表わす。デユアル・チヤン
ネル・システム・バスを使用するシステムのリト
ライ回路２０４を構成するための特定の回路及び
演算アルゴリズムは第３４図及び第３５図と共に
後述する。 主な回路成分に加え、第１５図には、回路成分
を制御するための多数の制御信号が表わしてあ
る。これらの信号は記述的信号名を表わす記憶法
による表示と一致する。第１５図の制御信号の
各々のための記憶法的記号、記述的信号名及びそ
れらの信号の一般的説明を下記の第１信号リスト
に表わす。
【表】
ラクタのとき
に表示する。
に表示する。
【表】
する。
上記第１信号リストを見ると、その信号のある
ものは“０”又は“１”のいずれかの前に符号
“＠”又は“＊”があることがわかる。これら符
号は、この明細書を通して使用され、クロツク信
号Ｘ０及びＸ１に対する信号のタイミングについ
ての便宜上の表示を与える。クロツク信号Ｘ０及
びＸ１は送信制御回路１９６、受信制御回路１９
８及び監視制御回路２００の各々に対して提供さ
れるように第１５図に表わしてある。 第１６図はクロツク信号Ｘ０及びＸ１を例示す
る波形を表わす。クロツク信号Ｘ０とＸ１とは重
複するパルス若しくは重複する位相を持たないと
いうことに注意するべきである。これは、従来方
式に従い、クロツク信号Ｘ０及びＸ１を使用する
システム・インタフエース・チツプのピンに対し
てそれら信号を時間複合することができるように
して、そのピンの数を最少にすることができるよ
うにする。 上記の第１信号リストにおける符号“＠”は、
与えられた信号はクロツク信号のパルスが発生す
ると同時に状態を変化又は開始するということを
意味する。故に、例えば、表示“＠１”は、X1
クロツク信号のパルスが開始すると同時に与えら
れた信号が開始するということを表示する。符号
“＊”は、クロツク信号のパルスが発生すると同
時に与えられた信号の状態が変化又は開始し、そ
のクロツク信号のパルス幅と同じ時間だけ継続す
るということを意味する。故に、例えば、表示
“＊１”は、X1クロツク信号のパルスが開始する
と同時に与えられた信号が開始し、X1のパルス
が終了すると同時に終了するということを表示す
る。 次に、第１７Ａ図，第１７Ｂ図，第１７Ｃ図に
目を転じると、そこにはメツセージ制御回路１４
４（第１４図）及び全体的にシステム・バス・イ
ンタフエース２８（第１３図，第１４図）の動作
を例示する流れ図を表わしてある。 説明を容易にするために、第１７Ａ図，第１７
Ｂ図，第１７Ｃ図の回路の動作は以下に述べる３
つの別個な流れを含むものとして例示される。そ
の１つは第１７Ａ図に例示する“モニタ”
（MONITOR；監視）と称し、第２の流れは第１
７Ｂ図に例示されている“レシーブ”
（RECEIVE；受信）と称し、第３の流れは第１
７Ｃ図に例示する“トランスミツト
“（TRANSMIT；送信）と称する流れである。
これら３つの流れは、第１５図に表わされる受信
制御回路１９６、送信制御回路１９８、監視制御
回路２００によつて遂行される制御に相当若しく
は従う。これらの流れはこの発明を例示するもの
であるが、幾分その説明を簡略化した。 次に、第１７Ａ図の“モニタ”の流れに目を転
ずると、そこには、共同するサブシステム２４か
ら活性的にメツセージを受信も送信もしていない
場合におけるシステム・バスを監視するシステ
ム・バス・インタフエース２８の動作を例示して
いる。故に、工程２２０に例示するように、シス
テム・バス・インタフエース２８はシステム・バ
スが遊び状態かどうかを継続的に監視する。その
工程は遊び検出回路１６２（第１４図）によつて
達成される。今、システム・バスが遊び状態であ
り、監視制御回路２００が信号によつて
それを知らされると、信号CNLAVAIL＠０が可
能化され、それが監視制御回路２００から送信制
御回路１９６に送られる。そこで、信号
XDATRDY＠０を用い、その共同するサブシス
テムが工程２２２で送信準備完了かどうかを決定
する。もし、共同するサブシステムが送信準備完
了でない場合、システム・バス・インタフエース
は監視制御回路２００の動作に従つて、バスが遊
び状態か否かの監視を継続し（工程220）、送信制
御回路１９６がサブシステムの送信準備完了の可
否の検査を継続する（工程222）。 工程220に表わされているように、もし、バス
が遊びではなく、システム・バスを介してメツセ
ージを送信中であるという事を表示していると、
監視制御回路２０４は信号＠０を受信制
御回路１９８に送信する。システム・バス・イン
タフエースは、そこで第１７Ｂ図に例示している
演算の流れ、“レシーブ”に入る。もし、工程220
において、バスが遊び状態であり、工程222にお
いて、第１７Ａ図に表わされているように共動す
るサブシステムが送信準備完了であれば、その共
同するサブシステムはシステム・バスを使用して
そのメツセージを送信すると共に、返送されてき
たその同じメツセージをそのサブシステム自体も
受信するように準備しなければならない。そのよ
うな場合、夫々信号＠０及び信号
CNLAVAIL＠０が受信制御回路及び送信制御回
路に送出されることになる。システム・バス・イ
ンタフエースは第１７Ｃ図に例示されている動作
又は演算の流れ“トランスミツト”と、第１７Ｂ
図に例示されている動作の流れ“レシーブ”との
両方に入る。 次に、第１７Ｂ図に入ると、そこには動作の流
れ“レシーブ”を表わしている。共同するサブシ
ステムは同一メツセージの送信と受信の両方を行
うため、監視制御回路２００はその流れ“レシー
ブ”をも始動しているので、遊び検出回路１６２
からの信号の監視も継続する（工程226）。
もし、システム・バスが遊びであれば、監視制御
回路２００はメツセージを受信し始めることによ
りシステム・バスが遊び状態ではなくなるまでシ
ステム・バスの監視を続ける。 システム・バスが一旦遊び状態から出ると、シ
ステム・バス・インタフエース２８はメツセージ
の始めに受信されるべきプリアンブル及びフラグ
をチエツクする工程のシーケンスに入る。その工
程シーケンスは信号で表示されているよう
なプリアンブル及びフラグの受信（工程228）と、
その後の該プリアンブル及びフラグに対するスワ
ンプ・エラーのチエツク（工程230）とを含む。
スワンプ・エラーはスワンプ回路１６０（第１４
図）からの信号によつて表示され、第１７
Ｂ図の右下に全体的に２３２で指定されている工
程シーケンスにシステム・バス・インタフエース
が入るようにする。シーケンス２３２において、
システム・バス・インタフエースはDMAに対す
る信号ERTRMを可能化することによつて、ス
ワンプ・エラーを持つメツセージを拒絶する（工
程234）。故に、DMAは、その共同するサブシス
テムが無視されるべきメツセージためのアドレス
された着信先であり、そして該共同するサブシス
テムの局部メモリーに対する記憶を続けるべきで
ないかどうかということを知るだろう。そこで、
システム・バス・インタフエース２８はシステ
ム・バスが遊び状態になるまで待ち（工程236）、
遊び状態になると第１７Ａ図に例示されている流
れ“モニタ”に戻る。 工程230においてスワンプ・エラーがなければ、
メツセージ制御回路１４４は遊びエラー状態があ
るかどうかを確認する（工程240）。前述したよう
に、メツセージが始まつた後、パルス間の期間が
長過ぎる場合には、メツセージは早期に終了し、
その場合、通常遊びエラー状態が存在する。も
し、システム・バスがメツセージの完了前に遊び
状態であるということを監視制御回路２００から
の信号CNLAVAIL＠０が示しているような場合
は信号ERTRMが可能化され、工程シーケンス
２３２に入る。 遊びエラーがない場合、受信制御回路１９８は
メツセージの最初の３バイト（プリアンブル及び
フラグ）にあるフラグの存在をチエツクする（工
程242）。デ・シリアライザ１６４からの信号
RFLGは（各バイトとしての信号を受信
すると共に）メツセージにフラグがあることを受
信制御回路１９８に表示する。もし、メツセージ
が第３バイトを過ぎても（工程244）、まだフラグ
がみつからなかつた場合、システム・バス・イン
タフエースはシーケンス２５０に入る。 シーケンス２５０において、メツセージ制御回
路１４４は信号ERTRMを可能化してメツセー
ジを拒絶する（工程252）。システム・バスのメツ
セージはシリアライザ１５４に供給された信号
ABORTによつてガーブル（garble）される（工
程254）。システム・バス・インタフエースは“モ
ニタ”の流れに戻る前に、バスが遊び状態になる
まで待つ（工程256）。 第１７Ｂ図に表示しているように、工程254で
は、ポストアンブルはガーブルされるということ
を示しているが、流れ250が工程244から入つたと
きには、ポストアンブルはたぶんガーブルされた
メツセージ部分ではないということに注目するべ
きである。むしろ、たぶんメツセージの実際のフ
イールドが規定されておらず、最初のフラグが検
出されていないので、受信制御回路１９８はメツ
セージのどの部分が送信されていても、単に
“１”を重複させることによつてそれをアボート
又は送信中止する。他のサブシステムは各々スワ
ンプ・エラーを感知して、そのメツセージが無視
されるべきことを知る。 シーケンス２５０に入るように第１７Ｂ図に表
示してある他のエラー状態を簡単に説明すると、
その場合にはメツセージのフイールドは明らかに
されており、それは実際にはガーブルされている
ポストアンブルである。 勿論、第１２Ａ図及び第１２Ｂ図に見られるよ
うに、プリアンブルは２つのフラグから成り、そ
の後に単独フラグが続くので、通常では、メツセ
ージの最初の３バイトにはフラグがあつたであろ
う。メツセージ制御回路１４４は工程228，230，
240，242を通して、該メツセージの最初の３バイ
トを受信するまで循環し、故に、通常状態では、
プリアンブルに送られた少くとも１つのフラグと
ヘツダの最初のフラグ・フイールドが検出され
る。 もし、工程242でフラグが正当に受信された場
合、その流れは、次にメツセージの着信先アドレ
スをチエツクするためのシーケンスに入る。工程
260において、システム・バス・インタフエース
が着信先アドレスを受信すると、再びシステム・
バス・インタフエースは、夫々工程262及び264に
おいて、スワンプ・エラー及び遊びエラーをチエ
ツクする。もし、スワンプ・エラーか又は遊びエ
ラーがある場合には、動作の流れは上記の如くシ
ーケンス232に進む。 レシーバ・アドレス・チエツク回路１８４（第
１５図）はメツセージの着信先アドレスと合致す
るかどうかをチエツクして（工程266）、アドレス
が合致していると、受信制御回路１９８に信号
RMATCH＠０を発信する。そこで、受信制御回
路１９８は信号＠０を発生し、工程
268において、共同するサブシステムの局部メモ
リーの中に複写するメツセージをDMAに受信さ
せる。メツセージを受信するか、又は拒絶するか
のDMAの実際の動作は第２１図乃至第２５図と
共に後述する。 着信先アドレスをチエツクした後、動作の流れ
はメツセージの発信源又はソース・アドレス、
OPコード、データ及びCRCフイールド等をチエ
ツクするシーケンスに入る。これらメツセージの
フイールドは最初システム・バス・インタフエー
スが受信する（工程270）。それらメツセージの残
部分については、デ・シリアライザ１６４は各完
全なバイトを受信したときにストローブ若しくは
クロツク信号を発生する。これらフイー
ルドは夫々スワンプ・エラー及び遊びエラー（工
程272及び274）があるかどうかがチエツクされ、
それらのエラーがあると、上記したシーケンス２
３２に進められる。その後、CRCチエツク回路
１８６はデータ・エラーがあるかどうかCRCフ
イールドをチエツクする（工程276）。 受信制御回路１９８は信号CRCGEN*０を供給
することによつてCRCチエツク回路１８６がデ
ータをチエツクできるようにし、メツセージ・ホ
ーマツトのフラグの場所によつてCRCチエツク
回路を可能化するべきときを知るように構成する
ということに注目するべきである。すなわち、第
１２Ａ図及び第１２Ｂ図に見られるように、各メ
ツセージのプリアンブル及び最初のフラグが読取
られた後、次に受信するフラグは２バイトの
CRCチエツク・ビツトの直後に続いて受信する。
デ・シリアライザ１６４は信号を発生し
て、その直前の２バイトのCRCチエツク・ビツ
トと（RFIFO 190に送信される前はメツセージ
制御回路のバツフア（第１５図にはない）に保持
されている）CRCチエツク回路においてメツセ
ージ・バイトから作成されたCRCビツトとを比
較する。CRCチエツクの後、CRCチエツク回路
１８６は信号CRCCLR*０によつてクリヤされ
る。 もし、CRCOK＠０信号で示されるようなCRC
エラーがある場合、流れは前述のシーケンス２５
０に進み、そこでメツセージのポストアンブルが
ガーブルされる。CRCエラーがない場合、シス
テム・バス・インタフエースはその他のプロトコ
ル若しくはレシーバ・エラーをチエツクする（工
程278）。工程278でチエツクされるエラーの型は
次のものを含む。 １ ７又はそれ以上の連続“１”ビツトを持つ認
知できないキヤラクタの受信。 ２ 最少受入可能メツセージの受信前のフラグ・
キヤラクタの受信。 ３ 共同するサブシステムの局部メモリーの郵便
受又はメールボツクス（後述する）が満たされ
てデータを受入れることができない（信号
LMFULL＠０で表示される）。 ４ システムが２本のチヤンネル及び２つのスタ
ー・カプラを持ち（代替する好ましい実施例に
おいて後述する）、一方のチヤンネルのメツセ
ージがすでに複写されているときに、他方のチ
ヤンネルのメツセージがサブシステムで複写又
は受信されるべきである。 ５ RFIFO１９０が満たされて、記憶すること
ができないバイトを受信する（信号ROVFLW
＠０で表示される“オーバーフロ”状態）。 第１７Ｂ図の流れ“レシーブ”に特に表わされ
てはいないが、受信したメツセージの各バイト
（少量のプリアンブル、フラグ、ポストアンブル）
が信号RFLD＠０に従つてRFIFO１９０に記憶
又は緩衝される。加えて、ステータス信号又はビ
ツトLSTBYT＠０は各バイトと共にRFIFOに記
憶される。そのビツトは受信制御回路１９８によ
つて制御され、第２のCRCバイト（第１２Ａ図
及び第１２Ｂ図を見よ）の後のフラグに応答して
RFIFOに記憶されているメツセージの最後のバ
イトを表示又はマークする。メツセージの各バイ
トはRFIFOから読出され、信号RFRD＠１によ
つてDMAに送信されるので、DMAはメツセー
ジの最後のバイトを表示してRFIFOの出力に現
われた第９ビツトRBLST＠０を受信する。 次に、第１７Ｂ図の流れはメツセージのポスト
アンブル及びポスト・ポストアンブル（PP）を
チエツクするシーケンスに入る。ポストアンブル
及びポスト・ポストアンブルはシステム・バス・
インタフエース（工程280）に受信され、夫々再
びスワンプ・エラー及び遊びエラーのチエツクが
行われる（工程282及び284）。スワンプ・エラー
又は遊びエラーがある場合、流れは前述のシーケ
ンス２３２に進む。ポストアンブルは工程286に
おいて、いずれかのサブシステムがメツセージに
エラーを検出した結果として、そのポストアンブ
ルの中に発生しただろうガーブルがチエツクされ
る。ガーブルはポストアンブルの特定のバイトが
ガーブルされず、“０”であるときにのみ可能化
される信号RZRO＠０によつて表示される。この
システムのすべてのサブシステム２４と共同する
システム・バス・インタフエース２８は第１７Ｂ
図の動作の流れに従つてメツセージを受信し、シ
ステム・バス・インタフエースのどの１つでもが
工程254で前述したように、エラーを検出し場合
には、ポストアンブルをガーブルするだろうとい
うことは明らかである。 ポストアンブルに“ガーブル”がある場合、流
れは前述のシーケンス２３２に進み、そこでメツ
セージは拒絶される。メツセージが拒絶されたと
きに、それが“ガーブル”のためか又はほかのエ
ラーのためかに拘わらず、RFIFOは信号RFCLR
＠０によつてクリヤされる。“ガーブル”がない
場合、メツセージの送信は完了し、成功する（工
程288）。そして、共同するサブシステムは自己が
意図した着信先であればそのメツセージを複写
し、それに作用するように、DMAに信号
CMPOK＠０を供給する。システム・バスが遊び
状態になつた後（工程290）、システム・バス・イ
ンタフエースの動作は第１７Ａ図の流れ“モニ
タ”に戻る。 サブシステムすべてによる各メツセージの受
信、サブシステムすべてによるエラーのチエツ
ク、どのようなエラーでも検出したサブシステム
と共同するメツセージ制御回路１４４によるポス
トアンブルの“ガーブリング”等はこの発明の重
要な特徴であるという事を指摘しておく。その動
作は、例えばどのサブシステムのアドレスとも合
致しないようなエラーがその着信先アドレス・フ
イールドにあるかもしれないメツセージの喪失を
防止することができる。すなわち、着信先サブシ
ステムであろうとなかろうと、すべてのサブシス
テムがメツセージをチエツクするので、送信サブ
システムはメツセージの送信は成功したと信ずる
が、送信エラー又はその他のエラーで１又はそれ
以上のサブシステムがそのアドレスを認識せず、
そのためメツセージの複写もしないというような
情況は発生しないからである。 第１７Ｃ図に例示されている流れ“トランスミ
ツト”において、送信制御回路１９６は信号
XDATRDY＠０に応答して、まずMUX１７６
にプリアンブル（２フラグ）と単一フラグとを供
給する。この工程300は送信制御回路１９６から
MUX１７６に送出された信号FE＠１によつて制
御される。プリアンブル及びフラグが発生したと
きに、サブシステムはこの時点（工程302）では
同時に“レシーブ”フローである可能性もあるの
で、メツセージは拒絶される可能性もある。その
ような拒絶は、第１７Ｂ図において前述したよう
に、メツセージ２３２において検出されたスワン
プ・エラー或は遊びエラーのためであるかもしれ
ない。その拒絶は信号ERTRMを送信制御回路
１９６及びDMA１４０に供給し、第１７Ｃ図の
流れ“トランスミツト”を同図の右下に見られる
全体的に３０４で指定したシーケンスに進める。
シーケンス３０４はメツセージの送信を停止する
工程（工程306）と、リトライ回路２０４が後の
適当な時点で再び同じメツセージの発生をDMA
に試みさせるように信号RTYERR＠０を可能化
する工程（工程308）とを含む。メツセージの送
信が工程306で停止すると、XFIFO１７４は信号
XFCLR＠０によつてそのすべてのメツセージ情
報がクリヤされる。 工程302でメツセージが拒絶されなかつた場合、
メツセージに含まれるべきDMAからのデータ又
は情報はMUX１７０を通してその出力に供給さ
れ（工程310）、信号XD*１に応答して一度に１
バイトづつ出力される。もし、工程311において、
DMAから送信されているバイトが最後のバイト
でなければ、CRC発生回路１７２において、そ
のデータは、信号XCRCGEN*０に応答し、CRC
ビツトの計算及び発生に使用される（工程312）。
CRCビツトの計算は最後のデータ・バイトが
DMAから受信されるまで続けられ、そのとき、
MUX１７０は信号ENCRC１*１及びENCRC２*
１に応答してCRC発生回路からの２バイトの
CRCチエツク・ビツトをそのメツセージの中に
通し、又は挿入する（工程313）。MUX１７０か
らのCRCバイト及びデータは一度に１バイトづ
つ信号＠０によつてステータス・ビツト
ENCRC＠０と共にXFIFO１７４に負荷される
（工程314）。工程310，312，314及び313は、CRC
チエツク・ビツトの最後のバイトが工程316にお
いてXFIF０に負荷されるまで繰返えされる。 工程314で最初のバイトが負荷された後はいつ
でも、XFIFOの情報は信号＠１に応答し
て一度に１バイトづつ読出され、MUX１７６に
送出することができる。その後、MUX１７６
は、前バイトが送信されたということを信号
XSTRBL＠１が表示した後で、信号BE＠１に応
答してそのバイトをシリアライザ１５４に送信す
る。該シリアライザは信号＠０に応
答して各々直列にされたバイトを送信する。 XFIFO１７４から読出された各バイトは信号
GFLD＠１の制御のもとにGFIFO１７８にも負
荷される（工程318）。メツセージの各バイトが送
信され、システム・バスによつて返信されたとき
に、その各バイトは信号GFRD＠０に従つて
GFIFO１７８から読出された対応バイトと一度
に１バイトづつ比較される。もし、工程320にお
いて、比較回路１８０における比較の結果“コン
テンシヨン・ガーブル”が発見された場合には、
信号GFERRが可能化されて、流れは前述のシー
ケンス３０４に進む。その上、もし、メツセージ
が、メツセージ情報のエラーのために、そのメツ
セージを受信したサブシステムの１つによつて拒
絶された場合には（工程322）、その流れはシーケ
ンス３０４に入る。 XFIFOの第９ビツトXLSTBYT＠０で表わさ
れるような、情報の最後のバイト（CRCチエツ
ク・ビツトの第２バイトも又）が送信されたとき
に（工程323）、ポストアンブル直前のフラグ、ポ
ストアンブル及びポスト・ポストアンブル（PP）
がMUX１７６の出力に供給される（工程324）。
もし、ポストアンブルがサブシステムのいずれか
１つによつて“ガーブル”されている場合には
（工程326）、その流れは再びシーケンス３０４に
進む。もし、ポストアンブルが“ガーブル”され
ず、メツセージが他のエラーによつても拒絶され
なかつた場合（工程327）、そのメツセージの送信
は完了し、成功であつて（工程328）、信号
CMPOK＠０が送信制御回路１９６及びDMAに
供給される。CRC発生回路１７２は信号
XCRCCLR*０によつてクリヤされ、システム・
バス・インタフエースは第１７Ａ図に示す流れ
“モニタ”に戻る。 以上説明した流れ“レシーブ”及び“トランス
ミツト”はヘツダ・メツセージについて行つた
が、それはヘツダ及びデータ・メツセージのデー
タ部のためにも同じ流れが繰返えされることは明
らかであろう。勿論、ヘツダ及びデータ・メツセ
ージのデータ部においては、流れ“レシーブ”及
び“トランスミツト”はプリアンブル、着信先ア
ドレス、ソース・アドレス、OPコード・フイー
ルド等の受信及び送信を含まない。それらはメツ
セージのデータ部に存在しないからである。しか
し、ヘツダ部及びデータ部の両方のために、ポス
トアンブルをそこに含めるようにした方が有益で
あることに注目するべきである。それは、もし、
ヘツダ部にエラーが検出された場合、そのポスト
アンブルは“ガーブル”され、そのメツセージは
そのデータ部のポストアンブルを持つことなく送
信中止することができる。 Ｇ ３つの模範的ケース 第１８図、第１９図、第２０図は３つのサブシ
ステム２４（サブシステムＡ、サブシステムＢ及
びサブシステムＣと呼ぶ）を含む３つの模範的ケ
ースを表わすことによつて、システム・バス及び
システム・バス・メツセージ２８の動作を例示す
る。第１８図に表わすケースでは、サブシステム
Ａはメツセージの送信は成功し、第１９図に示す
ケースでは、サブシステムＡはメツセージの送信
は成功するがサブシステムＢによる同時送信によ
つて“ガーブル”される。最後に、第２０図に表
わすケースでは、サブシステムＡはメツセージを
送信するが、サブシステムＣがエラーを検出して
そのメツセージのポストアンブルを“ガーブル”
する。 まず、特に第１８図に目を向けると、サブシス
テムＡは時刻T1においてそのメツセージの送信
を開示しようとしているのがわかる。時刻T2に
おいて、システム・バスのスター・カプラはメツ
セージを受信してそれをサブシステムＢ及びＣを
含むそのシステムの他のサブシステムのすべてに
送信する。時刻T3において、サブシステムＡは
返送されてきた自己のメツセージを受信し始め、
両サブシステムＢ及びＣも又サブシステムＡのメ
ツセージを受信し始める。時刻T4では、サブシ
ステムＡからのメツセージの送信は終了し、時刻
T5においては、サブシステムＡからのメツセー
ジの終りがスター・カプラを通して送信される。
最後に、時刻T6において、サブシステムＡ、サ
ブシステムＢ、サブシステムＣは各々サブシステ
ムＡからのメツセージの終りを受信し、その後、
遊び状態となつたシステム・バスを検出する。サ
ブシステムＡが“コンテンシヨン・ガーブル”を
検出せず、サブシステムＢ，Ｃもメツセージのエ
ラーから生じた“ポストアンブル・ガーブル”を
検出しないので、このメツセージの送信は完了
し、成功した。 第１９図には、サブシステムＡがメツセージを
送信し始め、その短時間後に、しかしサブシステ
ムＢがそのメツセージを受信する前にサブシステ
ムＢもメツセージの送信を開始するような場合が
例示してある。第１９図に見られるように、サブ
システムＡは時刻T1においてメツセージの送信
を開始する。その後、サブシステムＢは時刻T2
においてそのメツセージの送信を開始する。前述
したように、サブシステムはシステム・バスや遊
び状態でなければメツセージの送信を開始しな
い。しかし、現在のサブシステムＢの場合には、
まだ時刻T2においては、サブシステムＡからの
メツセージを受信しておらず、システム・バスは
遊び状態を表わしていた。サブシステムがシステ
ム・バスにメツセージの送信を開始する場合に
は、“コンテンシヨン（contention：競合）ウイ
ンドウ”と呼ばれる期間又は間隔が与えられ、そ
の間では、他のサブシステムは、またシステム・
バスが遊び状態にあると見られるため、メツセー
ジが、“ガーブル”される可能性がある。システ
ムの最大“コンテンシヨン・ウインドウ”は本来
システム・バスを介して最長距離に分離設置され
ている２つの局間を、そのシステム・バスを介し
てメツセージが送信される時間に本質的に等し
い。 スター・カプラは第１９図の時刻T3において、
サブシステムＡからのメツセージを受信し、それ
を他のサブシステムに送信する。スター・カプラ
は時刻T4においても、又サブシステムＢからの
メツセージを受信する。そのメツセージはスタ
ー・カプラを通して送信され、“ガーブル”とな
る。時刻T5において、サブシステムＡは、サブ
システムＢからのメツセージによつて“ガーブ
ル”される前に、返送された自己のメツセージの
始めの部分を受信する。又、時刻T5において、
サブシステムＢ，ＣはサブシステムＡから“ガー
ブル”されなかつたメツセージを受信する。サブ
システムＢは、それが送信しているメツセージと
は異なるメツセージを受信するので、“コンテン
シヨン・ガーブル”が検出され、サブシステムＢ
は自己の送信を終了又は停止する。時刻T6にお
いて、サブシステムＡはスター・カプラから送信
されてきたサブシステムＢからのメツセージのた
めに生じた自己のメツセージの“ガーブル”部分
を最終的に受信する。サブシステムＡは“コンテ
ンシヨン・ガーブル”を検出し、自己の送信を終
了する。加えて、サブシステムＣは、時刻T6に
おいて、サブシステムＡ及びＢからの“ガーブ
ル”されたメツセージを受信する。時刻T7にお
いて、停止したメツセージの終りがスター・カプ
ラを通して送信され、時刻T8において、サブシ
ステムのすべては終了するメツセージの終りを受
信して遊び状態のバスを検出する。 サブシステムＡ及びＢは各システム・バス・イ
ンタフエースのリトライ回路２０４に用いられて
いるアルゴリズムに従つて、その後、それら夫々
のメツセージの送信ラをリトライする。サブシス
テムＣは時刻T6において、“ガーブル”されたメ
ツセージを受信したときに、たぶん“スワンプ”
エラーを検出するだろうから、そのメツセージを
無視し、又終了するメツセージの終りを時刻T8
で受信したときに、常に遊びエラーを検出するだ
ろう。 第１９図について、最悪状態では、サブシステ
ムＡは、システム・バス・インタフエースが
CRCフイールドの最初のバイトを送信するため
にシリアライザにそれを供給した後まで、自己の
メツセージの“ガーブル”された部分を受信バツ
クしないかもしれないということに注目するべき
である。そのような場合、サブシステムＡはポス
トアンブル及びポスト・ポストアンブルを含むメ
ツセージの残りの送信を続行する。両サブシステ
ムＡ，Ｂとも“コンテンシヨン・ガーブル”を検
出するだろうから、それらのメツセージの送信は
後でリトライされるであろう。サブシステムＣは
CRCエラーを検出するだろうから、“ガーブル”
されたメツセージを無視するだろう。 第２０図では、サブシステムＡが“コンテンシ
ヨン・ガーブル”なしにメツセージを送信する
が、サブシステムＣがメツセージにエラーを検出
する場合を表わす。まず、第２０図のサブシステ
ムＡは時刻T1でそのメツセージの送信を開始す
るということがわかる。時刻T2で、そのメツセ
ージはスター・カプラに受信され、他のサブシス
テムに送られる。時刻T3において、サブシステ
ムＡは返送された自己のメツセージを受信し、サ
ブシステムＢ，ＣはサブシステムＡからのメツセ
ージを受信する。しかし、時刻T4において、サ
ブシステムＣはサブシステムＡから受信している
メツセージにエラーを検出する。このエラーは第
１７Ｂ図について前述したような“スワンプ”エ
ラー、CRCエラー、又はプロトコル・エラーの
１つであろう。時刻T5において、サブシステム
Ａはその完全なメツセージの送信を終り、瞬時
後、時刻T6において、サブシステムＣはそのメ
ツセージのポストアンブルを、“ガーブル”する。
時刻T7において、サブシステムＡからのメツセ
ージ（“ガーブル”されたポストアンブルを含む）
の最後のものがスター・カプラを通して送られ
る。時刻T8において、サブシステムＡ及びＢは
そのメツセージの“ガーブル”されたポストアン
ブルを検出し、ポスト・ポストアンブル検出後、
システム・バスはその遊び状態が検出される。サ
ブシステムＡはその後の時刻でメツセージをリト
ライするだろう。もし、サブシステムＢ又はＣの
いずれかが意図した着信先であつた場合、それら
サブシステムはそのメツセージを無視するであろ
う。 Ｈ DMA１４０ システム・バス・インタフエースのDMA１４
０（第１４図）の特徴及びその動作を第２１図乃
至第２５図と共に説明する。しかし、その説明に
進む前に、この発明には、全般的にDMA１４０
と共に、又はDMA１４０に関連して実施される
ような２つの局面があるということに注目するべ
きである。詳細に後述するべきこれら２つの局面
は： (1) DMAと共同するサブシステムの局部メモリ
ー内に“メールボツクス”又は“郵便箱”と呼
ばれる記憶領域があり、それはサブシステムが
受信したヘツダ情報を記憶するためにDMAに
よつて管理される。 (2) すべてのデータを要求するメツセージ（デー
タ要求メツセージ）とそれに応答してデータを
返送するすべてのメツセージ（データ返送メツ
セージ）は局部メモリー・アドレス（ここで
は、データ開始アドレス、又はDSAアドレス
と呼ぶ）を包含する。そのため、データ返送メ
ツセージを受信するサブシステムのプロセツサ
はそのメモリー・アドレスにデータを記憶する
ために割込みをかけられる必要がない。 １ メールボツクス３５０ 上記で引用したメールボツクスは第２１図に３
５０として例示する。前述したように、メールボ
ツクスは各サブシステム２４の局部メモリー（３
５１で指定する）の部分である。メールボツクス
３５０は局部メモリーの所定数の連続メモリー場
所から成り、サブシステムの着信先アドレスを含
み、受信したヘツダ・メツセージのすべて（ヘツ
ダ及びデータ・メツセージのヘツダ部分を含む）
を記憶する。ヘツダ・メツセージはメールボツク
スのメモリー場所に順次的且つ連続的に記憶又は
挿入され、モジユール又はサブシステム内のプロ
セツサはメツセージに作用する事ができるときは
いつでも、メールボツクスの最上部又は最初のエ
ントリのヘツダ・メツセージをアクセスする。 第２１図のメールボツクス３５０はあき部分３
５２と、多数のエントリ（“第１エントリ乃至最
終エントリとラベルされている）又はヘツダ・メ
ツセージが記憶されるエントリ部分３５４と、該
部分３５４の最終エントリに続くあき部分３５６
とを持つように例示してある。メールボツクス３
５０内の最初のメモリー・ワード・アドレスは
“ベース”、すなわち“BASE”して認識され、メ
ールボツクス３５０の最後のメモリー・ワード・
アドレスは“リミツト”すなわち“LMIT”とし
て認識される。メールボツクスに記憶される最初
のエントリ（一番早く受信したメツセージを表わ
す）の開始バイト・アドレスは“FNXT”とし
て認識され、最後のエントリ（最後に受信したメ
ツセージを表わす）の最後のバイト・アドレスに
続くバイトは“HNXT”として認識される。そ
れら“BASE”，“FNXT”，“HNXT”及び
“LMIT”の値は後述するようDMA１４０によつ
て維持される。アドレスされたサブシステムと共
同するシステム・バス・インタフエースがヘツ
ダ・メツセージを受信したときに、該メツセージ
は一度に１ワードづつメールボツクスに送られ、
そこの“HNXT”によつて規定されたアドレス
の最初の３バイトを通過したアドレスに記憶され
る。ヘツダが完全に記憶されたときに、最後のヘ
ツダ・アドレスに１つ加えたもの（EEBA＋１）
が完のHNXTの値によつてアドレスされた３バ
イト領域に記憶される。サブシステムのプロセツ
サがメツセージに作用するべく準備完了であると
きに、それはFNXTによつて規定されたアドレ
スから始まるメールボツクスの最初のエントリの
ヘツダ・メツセージを、該エントリの最初の３バ
イトによつて規定されたエントリの終りと共に引
き出す。そこで、第２のエントリはまだプロセツ
サによつてアクセスされていない最初に受信した
メツセージを表わす最初のエントリということに
なる。 勿論、最初に“BASE”，“FNXT”及び
“HNXT”によつて指定されたアドレスは同一で
ある。エントリが加えられたとき、“HNXT”の
値は増加し、プロセツサがエントリに作用したと
きに“FNXT”の値は増加する。第２１図に示
す空の部分３５２はプロセツサによつてエントリ
が引出され、作用されたメモリー空間を表わす。
空の部分３５６は最初使用されなかつたメモリー
空間を表わす。“FNXT”の値が“HNXT”の
値に等しいときに、プロセツサはメールボツクス
が空であるということを知る。加えて、エントリ
のワードがメールボツクスに書込まれるときに、
そのワードが書込まれるべきそのアドレスの値が
“LMIT”の値まで増算した場合、DMAはメール
ボツクスがヘツダ・メツセージの記憶を継続する
ようにするため、そのアドレスを自動的に
“BASE”の値に戻すであろうが、現在は空の部
分３５２である。もし、エントリのワードがメー
ルボツクスに書込まれるべきそのアドレスが
“FNXT”の値に達した場合、メールボツクスが
満たされ、オーバフロするだろうからヘツダ・メ
ツセージ又はエントリは全体的に拒絶され、その
システムと共同するメツセージ制御回路１４４に
流出される。 メールボツクスの上記管理作用のすべては後述
するようにDMAによつて達成される。 各サブシステム２４の各局部メモリーが夫々メ
ールボツクス３５０を持つため、システム１０内
のプロセツサはシステム・バスからのメツセージ
の受信によつて、定常的に割込みされることはな
いであろう。むしろ、各プロセツサは目的をもつ
て最初の又は最上エントリのためにメールボツク
スを見るときにのみ、そのメールボツクスに記憶
されているエントリに作用するだろう。故に、プ
ロセツサはその局部メモリーがメツセージを受信
し、記憶したとしても、割込みをかけることな
く、そのタスクを完了することができる。更に、
各プロセツサがメツセージの受信によつて定常的
に割込みされないということを保証するために
（更に詳細に後述する）、データを要求するサブシ
ステムによつて送られるメツセージは、要求する
サブシステムに返送されたときにそのデータが記
憶されるべき局部メモリー・アドレスを含む。要
求するサブシステムのリクエストに応答して返送
されるデータを含むヘツダ及びデータ・メツセー
ジのヘツダ部は、又DMA１４０がプロセツサに
割込みをかけず、データの後の移動を要求するこ
となく、そのデータを局部メモリーの希望する領
域に負荷することができるようにするために、局
部メモリー・アドレスを包含している。 第２２Ａ図及び第２２Ｂ図はメールボツクス３
５０のエントリのホーマツトを表わす。特に、第
２２Ａ図はヘツダ専用メツセージのためのエント
リ・ホーマツトを表わし、第２２Ｂ図はヘツダ及
びデータ・メツセージのためのエントリ・ホーマ
ツトを表わす。 まず、第２２Ａ図を見ると、メールボツクス・
エントリの最初の３バイトはエントリ終了バイ
ト・アドレスに１を加えたもの（EEBA＋１）の
ために指定され、該エントリの残余部分は、ヘツ
ダの大きさにより（４乃至36Kバイト）、着信先
アドレス・フイールド、ソース（発信元）アドレ
ス・フイールド、OPコード・フイールド及びメ
ツセージのヘツダ・データ・フイールド等のため
に指定されるということがわかる。プリアンブ
ル、フラグ、CRCビツト、ポストアンブル及び
ポスト・ポストアンブル等はメツセージ制御回路
１４４によつてメツセージから除去され、そのエ
ントリの一部として記憶されない。終了エント
リ・バイト・アドレスに１を加えたものの記憶
（EEBA＋１）はメールボツクスからエントリを
呼出すときにプロセツサがそのエントリの実際の
長さを知ることができるようにする。 次に、第２２Ｂ図を見ると、そこのヘツダ及び
データ・メツセージのためのメールボツクス・エ
ントリも又、最初の３バイトにエントリ終了バイ
ト・アドレスに１を加えたもの（EEBA＋１）を
含む。該エントリの次の部分は着信先アドレス・
フイールド、ソース・アドレス・フイールド、
OPコード・フイールド及びメツセージのヘツダ
部のヘツダ・データ・フイールド（４乃至36Kバ
イト）等を含む。該エントリのヘツダ部の次に続
くものはデータ終了バイト・アドレスに１を加え
たもの（DEBA＋１）を表わす３バイトである。 第１２Ｂ図において前述したように、ヘツダ及
びデータ・メツセージのヘツダ・データ・フイー
ルドは最初の３バイトにヘツダ及びデータ・メツ
セージに含まれているるデータの局部メモリーの
開始データ・アドレスを含む。従つて、プロセツ
サがヘツダ及びデータ・メツセージを表わすメー
ルボツクス３５０からのエントリをアクセスする
ときに、該エントリのヘツダ・メツセージの部分
であるこの３バイト・アドレスから局部メモリー
に別に記憶されたデータの最初のアドレスを知る
ことができる。その上、プロセツサはデータ終了
バイト・アドレスに１を加えたもの（DEBA＋
１）を表示する該エントリの終りにある３バイト
により、局部メモリーのデータの終了アドレスを
知るだろう。 この時点において注目するべきことは、ヘツダ
及びデータ・メツセージがサブシステムによつて
受信されたとき、DMA１４０は該メツセージの
ヘツダ部を直接メールボツクス３５０に負荷し、
そして該メツセージのデータ部をヘツダ・デー
タ・フイールドのデータ開始アドレスによつて指
定された局部メモリーのアドレスに直接負荷する
ということである。メツセージのデータ部分の負
荷はメールボツクスにではなく、データをリクエ
ストしたメツセージの開始アドレスによつて発信
元から指定されていた局部メモリーのほかの部分
のメモリー場所に行われるということが重要であ
る。この局部メモリーのほかの部分は、通常デー
タを必要とするタスク又はジヨブの遂行を完了す
るために、プロセツサによつてサブシステムのそ
こからデータが呼出されるべきである希望部分又
は場所である。そうしないで、メールボツクスに
ヘツダ情報と共にデータを記憶したとすると、制
御又はヘツダ部が記憶されている場所からデータ
部を局部メモリーの上記希望部分に移動するため
に、後でプロセツサに割込みをしなければならな
いという欠点を生じさせたであろう。勿論、サブ
システムがヘツド専用メツセージを受信するとき
はDMA１４０は単にヘツダをメールボツクスに
負荷するだけである。 上記したように、データを要求するメツセージ
か、又はデータを供給するメツセージのどちらの
場合でも、そのデータのデータ開始アドレスはそ
のメツセージの中に含まれるということがこの発
明の重要な一面である。すなわち、あるサブシス
テム２４がほかのサブシステム２４からデータを
要求する場合、その要求又はリクエストはヘツダ
専用メツセージのホームでは、要求されたデータ
が記憶されるべきである要求するサブシステムの
局部メモリーのアドレスをそのメツセージの中に
含むようにしている。要求されたデータが返送さ
れる場合のヘツダ及びデータ・メツセージのホー
ムでは、デゾータ開始アドレスはヘツダ及びデー
タ・メツセージに含まれる（ヘツダ・データ・フ
イールドの最初の３バイトに）。従つて、要求す
るサブシステムのプロセツサは要求されたデータ
が返信されたときに、データ開始アドレスのため
に割込みされる必要がない。勿論、これはメール
ボツクスも又プロセツサの割込なしにヘツダ情報
の記憶をすることができることになるから、プロ
セツサは全く割込みを受けずに自己のタスクを完
了することが可能となる。この方式又は技術は、
凡用バツフアにデータを記憶して部メモリーの意
図した着信先にそのデータを記憶させるために、
該データのその後の移動を要求するようにしてプ
ロセツサの割込みを避けるようにした従来の方式
又は技術に優るものである。 ２ DMA１４０（詳細） 次に第２３図に移ると、そこには、前に第１４
図で全体的に示したDMA１４０とコマンド及び
ステータス・レジスタ１４２との詳細が表してあ
る。第２３図に示すDMA１４０はその共同する
サブシステムの局部メモリーに対する直接呼出し
を管理し、この発明に従い該共同するサブシステ
ムの局部メモリーの中にあるメールボツクス３５
０を管理する複数のレジスタを含む。DMA１４
０のそれらレジスタは下記のものを含む。 入力データ開始アドレス（IDSA）レジスタ
…３６０ ヘツダ・開始アドレス（HSA）レジスタ
…３６２ データ開始アドレス（DSA）レジスタ
…３６４ メールボツクス・ベース・アドレス（BASE）
レジスタ …３６６ ハードウエア・ネクスト・アドレス（HNXT）
レジタ …３６８ 終了アドレス（EAR）レジスタ …３７０ ヘツダ終了アドレス（HEA）レジスタ
…３７２ データ終了アドレス（DEA）レジスタ
…３７４ メールボツクス・リミツト・アドレス
（LMIT）レジスタ …３７６ フアームウエア・ネクスト・アドレス
（FNXT）レジスタ …３７８ 更に、DMA１４０は４つの比較回路３８０，
３８２，３８４，３８６と、出力アドレス・カウ
ンタ州３９０と、入力アドレス・カウンタ３９２
とを含む。IDSAレジスタ３６０及びEARレジス
タ３７０は共同するサブシステムのプロセツサか
ら直接アクセスすることはできず、メールボツク
ス３５０の管理に直接関与しないため、第２３図
には点線で示してある。残りのレジスタ３６２，
３６４，３６６，３６８，３７２，３７４，３７
６，３７８は該プロセツサから直接アクセスする
ことができる。その上、レジスタ３６６，３６
８，３７６，３７８はメールボツクス３５０の管
理に関与する。 第２３図に表わしていないものの中に、ここで
少々説明するだろうDMAの動作を制御するため
の制御回路がある。そのような制御回路は主とし
てプログラマブル・ロジツク・アレイ（PLA）
を用いて実施することができる。 まず、BASEレジスタ３６６、HNXTレジス
タ３６８、LMITレジスタ３７６、FNXTレジ
タ３７８等について説明する。これらレジスタは
共同するサブシステムがぎメツセージを受信した
ときに、メールボツクス３５０の動作を制御す
る。BASE及びLMITレジスタは最初このシステ
ムのイニシヤライゼーシヨン（初期設定）中に、
Ｐ−Ｍバスを使用して共同するサブシステムのプ
ロセツサによつて負荷される。更に、HNXTレ
ジスタ３６８及びFNXTレジスタ３７８は初期
設定中にBASEレジスタと同一値が負荷される。 DMAの動作−メーセージ受信 システム・バス・インタフエースのシステム・
インタフエース・チツプ１３６がメツセージを受
信し、メツセージ制御回路１４４を通して更にそ
れを送信するときに、ヘツダ（又はヘツダ及びデ
ータ・メツセージのヘツダ部分）はBASE，
LMIT，HNXT，FNXTレジスタに記憶されて
いる情報に従つてメールボツクス３５０に記憶さ
れる。入力アドレス・カウンタ３９２は、初期的
に、HNXTレジスタ３６８のそれと同じアドレ
スが負荷される。各データ・バイトがメツセージ
制御回路１４４から受信されると、入力アドレ
ス・カウンタ３９２は増算され、そのアドレス
は、その各メツセージ・ワードをメールボツクス
３５０の局部メモリー・アドレス場所に記憶させ
るためにＰ−Ｍバスに供給される。その上、入力
アドレス・カウンタ３９２の出力は比較回路３８
６によつてFNXTンジスタ３７８の値と比較さ
れる。比較回路３８６の力における信号FLB＠
０は入力アドレス・カウンタ３９２がメールボツ
クス（第２１図を見よ）内のFNXTアドレスに
達した事を表示する。そのときは、メールボツク
ス３５０は完全に満されており、ヘツダ・メツセ
ージのために空場所が残されているということは
ない。一般的に、そのような情況下におけるメツ
セージはアボート（又は送信中止）されるかか絶
され、HNXTレジスタ３６８は次に使用なエン
トリ・アドレスに算されない。もし、偶然、入力
アドレス・カウンタ３９２がFNXTアドレスに
達したが、メツセージ制御回路１４４内に全部が
一時的に記憶される程の少数バイトがメツセージ
中に残されているだけのような場合には、DMA
を制御して該DMAがFNXTアドレスまでメツセ
ージを記憶することが許されるようにする。そし
て、FNXTアドレスの最初のエントリがプロセ
ツサによつて後でアクセスされるときまでDMA
は残りのバイトをメールボツクスの中に記憶し続
け（そこでメツセージ制御回路１４４の中のバツ
フアに記憶される）、その後、HNXTレジスタ３
６８を増算する。 比較回路３８６及び信号FLB＠０も又、メー
ルボツクス３５０が空のときに、DMAがそれを
確認する手段を提供する。DMA制御回路は、
HNXTレジスタ３６０のアドレスとFNXTレジ
スタ３７８のアドレスとを比較するために、
HNXTレジスタ３６０のアドレスの値を入力ア
ドレス・カウンタ３９２に負荷させることができ
る。故に、メールボツクスが空となり、まだエン
トリを受信していなければ、ステータス・ビツト
は発生することができるし、メールボツクスの最
後のエントリをプロセツサがアクセスしたとき
に、メールボツクスは空となる。 入力アドレス・カウンタ３２のアドレスは比較
回路３８４においてLMITレジスタ３７６内の
LMITアドレスとも比較され、メールボツクスの
空部分耗３５６（第２１図）が満たされたことを
表示する。もし、比較回路３８４の出出力におけ
る信号LLW＠０が合致を示したなら、入力アド
レス・カウンタ３９２はメツセージの記憶を続行
することができるようにBASEレジスタ３６６の
アドレスと同一アドレスが負荷されるが、現在は
BASEアドレスをん開始する空部分３５２にあ
る。 ヘツダ情報がメールボツクス３５のそのエント
リに完全に記憶されたときに、入力アドレス・カ
ウンタ３９２は再度増算され、その出力は終了ア
ドレス・レジスタ３７０に供給される。この値は
エントリの最初の３バイトとして記憶される前述
のエントリ終了バイト・アドレスに１を加えた
（EEBA＋１）ものを表わす。そのとき、HNXT
レジスタ３６８は次のエントリの始めのアドレス
を表わす入力アドレス・カウンタ３９２と同一値
に変更される。 もし、受信したメツセージがヘツダ及びデー
タ・メツセージであれば、入力データ開始アドレ
ス・レジスタ３６０はDMA制御回路によつて予
め可能化され、該メツセージのヘツダ・データ・
フイールドの最初の３バイトのデータ開始アドレ
スを受信するであろう。入力アドレス・カウンタ
３９２は、ヘツダ部が記憶され、更にそのデータ
開始アドレスが負荷されて後、該メツセージのデ
ータ部の各データ・バイトがメツセージ制御回路
１４４から受信されたときに増算する。データの
最後のバイトが受信され、１ワードとして共同す
るサブシステムの局部メモリーにぬ記憶されたと
きに、入力アドレス・カウンタ３９２の値は増算
されて、データ終了バイト・アドレスに１を加え
たもの（DEBA＋１）を表わし、この値は終了
アドレス・レジスタ３７０に記憶される。そこ
で、データ終了バイト・アドレスに１を加えたも
の（DEBA＋１）はメールボツクス・エントリ
の最後の３バイトとしてヘツダ部と共にメールボ
ツクスに記憶される。該エントリのEEBA＋１情
報は該エントリのDEBA部を越えた最初のバイ
トを指すであろう。 DMAのレジスタによつて管理されたメールボ
ツクス３５０の提供とヘツダ及びデータ・メツセ
ージにおけるDSAアドレスの包含とは本質的に
システム・バスからのメツセージの受信の際に、
直ちにプロセツサが関与することを除去するもの
であるということが上記の説明から明らかになつ
たはずである。 それに比較し、先行システムでは、メツセージ
の内容が制御情報か、要求されたデータか、又は
その両方かに関係なく、メツセージ情報がサブシ
ステムのメモリーに記憶されるべきであつた開始
アドレスをDMA回路に負荷するために、いずれ
のサブシステムにおけるプロセツサもメツセージ
を受信する度ごとに割込みが要求されていた。そ
こで、一度開始して順次アクセスすることができ
るものであつた。 それに反し、DMA１４０はシステム・バスか
ら受信したメツセージの内容を記憶するに際し、
プロセツサの割込み又は関与を要求しない。も
し、ヘツダ又は制御情報が受信された場合（ヘツ
ダ専用メツセージ又はヘツダ及びデータ・メツセ
ージのいずれか、DMA１４０のメールボツクス
管理又はアドレシング・レジスタはプロセツサの
割込み又は関与なしに、HNTによつて指定され
た場所から始まメールボツクス３５０の部分に直
接制御情報を負荷する。もし、ヘツダ及びデー
タ・メツセージのデータ・ブロツクが受信される
場合、DSAアドレスがすでにそのメツセージの
ヘツダ部のヘツダ情報によつてDMAに供給され
ており、DMAはプロセツサの割込み又は関与な
しに、直接そのデータ・ブロツクを上記局部メモ
リーに負荷する。メツセージはすべてのサブシス
テムによつて受信され、DMA１４０によつて局
部メモリーに直接記憶される一方、プロセツサは
自己のタスクの遂行を自由に継続し、割込みされ
ることはない。 DMA動作−メツセージ送信 メツセージがサブシステムから送信されたとき
に、サブシステムのプロセツサはセンド（又は送
信）コマンドを発行して、HSAレジスタ３６２
に局部メモリーのヘツダ開始アドレスを負荷し、
HEAレジスタ３７２にヘツダ終了アドレスを負
荷し、又もし、それがヘツダ及びデータ・メツセ
ージであれば、DSAレジスタ３６４にデータ開
始アドレスを負荷し、DEAレジスタ３７４にデ
ータ終了アドレスを負荷する。DMA１４０はプ
ロセツサを割込みすることなく、局部メモリーを
アクセスしてそのメツセージのヘツド及びデータ
部分の各ワードを順次的に読出し、そのメツセー
ジ情報をメツセージ制御回路１４４に供給する。 DMA１４０は初期的にヘツダ開始アドレスの
値を出力アドレス・カウンタ３９０がHEAレジ
スタ３７２に記憶されているヘツダ終了アドレス
に達したということを、比較回路３８０の出力に
おける信号HLB＠０が表示するまで、順次的に
ヘツダの各ワードの読出しを実行するであろう。
もし、それがヘツダ及びデータ・メツセージであ
れば、DMAは出力アドレス・カウンタ３９０に
DSAレジスタ３６４のデータ開始アドレスを負
荷して後、局部メモリーからのメツセージのデー
タ部の各ワードを順的に読出すために出力アドレ
ス・カウンタ３９０を増算する。勿論、送信され
るメツセージがヘツダ専用メツセージであれば、
ヘツダ終了アドレスに達した後に送信が終る。 比較回路３８２の出力における信号DLB＠０
が、出力アドレス・カウンタがDEAレジスタ３
７４のデータ終了アドレスに達したということを
表示したときに、DMAは局部メモリーのアクセ
スを止め、データの送信はメツセージ制御回路１
４４を通過した後に終了する。 ３ コマンド及びステータス・レジスタ１４２ 第２３図は第１４図において前述したコマンド
及びステータス・レジスタ１４２を表わすブロツ
クを包含する。第２３図に見られるように、コマ
ンド及びステータス・レジスタ１４２はコマン
ド・レジスタ４００とステータス・レジスタ４０
２とを含む。コマンド・レジスタ４００は共同す
るサブシステムのプロセツサによつて負荷され、
送信及び受信メツセージに対して実行されるべき
動作をシステム・インタフエース・チツプ１３６
に指示する。この動作は通常DMA１４０と同様
にメツセージ制御回路１４４の両方に関係する。 ステータス・レジスタ４０２はシステム・イン
タフエース・チツプ１３６の動作中に、該システ
ム・インタフエース・チツプのステータスを表示
するステータス・ビツトが負荷される。これらの
ステータス・ビツトはDMA１４０の制御回路及
びメツセージ制御回路１４４と共に、システム・
インタフエース・チツプ１３６の動作の制御に使
用される。 第２４図はコマンド・レジスタ４００の内容を
例示する。そこに見られるように、コマンド・レ
ジスタはコマンドを提供するビツト２１〜２４及
びコマンドと共に使用するための情報を提供する
ビツト１〜１３を持つ３２ビツト・レジスタであ
る。コマンド・レジスタのビツト１４〜２０及び
２５〜３２はこの発明に関する説明のどこにも使
用されない。下記のコマンド・テーブル＃１は
種々のコマンドのために、コマンド・レジスタの
コマンド・フイールド（ビツト２１〜２４）に負
荷されるビツトを例示する。
上記第１信号リストを見ると、その信号のある
ものは“０”又は“１”のいずれかの前に符号
“＠”又は“＊”があることがわかる。これら符
号は、この明細書を通して使用され、クロツク信
号Ｘ０及びＸ１に対する信号のタイミングについ
ての便宜上の表示を与える。クロツク信号Ｘ０及
びＸ１は送信制御回路１９６、受信制御回路１９
８及び監視制御回路２００の各々に対して提供さ
れるように第１５図に表わしてある。 第１６図はクロツク信号Ｘ０及びＸ１を例示す
る波形を表わす。クロツク信号Ｘ０とＸ１とは重
複するパルス若しくは重複する位相を持たないと
いうことに注意するべきである。これは、従来方
式に従い、クロツク信号Ｘ０及びＸ１を使用する
システム・インタフエース・チツプのピンに対し
てそれら信号を時間複合することができるように
して、そのピンの数を最少にすることができるよ
うにする。 上記の第１信号リストにおける符号“＠”は、
与えられた信号はクロツク信号のパルスが発生す
ると同時に状態を変化又は開始するということを
意味する。故に、例えば、表示“＠１”は、X1
クロツク信号のパルスが開始すると同時に与えら
れた信号が開始するということを表示する。符号
“＊”は、クロツク信号のパルスが発生すると同
時に与えられた信号の状態が変化又は開始し、そ
のクロツク信号のパルス幅と同じ時間だけ継続す
るということを意味する。故に、例えば、表示
“＊１”は、X1クロツク信号のパルスが開始する
と同時に与えられた信号が開始し、X1のパルス
が終了すると同時に終了するということを表示す
る。 次に、第１７Ａ図，第１７Ｂ図，第１７Ｃ図に
目を転じると、そこにはメツセージ制御回路１４
４（第１４図）及び全体的にシステム・バス・イ
ンタフエース２８（第１３図，第１４図）の動作
を例示する流れ図を表わしてある。 説明を容易にするために、第１７Ａ図，第１７
Ｂ図，第１７Ｃ図の回路の動作は以下に述べる３
つの別個な流れを含むものとして例示される。そ
の１つは第１７Ａ図に例示する“モニタ”
（MONITOR；監視）と称し、第２の流れは第１
７Ｂ図に例示されている“レシーブ”
（RECEIVE；受信）と称し、第３の流れは第１
７Ｃ図に例示する“トランスミツト
“（TRANSMIT；送信）と称する流れである。
これら３つの流れは、第１５図に表わされる受信
制御回路１９６、送信制御回路１９８、監視制御
回路２００によつて遂行される制御に相当若しく
は従う。これらの流れはこの発明を例示するもの
であるが、幾分その説明を簡略化した。 次に、第１７Ａ図の“モニタ”の流れに目を転
ずると、そこには、共同するサブシステム２４か
ら活性的にメツセージを受信も送信もしていない
場合におけるシステム・バスを監視するシステ
ム・バス・インタフエース２８の動作を例示して
いる。故に、工程２２０に例示するように、シス
テム・バス・インタフエース２８はシステム・バ
スが遊び状態かどうかを継続的に監視する。その
工程は遊び検出回路１６２（第１４図）によつて
達成される。今、システム・バスが遊び状態であ
り、監視制御回路２００が信号によつて
それを知らされると、信号CNLAVAIL＠０が可
能化され、それが監視制御回路２００から送信制
御回路１９６に送られる。そこで、信号
XDATRDY＠０を用い、その共同するサブシス
テムが工程２２２で送信準備完了かどうかを決定
する。もし、共同するサブシステムが送信準備完
了でない場合、システム・バス・インタフエース
は監視制御回路２００の動作に従つて、バスが遊
び状態か否かの監視を継続し（工程220）、送信制
御回路１９６がサブシステムの送信準備完了の可
否の検査を継続する（工程222）。 工程220に表わされているように、もし、バス
が遊びではなく、システム・バスを介してメツセ
ージを送信中であるという事を表示していると、
監視制御回路２０４は信号＠０を受信制
御回路１９８に送信する。システム・バス・イン
タフエースは、そこで第１７Ｂ図に例示している
演算の流れ、“レシーブ”に入る。もし、工程220
において、バスが遊び状態であり、工程222にお
いて、第１７Ａ図に表わされているように共動す
るサブシステムが送信準備完了であれば、その共
同するサブシステムはシステム・バスを使用して
そのメツセージを送信すると共に、返送されてき
たその同じメツセージをそのサブシステム自体も
受信するように準備しなければならない。そのよ
うな場合、夫々信号＠０及び信号
CNLAVAIL＠０が受信制御回路及び送信制御回
路に送出されることになる。システム・バス・イ
ンタフエースは第１７Ｃ図に例示されている動作
又は演算の流れ“トランスミツト”と、第１７Ｂ
図に例示されている動作の流れ“レシーブ”との
両方に入る。 次に、第１７Ｂ図に入ると、そこには動作の流
れ“レシーブ”を表わしている。共同するサブシ
ステムは同一メツセージの送信と受信の両方を行
うため、監視制御回路２００はその流れ“レシー
ブ”をも始動しているので、遊び検出回路１６２
からの信号の監視も継続する（工程226）。
もし、システム・バスが遊びであれば、監視制御
回路２００はメツセージを受信し始めることによ
りシステム・バスが遊び状態ではなくなるまでシ
ステム・バスの監視を続ける。 システム・バスが一旦遊び状態から出ると、シ
ステム・バス・インタフエース２８はメツセージ
の始めに受信されるべきプリアンブル及びフラグ
をチエツクする工程のシーケンスに入る。その工
程シーケンスは信号で表示されているよう
なプリアンブル及びフラグの受信（工程228）と、
その後の該プリアンブル及びフラグに対するスワ
ンプ・エラーのチエツク（工程230）とを含む。
スワンプ・エラーはスワンプ回路１６０（第１４
図）からの信号によつて表示され、第１７
Ｂ図の右下に全体的に２３２で指定されている工
程シーケンスにシステム・バス・インタフエース
が入るようにする。シーケンス２３２において、
システム・バス・インタフエースはDMAに対す
る信号ERTRMを可能化することによつて、ス
ワンプ・エラーを持つメツセージを拒絶する（工
程234）。故に、DMAは、その共同するサブシス
テムが無視されるべきメツセージためのアドレス
された着信先であり、そして該共同するサブシス
テムの局部メモリーに対する記憶を続けるべきで
ないかどうかということを知るだろう。そこで、
システム・バス・インタフエース２８はシステ
ム・バスが遊び状態になるまで待ち（工程236）、
遊び状態になると第１７Ａ図に例示されている流
れ“モニタ”に戻る。 工程230においてスワンプ・エラーがなければ、
メツセージ制御回路１４４は遊びエラー状態があ
るかどうかを確認する（工程240）。前述したよう
に、メツセージが始まつた後、パルス間の期間が
長過ぎる場合には、メツセージは早期に終了し、
その場合、通常遊びエラー状態が存在する。も
し、システム・バスがメツセージの完了前に遊び
状態であるということを監視制御回路２００から
の信号CNLAVAIL＠０が示しているような場合
は信号ERTRMが可能化され、工程シーケンス
２３２に入る。 遊びエラーがない場合、受信制御回路１９８は
メツセージの最初の３バイト（プリアンブル及び
フラグ）にあるフラグの存在をチエツクする（工
程242）。デ・シリアライザ１６４からの信号
RFLGは（各バイトとしての信号を受信
すると共に）メツセージにフラグがあることを受
信制御回路１９８に表示する。もし、メツセージ
が第３バイトを過ぎても（工程244）、まだフラグ
がみつからなかつた場合、システム・バス・イン
タフエースはシーケンス２５０に入る。 シーケンス２５０において、メツセージ制御回
路１４４は信号ERTRMを可能化してメツセー
ジを拒絶する（工程252）。システム・バスのメツ
セージはシリアライザ１５４に供給された信号
ABORTによつてガーブル（garble）される（工
程254）。システム・バス・インタフエースは“モ
ニタ”の流れに戻る前に、バスが遊び状態になる
まで待つ（工程256）。 第１７Ｂ図に表示しているように、工程254で
は、ポストアンブルはガーブルされるということ
を示しているが、流れ250が工程244から入つたと
きには、ポストアンブルはたぶんガーブルされた
メツセージ部分ではないということに注目するべ
きである。むしろ、たぶんメツセージの実際のフ
イールドが規定されておらず、最初のフラグが検
出されていないので、受信制御回路１９８はメツ
セージのどの部分が送信されていても、単に
“１”を重複させることによつてそれをアボート
又は送信中止する。他のサブシステムは各々スワ
ンプ・エラーを感知して、そのメツセージが無視
されるべきことを知る。 シーケンス２５０に入るように第１７Ｂ図に表
示してある他のエラー状態を簡単に説明すると、
その場合にはメツセージのフイールドは明らかに
されており、それは実際にはガーブルされている
ポストアンブルである。 勿論、第１２Ａ図及び第１２Ｂ図に見られるよ
うに、プリアンブルは２つのフラグから成り、そ
の後に単独フラグが続くので、通常では、メツセ
ージの最初の３バイトにはフラグがあつたであろ
う。メツセージ制御回路１４４は工程228，230，
240，242を通して、該メツセージの最初の３バイ
トを受信するまで循環し、故に、通常状態では、
プリアンブルに送られた少くとも１つのフラグと
ヘツダの最初のフラグ・フイールドが検出され
る。 もし、工程242でフラグが正当に受信された場
合、その流れは、次にメツセージの着信先アドレ
スをチエツクするためのシーケンスに入る。工程
260において、システム・バス・インタフエース
が着信先アドレスを受信すると、再びシステム・
バス・インタフエースは、夫々工程262及び264に
おいて、スワンプ・エラー及び遊びエラーをチエ
ツクする。もし、スワンプ・エラーか又は遊びエ
ラーがある場合には、動作の流れは上記の如くシ
ーケンス232に進む。 レシーバ・アドレス・チエツク回路１８４（第
１５図）はメツセージの着信先アドレスと合致す
るかどうかをチエツクして（工程266）、アドレス
が合致していると、受信制御回路１９８に信号
RMATCH＠０を発信する。そこで、受信制御回
路１９８は信号＠０を発生し、工程
268において、共同するサブシステムの局部メモ
リーの中に複写するメツセージをDMAに受信さ
せる。メツセージを受信するか、又は拒絶するか
のDMAの実際の動作は第２１図乃至第２５図と
共に後述する。 着信先アドレスをチエツクした後、動作の流れ
はメツセージの発信源又はソース・アドレス、
OPコード、データ及びCRCフイールド等をチエ
ツクするシーケンスに入る。これらメツセージの
フイールドは最初システム・バス・インタフエー
スが受信する（工程270）。それらメツセージの残
部分については、デ・シリアライザ１６４は各完
全なバイトを受信したときにストローブ若しくは
クロツク信号を発生する。これらフイー
ルドは夫々スワンプ・エラー及び遊びエラー（工
程272及び274）があるかどうかがチエツクされ、
それらのエラーがあると、上記したシーケンス２
３２に進められる。その後、CRCチエツク回路
１８６はデータ・エラーがあるかどうかCRCフ
イールドをチエツクする（工程276）。 受信制御回路１９８は信号CRCGEN*０を供給
することによつてCRCチエツク回路１８６がデ
ータをチエツクできるようにし、メツセージ・ホ
ーマツトのフラグの場所によつてCRCチエツク
回路を可能化するべきときを知るように構成する
ということに注目するべきである。すなわち、第
１２Ａ図及び第１２Ｂ図に見られるように、各メ
ツセージのプリアンブル及び最初のフラグが読取
られた後、次に受信するフラグは２バイトの
CRCチエツク・ビツトの直後に続いて受信する。
デ・シリアライザ１６４は信号を発生し
て、その直前の２バイトのCRCチエツク・ビツ
トと（RFIFO 190に送信される前はメツセージ
制御回路のバツフア（第１５図にはない）に保持
されている）CRCチエツク回路においてメツセ
ージ・バイトから作成されたCRCビツトとを比
較する。CRCチエツクの後、CRCチエツク回路
１８６は信号CRCCLR*０によつてクリヤされ
る。 もし、CRCOK＠０信号で示されるようなCRC
エラーがある場合、流れは前述のシーケンス２５
０に進み、そこでメツセージのポストアンブルが
ガーブルされる。CRCエラーがない場合、シス
テム・バス・インタフエースはその他のプロトコ
ル若しくはレシーバ・エラーをチエツクする（工
程278）。工程278でチエツクされるエラーの型は
次のものを含む。 １ ７又はそれ以上の連続“１”ビツトを持つ認
知できないキヤラクタの受信。 ２ 最少受入可能メツセージの受信前のフラグ・
キヤラクタの受信。 ３ 共同するサブシステムの局部メモリーの郵便
受又はメールボツクス（後述する）が満たされ
てデータを受入れることができない（信号
LMFULL＠０で表示される）。 ４ システムが２本のチヤンネル及び２つのスタ
ー・カプラを持ち（代替する好ましい実施例に
おいて後述する）、一方のチヤンネルのメツセ
ージがすでに複写されているときに、他方のチ
ヤンネルのメツセージがサブシステムで複写又
は受信されるべきである。 ５ RFIFO１９０が満たされて、記憶すること
ができないバイトを受信する（信号ROVFLW
＠０で表示される“オーバーフロ”状態）。 第１７Ｂ図の流れ“レシーブ”に特に表わされ
てはいないが、受信したメツセージの各バイト
（少量のプリアンブル、フラグ、ポストアンブル）
が信号RFLD＠０に従つてRFIFO１９０に記憶
又は緩衝される。加えて、ステータス信号又はビ
ツトLSTBYT＠０は各バイトと共にRFIFOに記
憶される。そのビツトは受信制御回路１９８によ
つて制御され、第２のCRCバイト（第１２Ａ図
及び第１２Ｂ図を見よ）の後のフラグに応答して
RFIFOに記憶されているメツセージの最後のバ
イトを表示又はマークする。メツセージの各バイ
トはRFIFOから読出され、信号RFRD＠１によ
つてDMAに送信されるので、DMAはメツセー
ジの最後のバイトを表示してRFIFOの出力に現
われた第９ビツトRBLST＠０を受信する。 次に、第１７Ｂ図の流れはメツセージのポスト
アンブル及びポスト・ポストアンブル（PP）を
チエツクするシーケンスに入る。ポストアンブル
及びポスト・ポストアンブルはシステム・バス・
インタフエース（工程280）に受信され、夫々再
びスワンプ・エラー及び遊びエラーのチエツクが
行われる（工程282及び284）。スワンプ・エラー
又は遊びエラーがある場合、流れは前述のシーケ
ンス２３２に進む。ポストアンブルは工程286に
おいて、いずれかのサブシステムがメツセージに
エラーを検出した結果として、そのポストアンブ
ルの中に発生しただろうガーブルがチエツクされ
る。ガーブルはポストアンブルの特定のバイトが
ガーブルされず、“０”であるときにのみ可能化
される信号RZRO＠０によつて表示される。この
システムのすべてのサブシステム２４と共同する
システム・バス・インタフエース２８は第１７Ｂ
図の動作の流れに従つてメツセージを受信し、シ
ステム・バス・インタフエースのどの１つでもが
工程254で前述したように、エラーを検出し場合
には、ポストアンブルをガーブルするだろうとい
うことは明らかである。 ポストアンブルに“ガーブル”がある場合、流
れは前述のシーケンス２３２に進み、そこでメツ
セージは拒絶される。メツセージが拒絶されたと
きに、それが“ガーブル”のためか又はほかのエ
ラーのためかに拘わらず、RFIFOは信号RFCLR
＠０によつてクリヤされる。“ガーブル”がない
場合、メツセージの送信は完了し、成功する（工
程288）。そして、共同するサブシステムは自己が
意図した着信先であればそのメツセージを複写
し、それに作用するように、DMAに信号
CMPOK＠０を供給する。システム・バスが遊び
状態になつた後（工程290）、システム・バス・イ
ンタフエースの動作は第１７Ａ図の流れ“モニ
タ”に戻る。 サブシステムすべてによる各メツセージの受
信、サブシステムすべてによるエラーのチエツ
ク、どのようなエラーでも検出したサブシステム
と共同するメツセージ制御回路１４４によるポス
トアンブルの“ガーブリング”等はこの発明の重
要な特徴であるという事を指摘しておく。その動
作は、例えばどのサブシステムのアドレスとも合
致しないようなエラーがその着信先アドレス・フ
イールドにあるかもしれないメツセージの喪失を
防止することができる。すなわち、着信先サブシ
ステムであろうとなかろうと、すべてのサブシス
テムがメツセージをチエツクするので、送信サブ
システムはメツセージの送信は成功したと信ずる
が、送信エラー又はその他のエラーで１又はそれ
以上のサブシステムがそのアドレスを認識せず、
そのためメツセージの複写もしないというような
情況は発生しないからである。 第１７Ｃ図に例示されている流れ“トランスミ
ツト”において、送信制御回路１９６は信号
XDATRDY＠０に応答して、まずMUX１７６
にプリアンブル（２フラグ）と単一フラグとを供
給する。この工程300は送信制御回路１９６から
MUX１７６に送出された信号FE＠１によつて制
御される。プリアンブル及びフラグが発生したと
きに、サブシステムはこの時点（工程302）では
同時に“レシーブ”フローである可能性もあるの
で、メツセージは拒絶される可能性もある。その
ような拒絶は、第１７Ｂ図において前述したよう
に、メツセージ２３２において検出されたスワン
プ・エラー或は遊びエラーのためであるかもしれ
ない。その拒絶は信号ERTRMを送信制御回路
１９６及びDMA１４０に供給し、第１７Ｃ図の
流れ“トランスミツト”を同図の右下に見られる
全体的に３０４で指定したシーケンスに進める。
シーケンス３０４はメツセージの送信を停止する
工程（工程306）と、リトライ回路２０４が後の
適当な時点で再び同じメツセージの発生をDMA
に試みさせるように信号RTYERR＠０を可能化
する工程（工程308）とを含む。メツセージの送
信が工程306で停止すると、XFIFO１７４は信号
XFCLR＠０によつてそのすべてのメツセージ情
報がクリヤされる。 工程302でメツセージが拒絶されなかつた場合、
メツセージに含まれるべきDMAからのデータ又
は情報はMUX１７０を通してその出力に供給さ
れ（工程310）、信号XD*１に応答して一度に１
バイトづつ出力される。もし、工程311において、
DMAから送信されているバイトが最後のバイト
でなければ、CRC発生回路１７２において、そ
のデータは、信号XCRCGEN*０に応答し、CRC
ビツトの計算及び発生に使用される（工程312）。
CRCビツトの計算は最後のデータ・バイトが
DMAから受信されるまで続けられ、そのとき、
MUX１７０は信号ENCRC１*１及びENCRC２*
１に応答してCRC発生回路からの２バイトの
CRCチエツク・ビツトをそのメツセージの中に
通し、又は挿入する（工程313）。MUX１７０か
らのCRCバイト及びデータは一度に１バイトづ
つ信号＠０によつてステータス・ビツト
ENCRC＠０と共にXFIFO１７４に負荷される
（工程314）。工程310，312，314及び313は、CRC
チエツク・ビツトの最後のバイトが工程316にお
いてXFIF０に負荷されるまで繰返えされる。 工程314で最初のバイトが負荷された後はいつ
でも、XFIFOの情報は信号＠１に応答し
て一度に１バイトづつ読出され、MUX１７６に
送出することができる。その後、MUX１７６
は、前バイトが送信されたということを信号
XSTRBL＠１が表示した後で、信号BE＠１に応
答してそのバイトをシリアライザ１５４に送信す
る。該シリアライザは信号＠０に応
答して各々直列にされたバイトを送信する。 XFIFO１７４から読出された各バイトは信号
GFLD＠１の制御のもとにGFIFO１７８にも負
荷される（工程318）。メツセージの各バイトが送
信され、システム・バスによつて返信されたとき
に、その各バイトは信号GFRD＠０に従つて
GFIFO１７８から読出された対応バイトと一度
に１バイトづつ比較される。もし、工程320にお
いて、比較回路１８０における比較の結果“コン
テンシヨン・ガーブル”が発見された場合には、
信号GFERRが可能化されて、流れは前述のシー
ケンス３０４に進む。その上、もし、メツセージ
が、メツセージ情報のエラーのために、そのメツ
セージを受信したサブシステムの１つによつて拒
絶された場合には（工程322）、その流れはシーケ
ンス３０４に入る。 XFIFOの第９ビツトXLSTBYT＠０で表わさ
れるような、情報の最後のバイト（CRCチエツ
ク・ビツトの第２バイトも又）が送信されたとき
に（工程323）、ポストアンブル直前のフラグ、ポ
ストアンブル及びポスト・ポストアンブル（PP）
がMUX１７６の出力に供給される（工程324）。
もし、ポストアンブルがサブシステムのいずれか
１つによつて“ガーブル”されている場合には
（工程326）、その流れは再びシーケンス３０４に
進む。もし、ポストアンブルが“ガーブル”され
ず、メツセージが他のエラーによつても拒絶され
なかつた場合（工程327）、そのメツセージの送信
は完了し、成功であつて（工程328）、信号
CMPOK＠０が送信制御回路１９６及びDMAに
供給される。CRC発生回路１７２は信号
XCRCCLR*０によつてクリヤされ、システム・
バス・インタフエースは第１７Ａ図に示す流れ
“モニタ”に戻る。 以上説明した流れ“レシーブ”及び“トランス
ミツト”はヘツダ・メツセージについて行つた
が、それはヘツダ及びデータ・メツセージのデー
タ部のためにも同じ流れが繰返えされることは明
らかであろう。勿論、ヘツダ及びデータ・メツセ
ージのデータ部においては、流れ“レシーブ”及
び“トランスミツト”はプリアンブル、着信先ア
ドレス、ソース・アドレス、OPコード・フイー
ルド等の受信及び送信を含まない。それらはメツ
セージのデータ部に存在しないからである。しか
し、ヘツダ部及びデータ部の両方のために、ポス
トアンブルをそこに含めるようにした方が有益で
あることに注目するべきである。それは、もし、
ヘツダ部にエラーが検出された場合、そのポスト
アンブルは“ガーブル”され、そのメツセージは
そのデータ部のポストアンブルを持つことなく送
信中止することができる。 Ｇ ３つの模範的ケース 第１８図、第１９図、第２０図は３つのサブシ
ステム２４（サブシステムＡ、サブシステムＢ及
びサブシステムＣと呼ぶ）を含む３つの模範的ケ
ースを表わすことによつて、システム・バス及び
システム・バス・メツセージ２８の動作を例示す
る。第１８図に表わすケースでは、サブシステム
Ａはメツセージの送信は成功し、第１９図に示す
ケースでは、サブシステムＡはメツセージの送信
は成功するがサブシステムＢによる同時送信によ
つて“ガーブル”される。最後に、第２０図に表
わすケースでは、サブシステムＡはメツセージを
送信するが、サブシステムＣがエラーを検出して
そのメツセージのポストアンブルを“ガーブル”
する。 まず、特に第１８図に目を向けると、サブシス
テムＡは時刻T1においてそのメツセージの送信
を開示しようとしているのがわかる。時刻T2に
おいて、システム・バスのスター・カプラはメツ
セージを受信してそれをサブシステムＢ及びＣを
含むそのシステムの他のサブシステムのすべてに
送信する。時刻T3において、サブシステムＡは
返送されてきた自己のメツセージを受信し始め、
両サブシステムＢ及びＣも又サブシステムＡのメ
ツセージを受信し始める。時刻T4では、サブシ
ステムＡからのメツセージの送信は終了し、時刻
T5においては、サブシステムＡからのメツセー
ジの終りがスター・カプラを通して送信される。
最後に、時刻T6において、サブシステムＡ、サ
ブシステムＢ、サブシステムＣは各々サブシステ
ムＡからのメツセージの終りを受信し、その後、
遊び状態となつたシステム・バスを検出する。サ
ブシステムＡが“コンテンシヨン・ガーブル”を
検出せず、サブシステムＢ，Ｃもメツセージのエ
ラーから生じた“ポストアンブル・ガーブル”を
検出しないので、このメツセージの送信は完了
し、成功した。 第１９図には、サブシステムＡがメツセージを
送信し始め、その短時間後に、しかしサブシステ
ムＢがそのメツセージを受信する前にサブシステ
ムＢもメツセージの送信を開始するような場合が
例示してある。第１９図に見られるように、サブ
システムＡは時刻T1においてメツセージの送信
を開始する。その後、サブシステムＢは時刻T2
においてそのメツセージの送信を開始する。前述
したように、サブシステムはシステム・バスや遊
び状態でなければメツセージの送信を開始しな
い。しかし、現在のサブシステムＢの場合には、
まだ時刻T2においては、サブシステムＡからの
メツセージを受信しておらず、システム・バスは
遊び状態を表わしていた。サブシステムがシステ
ム・バスにメツセージの送信を開始する場合に
は、“コンテンシヨン（contention：競合）ウイ
ンドウ”と呼ばれる期間又は間隔が与えられ、そ
の間では、他のサブシステムは、またシステム・
バスが遊び状態にあると見られるため、メツセー
ジが、“ガーブル”される可能性がある。システ
ムの最大“コンテンシヨン・ウインドウ”は本来
システム・バスを介して最長距離に分離設置され
ている２つの局間を、そのシステム・バスを介し
てメツセージが送信される時間に本質的に等し
い。 スター・カプラは第１９図の時刻T3において、
サブシステムＡからのメツセージを受信し、それ
を他のサブシステムに送信する。スター・カプラ
は時刻T4においても、又サブシステムＢからの
メツセージを受信する。そのメツセージはスタ
ー・カプラを通して送信され、“ガーブル”とな
る。時刻T5において、サブシステムＡは、サブ
システムＢからのメツセージによつて“ガーブ
ル”される前に、返送された自己のメツセージの
始めの部分を受信する。又、時刻T5において、
サブシステムＢ，ＣはサブシステムＡから“ガー
ブル”されなかつたメツセージを受信する。サブ
システムＢは、それが送信しているメツセージと
は異なるメツセージを受信するので、“コンテン
シヨン・ガーブル”が検出され、サブシステムＢ
は自己の送信を終了又は停止する。時刻T6にお
いて、サブシステムＡはスター・カプラから送信
されてきたサブシステムＢからのメツセージのた
めに生じた自己のメツセージの“ガーブル”部分
を最終的に受信する。サブシステムＡは“コンテ
ンシヨン・ガーブル”を検出し、自己の送信を終
了する。加えて、サブシステムＣは、時刻T6に
おいて、サブシステムＡ及びＢからの“ガーブ
ル”されたメツセージを受信する。時刻T7にお
いて、停止したメツセージの終りがスター・カプ
ラを通して送信され、時刻T8において、サブシ
ステムのすべては終了するメツセージの終りを受
信して遊び状態のバスを検出する。 サブシステムＡ及びＢは各システム・バス・イ
ンタフエースのリトライ回路２０４に用いられて
いるアルゴリズムに従つて、その後、それら夫々
のメツセージの送信ラをリトライする。サブシス
テムＣは時刻T6において、“ガーブル”されたメ
ツセージを受信したときに、たぶん“スワンプ”
エラーを検出するだろうから、そのメツセージを
無視し、又終了するメツセージの終りを時刻T8
で受信したときに、常に遊びエラーを検出するだ
ろう。 第１９図について、最悪状態では、サブシステ
ムＡは、システム・バス・インタフエースが
CRCフイールドの最初のバイトを送信するため
にシリアライザにそれを供給した後まで、自己の
メツセージの“ガーブル”された部分を受信バツ
クしないかもしれないということに注目するべき
である。そのような場合、サブシステムＡはポス
トアンブル及びポスト・ポストアンブルを含むメ
ツセージの残りの送信を続行する。両サブシステ
ムＡ，Ｂとも“コンテンシヨン・ガーブル”を検
出するだろうから、それらのメツセージの送信は
後でリトライされるであろう。サブシステムＣは
CRCエラーを検出するだろうから、“ガーブル”
されたメツセージを無視するだろう。 第２０図では、サブシステムＡが“コンテンシ
ヨン・ガーブル”なしにメツセージを送信する
が、サブシステムＣがメツセージにエラーを検出
する場合を表わす。まず、第２０図のサブシステ
ムＡは時刻T1でそのメツセージの送信を開始す
るということがわかる。時刻T2で、そのメツセ
ージはスター・カプラに受信され、他のサブシス
テムに送られる。時刻T3において、サブシステ
ムＡは返送された自己のメツセージを受信し、サ
ブシステムＢ，ＣはサブシステムＡからのメツセ
ージを受信する。しかし、時刻T4において、サ
ブシステムＣはサブシステムＡから受信している
メツセージにエラーを検出する。このエラーは第
１７Ｂ図について前述したような“スワンプ”エ
ラー、CRCエラー、又はプロトコル・エラーの
１つであろう。時刻T5において、サブシステム
Ａはその完全なメツセージの送信を終り、瞬時
後、時刻T6において、サブシステムＣはそのメ
ツセージのポストアンブルを、“ガーブル”する。
時刻T7において、サブシステムＡからのメツセ
ージ（“ガーブル”されたポストアンブルを含む）
の最後のものがスター・カプラを通して送られ
る。時刻T8において、サブシステムＡ及びＢは
そのメツセージの“ガーブル”されたポストアン
ブルを検出し、ポスト・ポストアンブル検出後、
システム・バスはその遊び状態が検出される。サ
ブシステムＡはその後の時刻でメツセージをリト
ライするだろう。もし、サブシステムＢ又はＣの
いずれかが意図した着信先であつた場合、それら
サブシステムはそのメツセージを無視するであろ
う。 Ｈ DMA１４０ システム・バス・インタフエースのDMA１４
０（第１４図）の特徴及びその動作を第２１図乃
至第２５図と共に説明する。しかし、その説明に
進む前に、この発明には、全般的にDMA１４０
と共に、又はDMA１４０に関連して実施される
ような２つの局面があるということに注目するべ
きである。詳細に後述するべきこれら２つの局面
は： (1) DMAと共同するサブシステムの局部メモリ
ー内に“メールボツクス”又は“郵便箱”と呼
ばれる記憶領域があり、それはサブシステムが
受信したヘツダ情報を記憶するためにDMAに
よつて管理される。 (2) すべてのデータを要求するメツセージ（デー
タ要求メツセージ）とそれに応答してデータを
返送するすべてのメツセージ（データ返送メツ
セージ）は局部メモリー・アドレス（ここで
は、データ開始アドレス、又はDSAアドレス
と呼ぶ）を包含する。そのため、データ返送メ
ツセージを受信するサブシステムのプロセツサ
はそのメモリー・アドレスにデータを記憶する
ために割込みをかけられる必要がない。 １ メールボツクス３５０ 上記で引用したメールボツクスは第２１図に３
５０として例示する。前述したように、メールボ
ツクスは各サブシステム２４の局部メモリー（３
５１で指定する）の部分である。メールボツクス
３５０は局部メモリーの所定数の連続メモリー場
所から成り、サブシステムの着信先アドレスを含
み、受信したヘツダ・メツセージのすべて（ヘツ
ダ及びデータ・メツセージのヘツダ部分を含む）
を記憶する。ヘツダ・メツセージはメールボツク
スのメモリー場所に順次的且つ連続的に記憶又は
挿入され、モジユール又はサブシステム内のプロ
セツサはメツセージに作用する事ができるときは
いつでも、メールボツクスの最上部又は最初のエ
ントリのヘツダ・メツセージをアクセスする。 第２１図のメールボツクス３５０はあき部分３
５２と、多数のエントリ（“第１エントリ乃至最
終エントリとラベルされている）又はヘツダ・メ
ツセージが記憶されるエントリ部分３５４と、該
部分３５４の最終エントリに続くあき部分３５６
とを持つように例示してある。メールボツクス３
５０内の最初のメモリー・ワード・アドレスは
“ベース”、すなわち“BASE”して認識され、メ
ールボツクス３５０の最後のメモリー・ワード・
アドレスは“リミツト”すなわち“LMIT”とし
て認識される。メールボツクスに記憶される最初
のエントリ（一番早く受信したメツセージを表わ
す）の開始バイト・アドレスは“FNXT”とし
て認識され、最後のエントリ（最後に受信したメ
ツセージを表わす）の最後のバイト・アドレスに
続くバイトは“HNXT”として認識される。そ
れら“BASE”，“FNXT”，“HNXT”及び
“LMIT”の値は後述するようDMA１４０によつ
て維持される。アドレスされたサブシステムと共
同するシステム・バス・インタフエースがヘツ
ダ・メツセージを受信したときに、該メツセージ
は一度に１ワードづつメールボツクスに送られ、
そこの“HNXT”によつて規定されたアドレス
の最初の３バイトを通過したアドレスに記憶され
る。ヘツダが完全に記憶されたときに、最後のヘ
ツダ・アドレスに１つ加えたもの（EEBA＋１）
が完のHNXTの値によつてアドレスされた３バ
イト領域に記憶される。サブシステムのプロセツ
サがメツセージに作用するべく準備完了であると
きに、それはFNXTによつて規定されたアドレ
スから始まるメールボツクスの最初のエントリの
ヘツダ・メツセージを、該エントリの最初の３バ
イトによつて規定されたエントリの終りと共に引
き出す。そこで、第２のエントリはまだプロセツ
サによつてアクセスされていない最初に受信した
メツセージを表わす最初のエントリということに
なる。 勿論、最初に“BASE”，“FNXT”及び
“HNXT”によつて指定されたアドレスは同一で
ある。エントリが加えられたとき、“HNXT”の
値は増加し、プロセツサがエントリに作用したと
きに“FNXT”の値は増加する。第２１図に示
す空の部分３５２はプロセツサによつてエントリ
が引出され、作用されたメモリー空間を表わす。
空の部分３５６は最初使用されなかつたメモリー
空間を表わす。“FNXT”の値が“HNXT”の
値に等しいときに、プロセツサはメールボツクス
が空であるということを知る。加えて、エントリ
のワードがメールボツクスに書込まれるときに、
そのワードが書込まれるべきそのアドレスの値が
“LMIT”の値まで増算した場合、DMAはメール
ボツクスがヘツダ・メツセージの記憶を継続する
ようにするため、そのアドレスを自動的に
“BASE”の値に戻すであろうが、現在は空の部
分３５２である。もし、エントリのワードがメー
ルボツクスに書込まれるべきそのアドレスが
“FNXT”の値に達した場合、メールボツクスが
満たされ、オーバフロするだろうからヘツダ・メ
ツセージ又はエントリは全体的に拒絶され、その
システムと共同するメツセージ制御回路１４４に
流出される。 メールボツクスの上記管理作用のすべては後述
するようにDMAによつて達成される。 各サブシステム２４の各局部メモリーが夫々メ
ールボツクス３５０を持つため、システム１０内
のプロセツサはシステム・バスからのメツセージ
の受信によつて、定常的に割込みされることはな
いであろう。むしろ、各プロセツサは目的をもつ
て最初の又は最上エントリのためにメールボツク
スを見るときにのみ、そのメールボツクスに記憶
されているエントリに作用するだろう。故に、プ
ロセツサはその局部メモリーがメツセージを受信
し、記憶したとしても、割込みをかけることな
く、そのタスクを完了することができる。更に、
各プロセツサがメツセージの受信によつて定常的
に割込みされないということを保証するために
（更に詳細に後述する）、データを要求するサブシ
ステムによつて送られるメツセージは、要求する
サブシステムに返送されたときにそのデータが記
憶されるべき局部メモリー・アドレスを含む。要
求するサブシステムのリクエストに応答して返送
されるデータを含むヘツダ及びデータ・メツセー
ジのヘツダ部は、又DMA１４０がプロセツサに
割込みをかけず、データの後の移動を要求するこ
となく、そのデータを局部メモリーの希望する領
域に負荷することができるようにするために、局
部メモリー・アドレスを包含している。 第２２Ａ図及び第２２Ｂ図はメールボツクス３
５０のエントリのホーマツトを表わす。特に、第
２２Ａ図はヘツダ専用メツセージのためのエント
リ・ホーマツトを表わし、第２２Ｂ図はヘツダ及
びデータ・メツセージのためのエントリ・ホーマ
ツトを表わす。 まず、第２２Ａ図を見ると、メールボツクス・
エントリの最初の３バイトはエントリ終了バイ
ト・アドレスに１を加えたもの（EEBA＋１）の
ために指定され、該エントリの残余部分は、ヘツ
ダの大きさにより（４乃至36Kバイト）、着信先
アドレス・フイールド、ソース（発信元）アドレ
ス・フイールド、OPコード・フイールド及びメ
ツセージのヘツダ・データ・フイールド等のため
に指定されるということがわかる。プリアンブ
ル、フラグ、CRCビツト、ポストアンブル及び
ポスト・ポストアンブル等はメツセージ制御回路
１４４によつてメツセージから除去され、そのエ
ントリの一部として記憶されない。終了エント
リ・バイト・アドレスに１を加えたものの記憶
（EEBA＋１）はメールボツクスからエントリを
呼出すときにプロセツサがそのエントリの実際の
長さを知ることができるようにする。 次に、第２２Ｂ図を見ると、そこのヘツダ及び
データ・メツセージのためのメールボツクス・エ
ントリも又、最初の３バイトにエントリ終了バイ
ト・アドレスに１を加えたもの（EEBA＋１）を
含む。該エントリの次の部分は着信先アドレス・
フイールド、ソース・アドレス・フイールド、
OPコード・フイールド及びメツセージのヘツダ
部のヘツダ・データ・フイールド（４乃至36Kバ
イト）等を含む。該エントリのヘツダ部の次に続
くものはデータ終了バイト・アドレスに１を加え
たもの（DEBA＋１）を表わす３バイトである。 第１２Ｂ図において前述したように、ヘツダ及
びデータ・メツセージのヘツダ・データ・フイー
ルドは最初の３バイトにヘツダ及びデータ・メツ
セージに含まれているるデータの局部メモリーの
開始データ・アドレスを含む。従つて、プロセツ
サがヘツダ及びデータ・メツセージを表わすメー
ルボツクス３５０からのエントリをアクセスする
ときに、該エントリのヘツダ・メツセージの部分
であるこの３バイト・アドレスから局部メモリー
に別に記憶されたデータの最初のアドレスを知る
ことができる。その上、プロセツサはデータ終了
バイト・アドレスに１を加えたもの（DEBA＋
１）を表示する該エントリの終りにある３バイト
により、局部メモリーのデータの終了アドレスを
知るだろう。 この時点において注目するべきことは、ヘツダ
及びデータ・メツセージがサブシステムによつて
受信されたとき、DMA１４０は該メツセージの
ヘツダ部を直接メールボツクス３５０に負荷し、
そして該メツセージのデータ部をヘツダ・デー
タ・フイールドのデータ開始アドレスによつて指
定された局部メモリーのアドレスに直接負荷する
ということである。メツセージのデータ部分の負
荷はメールボツクスにではなく、データをリクエ
ストしたメツセージの開始アドレスによつて発信
元から指定されていた局部メモリーのほかの部分
のメモリー場所に行われるということが重要であ
る。この局部メモリーのほかの部分は、通常デー
タを必要とするタスク又はジヨブの遂行を完了す
るために、プロセツサによつてサブシステムのそ
こからデータが呼出されるべきである希望部分又
は場所である。そうしないで、メールボツクスに
ヘツダ情報と共にデータを記憶したとすると、制
御又はヘツダ部が記憶されている場所からデータ
部を局部メモリーの上記希望部分に移動するため
に、後でプロセツサに割込みをしなければならな
いという欠点を生じさせたであろう。勿論、サブ
システムがヘツド専用メツセージを受信するとき
はDMA１４０は単にヘツダをメールボツクスに
負荷するだけである。 上記したように、データを要求するメツセージ
か、又はデータを供給するメツセージのどちらの
場合でも、そのデータのデータ開始アドレスはそ
のメツセージの中に含まれるということがこの発
明の重要な一面である。すなわち、あるサブシス
テム２４がほかのサブシステム２４からデータを
要求する場合、その要求又はリクエストはヘツダ
専用メツセージのホームでは、要求されたデータ
が記憶されるべきである要求するサブシステムの
局部メモリーのアドレスをそのメツセージの中に
含むようにしている。要求されたデータが返送さ
れる場合のヘツダ及びデータ・メツセージのホー
ムでは、デゾータ開始アドレスはヘツダ及びデー
タ・メツセージに含まれる（ヘツダ・データ・フ
イールドの最初の３バイトに）。従つて、要求す
るサブシステムのプロセツサは要求されたデータ
が返信されたときに、データ開始アドレスのため
に割込みされる必要がない。勿論、これはメール
ボツクスも又プロセツサの割込なしにヘツダ情報
の記憶をすることができることになるから、プロ
セツサは全く割込みを受けずに自己のタスクを完
了することが可能となる。この方式又は技術は、
凡用バツフアにデータを記憶して部メモリーの意
図した着信先にそのデータを記憶させるために、
該データのその後の移動を要求するようにしてプ
ロセツサの割込みを避けるようにした従来の方式
又は技術に優るものである。 ２ DMA１４０（詳細） 次に第２３図に移ると、そこには、前に第１４
図で全体的に示したDMA１４０とコマンド及び
ステータス・レジスタ１４２との詳細が表してあ
る。第２３図に示すDMA１４０はその共同する
サブシステムの局部メモリーに対する直接呼出し
を管理し、この発明に従い該共同するサブシステ
ムの局部メモリーの中にあるメールボツクス３５
０を管理する複数のレジスタを含む。DMA１４
０のそれらレジスタは下記のものを含む。 入力データ開始アドレス（IDSA）レジスタ
…３６０ ヘツダ・開始アドレス（HSA）レジスタ
…３６２ データ開始アドレス（DSA）レジスタ
…３６４ メールボツクス・ベース・アドレス（BASE）
レジスタ …３６６ ハードウエア・ネクスト・アドレス（HNXT）
レジタ …３６８ 終了アドレス（EAR）レジスタ …３７０ ヘツダ終了アドレス（HEA）レジスタ
…３７２ データ終了アドレス（DEA）レジスタ
…３７４ メールボツクス・リミツト・アドレス
（LMIT）レジスタ …３７６ フアームウエア・ネクスト・アドレス
（FNXT）レジスタ …３７８ 更に、DMA１４０は４つの比較回路３８０，
３８２，３８４，３８６と、出力アドレス・カウ
ンタ州３９０と、入力アドレス・カウンタ３９２
とを含む。IDSAレジスタ３６０及びEARレジス
タ３７０は共同するサブシステムのプロセツサか
ら直接アクセスすることはできず、メールボツク
ス３５０の管理に直接関与しないため、第２３図
には点線で示してある。残りのレジスタ３６２，
３６４，３６６，３６８，３７２，３７４，３７
６，３７８は該プロセツサから直接アクセスする
ことができる。その上、レジスタ３６６，３６
８，３７６，３７８はメールボツクス３５０の管
理に関与する。 第２３図に表わしていないものの中に、ここで
少々説明するだろうDMAの動作を制御するため
の制御回路がある。そのような制御回路は主とし
てプログラマブル・ロジツク・アレイ（PLA）
を用いて実施することができる。 まず、BASEレジスタ３６６、HNXTレジス
タ３６８、LMITレジスタ３７６、FNXTレジ
タ３７８等について説明する。これらレジスタは
共同するサブシステムがぎメツセージを受信した
ときに、メールボツクス３５０の動作を制御す
る。BASE及びLMITレジスタは最初このシステ
ムのイニシヤライゼーシヨン（初期設定）中に、
Ｐ−Ｍバスを使用して共同するサブシステムのプ
ロセツサによつて負荷される。更に、HNXTレ
ジスタ３６８及びFNXTレジスタ３７８は初期
設定中にBASEレジスタと同一値が負荷される。 DMAの動作−メーセージ受信 システム・バス・インタフエースのシステム・
インタフエース・チツプ１３６がメツセージを受
信し、メツセージ制御回路１４４を通して更にそ
れを送信するときに、ヘツダ（又はヘツダ及びデ
ータ・メツセージのヘツダ部分）はBASE，
LMIT，HNXT，FNXTレジスタに記憶されて
いる情報に従つてメールボツクス３５０に記憶さ
れる。入力アドレス・カウンタ３９２は、初期的
に、HNXTレジスタ３６８のそれと同じアドレ
スが負荷される。各データ・バイトがメツセージ
制御回路１４４から受信されると、入力アドレ
ス・カウンタ３９２は増算され、そのアドレス
は、その各メツセージ・ワードをメールボツクス
３５０の局部メモリー・アドレス場所に記憶させ
るためにＰ−Ｍバスに供給される。その上、入力
アドレス・カウンタ３９２の出力は比較回路３８
６によつてFNXTンジスタ３７８の値と比較さ
れる。比較回路３８６の力における信号FLB＠
０は入力アドレス・カウンタ３９２がメールボツ
クス（第２１図を見よ）内のFNXTアドレスに
達した事を表示する。そのときは、メールボツク
ス３５０は完全に満されており、ヘツダ・メツセ
ージのために空場所が残されているということは
ない。一般的に、そのような情況下におけるメツ
セージはアボート（又は送信中止）されるかか絶
され、HNXTレジスタ３６８は次に使用なエン
トリ・アドレスに算されない。もし、偶然、入力
アドレス・カウンタ３９２がFNXTアドレスに
達したが、メツセージ制御回路１４４内に全部が
一時的に記憶される程の少数バイトがメツセージ
中に残されているだけのような場合には、DMA
を制御して該DMAがFNXTアドレスまでメツセ
ージを記憶することが許されるようにする。そし
て、FNXTアドレスの最初のエントリがプロセ
ツサによつて後でアクセスされるときまでDMA
は残りのバイトをメールボツクスの中に記憶し続
け（そこでメツセージ制御回路１４４の中のバツ
フアに記憶される）、その後、HNXTレジスタ３
６８を増算する。 比較回路３８６及び信号FLB＠０も又、メー
ルボツクス３５０が空のときに、DMAがそれを
確認する手段を提供する。DMA制御回路は、
HNXTレジスタ３６０のアドレスとFNXTレジ
スタ３７８のアドレスとを比較するために、
HNXTレジスタ３６０のアドレスの値を入力ア
ドレス・カウンタ３９２に負荷させることができ
る。故に、メールボツクスが空となり、まだエン
トリを受信していなければ、ステータス・ビツト
は発生することができるし、メールボツクスの最
後のエントリをプロセツサがアクセスしたとき
に、メールボツクスは空となる。 入力アドレス・カウンタ３２のアドレスは比較
回路３８４においてLMITレジスタ３７６内の
LMITアドレスとも比較され、メールボツクスの
空部分耗３５６（第２１図）が満たされたことを
表示する。もし、比較回路３８４の出出力におけ
る信号LLW＠０が合致を示したなら、入力アド
レス・カウンタ３９２はメツセージの記憶を続行
することができるようにBASEレジスタ３６６の
アドレスと同一アドレスが負荷されるが、現在は
BASEアドレスをん開始する空部分３５２にあ
る。 ヘツダ情報がメールボツクス３５のそのエント
リに完全に記憶されたときに、入力アドレス・カ
ウンタ３９２は再度増算され、その出力は終了ア
ドレス・レジスタ３７０に供給される。この値は
エントリの最初の３バイトとして記憶される前述
のエントリ終了バイト・アドレスに１を加えた
（EEBA＋１）ものを表わす。そのとき、HNXT
レジスタ３６８は次のエントリの始めのアドレス
を表わす入力アドレス・カウンタ３９２と同一値
に変更される。 もし、受信したメツセージがヘツダ及びデー
タ・メツセージであれば、入力データ開始アドレ
ス・レジスタ３６０はDMA制御回路によつて予
め可能化され、該メツセージのヘツダ・データ・
フイールドの最初の３バイトのデータ開始アドレ
スを受信するであろう。入力アドレス・カウンタ
３９２は、ヘツダ部が記憶され、更にそのデータ
開始アドレスが負荷されて後、該メツセージのデ
ータ部の各データ・バイトがメツセージ制御回路
１４４から受信されたときに増算する。データの
最後のバイトが受信され、１ワードとして共同す
るサブシステムの局部メモリーにぬ記憶されたと
きに、入力アドレス・カウンタ３９２の値は増算
されて、データ終了バイト・アドレスに１を加え
たもの（DEBA＋１）を表わし、この値は終了
アドレス・レジスタ３７０に記憶される。そこ
で、データ終了バイト・アドレスに１を加えたも
の（DEBA＋１）はメールボツクス・エントリ
の最後の３バイトとしてヘツダ部と共にメールボ
ツクスに記憶される。該エントリのEEBA＋１情
報は該エントリのDEBA部を越えた最初のバイ
トを指すであろう。 DMAのレジスタによつて管理されたメールボ
ツクス３５０の提供とヘツダ及びデータ・メツセ
ージにおけるDSAアドレスの包含とは本質的に
システム・バスからのメツセージの受信の際に、
直ちにプロセツサが関与することを除去するもの
であるということが上記の説明から明らかになつ
たはずである。 それに比較し、先行システムでは、メツセージ
の内容が制御情報か、要求されたデータか、又は
その両方かに関係なく、メツセージ情報がサブシ
ステムのメモリーに記憶されるべきであつた開始
アドレスをDMA回路に負荷するために、いずれ
のサブシステムにおけるプロセツサもメツセージ
を受信する度ごとに割込みが要求されていた。そ
こで、一度開始して順次アクセスすることができ
るものであつた。 それに反し、DMA１４０はシステム・バスか
ら受信したメツセージの内容を記憶するに際し、
プロセツサの割込み又は関与を要求しない。も
し、ヘツダ又は制御情報が受信された場合（ヘツ
ダ専用メツセージ又はヘツダ及びデータ・メツセ
ージのいずれか、DMA１４０のメールボツクス
管理又はアドレシング・レジスタはプロセツサの
割込み又は関与なしに、HNTによつて指定され
た場所から始まメールボツクス３５０の部分に直
接制御情報を負荷する。もし、ヘツダ及びデー
タ・メツセージのデータ・ブロツクが受信される
場合、DSAアドレスがすでにそのメツセージの
ヘツダ部のヘツダ情報によつてDMAに供給され
ており、DMAはプロセツサの割込み又は関与な
しに、直接そのデータ・ブロツクを上記局部メモ
リーに負荷する。メツセージはすべてのサブシス
テムによつて受信され、DMA１４０によつて局
部メモリーに直接記憶される一方、プロセツサは
自己のタスクの遂行を自由に継続し、割込みされ
ることはない。 DMA動作−メツセージ送信 メツセージがサブシステムから送信されたとき
に、サブシステムのプロセツサはセンド（又は送
信）コマンドを発行して、HSAレジスタ３６２
に局部メモリーのヘツダ開始アドレスを負荷し、
HEAレジスタ３７２にヘツダ終了アドレスを負
荷し、又もし、それがヘツダ及びデータ・メツセ
ージであれば、DSAレジスタ３６４にデータ開
始アドレスを負荷し、DEAレジスタ３７４にデ
ータ終了アドレスを負荷する。DMA１４０はプ
ロセツサを割込みすることなく、局部メモリーを
アクセスしてそのメツセージのヘツド及びデータ
部分の各ワードを順次的に読出し、そのメツセー
ジ情報をメツセージ制御回路１４４に供給する。 DMA１４０は初期的にヘツダ開始アドレスの
値を出力アドレス・カウンタ３９０がHEAレジ
スタ３７２に記憶されているヘツダ終了アドレス
に達したということを、比較回路３８０の出力に
おける信号HLB＠０が表示するまで、順次的に
ヘツダの各ワードの読出しを実行するであろう。
もし、それがヘツダ及びデータ・メツセージであ
れば、DMAは出力アドレス・カウンタ３９０に
DSAレジスタ３６４のデータ開始アドレスを負
荷して後、局部メモリーからのメツセージのデー
タ部の各ワードを順的に読出すために出力アドレ
ス・カウンタ３９０を増算する。勿論、送信され
るメツセージがヘツダ専用メツセージであれば、
ヘツダ終了アドレスに達した後に送信が終る。 比較回路３８２の出力における信号DLB＠０
が、出力アドレス・カウンタがDEAレジスタ３
７４のデータ終了アドレスに達したということを
表示したときに、DMAは局部メモリーのアクセ
スを止め、データの送信はメツセージ制御回路１
４４を通過した後に終了する。 ３ コマンド及びステータス・レジスタ１４２ 第２３図は第１４図において前述したコマンド
及びステータス・レジスタ１４２を表わすブロツ
クを包含する。第２３図に見られるように、コマ
ンド及びステータス・レジスタ１４２はコマン
ド・レジスタ４００とステータス・レジスタ４０
２とを含む。コマンド・レジスタ４００は共同す
るサブシステムのプロセツサによつて負荷され、
送信及び受信メツセージに対して実行されるべき
動作をシステム・インタフエース・チツプ１３６
に指示する。この動作は通常DMA１４０と同様
にメツセージ制御回路１４４の両方に関係する。 ステータス・レジスタ４０２はシステム・イン
タフエース・チツプ１３６の動作中に、該システ
ム・インタフエース・チツプのステータスを表示
するステータス・ビツトが負荷される。これらの
ステータス・ビツトはDMA１４０の制御回路及
びメツセージ制御回路１４４と共に、システム・
インタフエース・チツプ１３６の動作の制御に使
用される。 第２４図はコマンド・レジスタ４００の内容を
例示する。そこに見られるように、コマンド・レ
ジスタはコマンドを提供するビツト２１〜２４及
びコマンドと共に使用するための情報を提供する
ビツト１〜１３を持つ３２ビツト・レジスタであ
る。コマンド・レジスタのビツト１４〜２０及び
２５〜３２はこの発明に関する説明のどこにも使
用されない。下記のコマンド・テーブル＃１は
種々のコマンドのために、コマンド・レジスタの
コマンド・フイールド（ビツト２１〜２４）に負
荷されるビツトを例示する。
【表】
イニシヤライズ
コマンド・テーブル＃１に示されているコマン
ド“イニシヤライズ”（INITIALIZE）はシステ
ム・インタフエース・チツプ１３６をリセツトす
る。イニシヤライズ・コマンドに応答して、
BASE及びLMITレジスタ３６６，３７６はそれ
らの永久値が負荷され、HNXTレジスタ３６８
及びFNXTレジスタ３７８は初期的にBASEレ
ジスタ３６６の値が負荷される。コマンド・レジ
スタのビツト１〜８には共同するサブシステムの
独自のサブシステム・アドレスが負荷される。こ
の情報は第１５図において前述したレシーバ・ア
ドレス・チエツク回路１８４のSADDレジスタに
転送される。ビツト９は診断制御ビツトといい、
システム・バスを使用することなく、メツセージ
を直接SICに返送する回路を可能化することをシ
ステム・インタフエース・チツプ（SIC）が可能
となるように用いることができる。このように、
メツセージを返送することは診断動作の実行に便
利であるが、この発明の部分ではない。ビツト１
０はこの実施例では使用しない。ビツト１１はシ
ステム・バスに送信するための各直列化されるバ
イトが最高位ビツトから始めて直列にされるか、
又は最下位ビツトから始めて直列にされるかを制
御する。ビツト１２はこの発明の部分を形成しな
い診断回路に出力され、共同するサブシステムを
全ヘツダ・メツセージのための着信先又はリクエ
ストされたレシーバにする。ビツト１３は初期設
定（イニシヤライズ）中に“１”にセツトされ、
コマンド・レジスタ４００が次のコマンドを負荷
する前に“イニシヤライズ”コマンドをクリヤす
るよう“０”にセツトされる。 センド コマンド・テーブル＃１の“センド”コマンド
はメツセージをシステム・バスにセンド又は送信
するようにシステム・インタフエース・チツプに
指示を与える。コマンド・レジスタのビツト１〜
４及びビツト８〜１２は使用されず、ビツト７及
び１３は常にこのコマンドでは、夫々“１”及び
“０”にセツトされる。ビツト５及び６はステ
ム・インタフエース・チツプから送信されるべき
メツセージの形を決定する。コマンドの形とそれ
に対応するビツト５及び６の値とを下記のコマン
ド・テーブル＃２に表示する。 コマンド・テーブル＃２ メツセージのタイプ ビツト５及び６ ヘツダ（データを持つ） 01 ヘツダ及びデータ 11 ヘツダ・メツセージと、ヘツダ（データを持
つ）メツセージとは両方共ヘツダ専用メツセージ
であり、そのホーマツトは第１２Ａ図について前
述した。ヘツダ（データを持つ）メツセージはヘ
ツダ情報の他のフイールドが記憶されているとこ
ろから離れた場所にある送信サブシステムの局部
メモリーから得られたであろうそのヘツダ・デー
タ・フイールドのデータ情報を含む。このヘツ
ダ・データ情報を得る目的のために、DMAはヘ
ツダ及びデータ・メツセージのデータ部を得るた
めに使用する方法と同じ方法によつて、DASレ
ジスタ３６４及びDEAレジスタ３７４を使用す
る。他方、ヘツダ・メツセージは別に得なければ
ならないようなヘツダ・データ・フイールドの情
報を含まない。 ヘツダ及びデータ・メツセージは第１２Ｂ図つ
いて前述したホーマツトを有する。 レシーブ コマンド・テーブル＃１のレシーブ
（RECEIVE）メツセージは各受信したメツセー
ジの着信先アドレス・フイールドと、イニシヤラ
イズ・コマンドを実行したときにSADDレジスタ
に供給された各唯一の局或はサブシステム・アド
レス・バイトとをアドレス・チエツク回路１８４
において比較するよう、システム・インタフエー
ス・チツプに指令を発する。ビツト２〜１２はこ
のコマンドでは使用されない。ビツト１３は常に
“０”である。ビツト１が“１”であれば、各メ
ツセージの着信先アドレスがサブシステム・アド
レスのためにチエツクされる。ビツト１が“０”
であれば、サブシステム・アドレスのためにはチ
エツクされず、ロード・マスク・コマンドによつ
て指定されるそれより全体的な放送アドレス又は
グループ・アドレスのみのためにチエツクされ
る。 ロード・マスク ロード・マスク・コマンドはシステム・インタ
フエース・チツプに指令してアドレス・チエツク
回路１８４（第１５図）のマスク・レジスタに放
送アドレス又はグループ・アドレスを負荷させ
る。ビツト１〜８はグループ・アドレスを表示
し、それら着信先アドレス・フイールドのマツチ
ング・グループ・アドレスがサブシステムに受信
される。下記のコマンド・テーブル＃３はコマン
ド・レジスタ４００のビツト１〜８の値と、そこ
から得られ、複写又は受信されるメツセージとを
表示する。
ド“イニシヤライズ”（INITIALIZE）はシステ
ム・インタフエース・チツプ１３６をリセツトす
る。イニシヤライズ・コマンドに応答して、
BASE及びLMITレジスタ３６６，３７６はそれ
らの永久値が負荷され、HNXTレジスタ３６８
及びFNXTレジスタ３７８は初期的にBASEレ
ジスタ３６６の値が負荷される。コマンド・レジ
スタのビツト１〜８には共同するサブシステムの
独自のサブシステム・アドレスが負荷される。こ
の情報は第１５図において前述したレシーバ・ア
ドレス・チエツク回路１８４のSADDレジスタに
転送される。ビツト９は診断制御ビツトといい、
システム・バスを使用することなく、メツセージ
を直接SICに返送する回路を可能化することをシ
ステム・インタフエース・チツプ（SIC）が可能
となるように用いることができる。このように、
メツセージを返送することは診断動作の実行に便
利であるが、この発明の部分ではない。ビツト１
０はこの実施例では使用しない。ビツト１１はシ
ステム・バスに送信するための各直列化されるバ
イトが最高位ビツトから始めて直列にされるか、
又は最下位ビツトから始めて直列にされるかを制
御する。ビツト１２はこの発明の部分を形成しな
い診断回路に出力され、共同するサブシステムを
全ヘツダ・メツセージのための着信先又はリクエ
ストされたレシーバにする。ビツト１３は初期設
定（イニシヤライズ）中に“１”にセツトされ、
コマンド・レジスタ４００が次のコマンドを負荷
する前に“イニシヤライズ”コマンドをクリヤす
るよう“０”にセツトされる。 センド コマンド・テーブル＃１の“センド”コマンド
はメツセージをシステム・バスにセンド又は送信
するようにシステム・インタフエース・チツプに
指示を与える。コマンド・レジスタのビツト１〜
４及びビツト８〜１２は使用されず、ビツト７及
び１３は常にこのコマンドでは、夫々“１”及び
“０”にセツトされる。ビツト５及び６はステ
ム・インタフエース・チツプから送信されるべき
メツセージの形を決定する。コマンドの形とそれ
に対応するビツト５及び６の値とを下記のコマン
ド・テーブル＃２に表示する。 コマンド・テーブル＃２ メツセージのタイプ ビツト５及び６ ヘツダ（データを持つ） 01 ヘツダ及びデータ 11 ヘツダ・メツセージと、ヘツダ（データを持
つ）メツセージとは両方共ヘツダ専用メツセージ
であり、そのホーマツトは第１２Ａ図について前
述した。ヘツダ（データを持つ）メツセージはヘ
ツダ情報の他のフイールドが記憶されているとこ
ろから離れた場所にある送信サブシステムの局部
メモリーから得られたであろうそのヘツダ・デー
タ・フイールドのデータ情報を含む。このヘツ
ダ・データ情報を得る目的のために、DMAはヘ
ツダ及びデータ・メツセージのデータ部を得るた
めに使用する方法と同じ方法によつて、DASレ
ジスタ３６４及びDEAレジスタ３７４を使用す
る。他方、ヘツダ・メツセージは別に得なければ
ならないようなヘツダ・データ・フイールドの情
報を含まない。 ヘツダ及びデータ・メツセージは第１２Ｂ図つ
いて前述したホーマツトを有する。 レシーブ コマンド・テーブル＃１のレシーブ
（RECEIVE）メツセージは各受信したメツセー
ジの着信先アドレス・フイールドと、イニシヤラ
イズ・コマンドを実行したときにSADDレジスタ
に供給された各唯一の局或はサブシステム・アド
レス・バイトとをアドレス・チエツク回路１８４
において比較するよう、システム・インタフエー
ス・チツプに指令を発する。ビツト２〜１２はこ
のコマンドでは使用されない。ビツト１３は常に
“０”である。ビツト１が“１”であれば、各メ
ツセージの着信先アドレスがサブシステム・アド
レスのためにチエツクされる。ビツト１が“０”
であれば、サブシステム・アドレスのためにはチ
エツクされず、ロード・マスク・コマンドによつ
て指定されるそれより全体的な放送アドレス又は
グループ・アドレスのみのためにチエツクされ
る。 ロード・マスク ロード・マスク・コマンドはシステム・インタ
フエース・チツプに指令してアドレス・チエツク
回路１８４（第１５図）のマスク・レジスタに放
送アドレス又はグループ・アドレスを負荷させ
る。ビツト１〜８はグループ・アドレスを表示
し、それら着信先アドレス・フイールドのマツチ
ング・グループ・アドレスがサブシステムに受信
される。下記のコマンド・テーブル＃３はコマン
ド・レジスタ４００のビツト１〜８の値と、そこ
から得られ、複写又は受信されるメツセージとを
表示する。
【表】
そこに示した着信先アドレスは１６進数であ
り、１バイトに等しい。もし、ビツト１〜８が全
部“０”であれば、グループ・アドレスによつて
指定された（複数の）グループのどれもが共同す
るサブシステムの着信先ではない。 ステータス・レジスタ４０２はシステム・イン
タフエース・チツプのステータスを含む。ステー
タス・レジスタの内容は第２５図に例示されてい
る。そこに見られるように、ビツト８及びビツト
１３〜３２は常に“０”である。ビツト１〜８は
システム・インタフエース・チツプ１３６の入力
ステータスを表わし、ビツト４〜７はシステム・
インタフエース・チツプ（SIC）コードを含み、
ビツト９〜１２はシステム・インタフエース・チ
ツプの出力ステータスを表わす。SICコードは１
以上のシステム・バス・インタフエースがサブシ
ステムのＰ−Ｍバスに接続されている場合にのみ
使用されて、サブシステムのプロセツサに対する
システム・バス・インタフエース（又はSIC）の
識別に使用される。この構成は第９図乃至１１図
において前述したが、この発明のどのような面に
も関係しない。 下記ステータス・テーブル＃１はシステム・イ
ンタフエース・チツプの種々の出力（送信）ステ
ータスの状態と、それらに対応するビツト９〜１
２の値を例示する。 ステータス・テーブル＃１出力ステータス ビツト９〜１２ 出力ステータス使用不能 000X 出力完了 100〓 出力エラー（バツフア・アンダフロ） 110〓 出力エラー（メモリー・エラー） 101〓 出力エラー（リトライ超過） 111〓 ステータス・テーブル＃１で、“Ｘ”は“無関
心”の値を表示し、“＋”は“０”か又は“１”
のいずれかを表示する。 ステータス・テーブル＃１に表示されている出
力完了ステータスはシステム・インタフエース・
チツプ１３６がメツセージの送信に成功したとき
に発生する。出力エラー（バツフア・アンダフ
ロ）ステータスはシステム・インタフエース・チ
ツプがバツフア・アンダフロ状態、すなわち、そ
のシステム・インタフエース・チツプと共同する
サブシステムがデータ・バイトを充分早く供給せ
ず、そのため、メツセージ制御回路１４４は受信
したバイトをすべて送信して、メツセージ送信の
中間でサブシステムからの新たなデータ・バイト
を待つているときに発生する。出力エラー（メモ
リー・エラー）ステータスは送信のために局部メ
モリーからフエツチされたデータが修正不能エラ
ー（ダブル・ビツト・エラーのような）を持つと
きに発生する。出力エラー（リトライ超過）ステ
ータスはシステム・インタフエース・チツプが、
第１５図に従つて前述したリトライト回路２０４
の制御に基づき、所定の最高リトライト数を試み
た後もメツセージの送信に成功することができな
かつたときに発生する。 出力ステータス状態のすべてについて（出力ス
テータス使用不能に除き）、ビツト１２の値は
“０”又は“１”のどちらでもよい。第２７図乃
至第３１図において後述するこの発明の好ましい
実施例の１つにおいて、システム・バスは実際に
は２つの別個な“システム・バス”又は“チヤン
ネル”である。各これらシステム・バス又はチヤ
ンネルはスター・カプラと各サブシステムへ及び
各サブシステムからの送信ラインを含む。ビツト
１２が“０”であれば、それはメツセージがチヤ
ンネルの１つ（チヤンネルＡ）に送信されている
ことを表示し、又“１”は他のチヤンネル（チヤ
ンネルＢ）にメツセージが送信されていることを
表示する。 ステータス・レジスタの入力ステータス・フイ
ールドはシステム・インタフエース・チツプ１３
６の入力ステータスを表示する。下記のステータ
ス・テーブル＃２には、入力ステータス・フイー
ルドのビツト１〜３の値と、それらに対応する入
力（受信）ステータス状態とを表示する。 ステータス・テーブル＃２ 入力ステータス ビツト１〜３ 入力ステータス使用不能 000 メールボツクスが空でない 100 入力バツフア・オーバフロ（メツセージ拒絶）
010 メールボツクス・オーバフロ（メツセージ拒絶
されず） 001 メールボツクス・オーバフロ（メツセージ拒
絶） 110 メールボツクスが空でないステータスはシステ
ム・インターフエース・チツプ１３６がメールボ
ツクス３５０にメツセージを受信し受入れたとき
に発生する。入力バツフア・オーバフロ（メツセ
ージ拒絶）ステータスはシステム・インタフエー
ス・チツプがメツセージを受信したが、
RFIFO190（第１５図）又はその共同するバツフ
ア（図示していない）がオーバフロしたために、
そのメツセージのすべてを局部メモリーに転送す
ることができなかつたときに発生する。そのよう
な場合にはメツセージは拒絶される。メールボツ
クス・オーバフロ（メツセージは拒絶されない）
ステータスは、システム・インタフエース・チツ
プがメツセージを受信することはしたが、メール
ボツクスが満ぱいであるため、ヘツダ情報の全部
はエントリとして局部メモリーに転送することが
できなかつたときに発生する。しかし、記憶され
なかつたバイトはすべてメツセージ制御回路１４
４のバツフアにあるので後でメールボツクス３５
０に記憶することができる。そのメツセージは拒
絶されない。メールボツクス・オーバフロ（メツ
セージ拒絶）ステータスはシステム・インタフエ
ース・チツプがメツセージを受信したがメールボ
ツクスが満ぱいのため、ヘツダ情報の全部を局部
メモリーに転送することができなかつたときにも
発明する。この場合、メツセージ制御回路１４４
に記憶するべきバイトが多過ぎたためにメツセー
ジは拒絶される。メールボツクス・オーバフロ
（メツセージが拒絶されない）及びメールボツク
ス・オーバフロ（メツセージ拒絶）ステータス状
態はその両方とも第２３図において簡単に前述し
た。 Ｉ スワンプ回路１６０及び遊び検出回路１６２ 第２６図は、第１４図について前述したスワン
プ回路１６０及び遊び検出回路１６２の作用の逐
行に使用される回路を例示する。スワンプ回路１
６０は立上り端リトリガラブル・ワンシヨツト４
０４とアンド・ゲート４０５とを含む。ワンシヨ
ツト４０４の入力はバス・レシーバ５８を使用し
てシステム・バスの符号化されたメツセージ又は
信号を受信するように接続される。アンド・ゲー
ト４０５の一方の入力はシステム・バスからの信
号を受信し、他方の入力はワンシヨツト４０４の
反転出力の信号を受信する。アンド・ゲート４０
５の出力はスワンプ回路１６０がシステム・バス
にスワンプ状態又はエラーを検出したときに可能
化される前述の信号REERである。 ワンシヨツト４０４の反転出力はシステム・バ
スの信号が“１”になつたときに、“０”又は
“ロー”の値になり、システム・バスにおる符号
化された信号の普通のパルス幅よりわずかに長い
期間中“０”に保持される。従つて、システム・
バスにスワンプ状態が存在せず、受信したメツセ
ージのパルス幅が正しい場合には、アンド・ゲー
ト４０５の出力における信号RERRは“０”のま
まである。メツセージの１又はそれ以上のパルス
が広過ぎるというスワンプ状態があるときには、
ワンシヨツト４０４の出力は、システム・バスか
らの信号又はパルスがまだ“１”の状態にあると
きに、それと同時刻に“１”に戻ることになる。
そのため、アンド・ゲート４０５の出力における
信号RERRは“１”となる。 第２６図に見られる遊び検出回路１６２は立下
り端リトリガラブル・ワンシヨツト４０６とアン
ド・ゲート４０７とを含む。ワンシヨツト４０６
はバス・レシーバ５８を使用してシステム・バス
からの符号化メツセージ又は信号をその入力に受
信する。アンド・ゲート４０７はその一入力にワ
ンシヨツト４０６の反転出力の信号を受信し、シ
ステム・バスからの信号を第２の反転入力に受信
する。ワンシヨツト４０６の反転出力はシステ
ム・バスの信号がパルス間で“０”の値になつた
ときに“０”の値になり、そのメツセージの普通
のパルス間の間隔よりわずかに長い期間中、“０”
の値のままに保たれる。 システム・バスに遊び状態がなく、パルス間の
間隔が正しい長さであれば、アンド・ゲート４０
７の出力における信号RIDLEは“０”に維持さ
れる。遊び状態が存在して、システム・バスのパ
ルス間の間隔がメツセージの通常のパルス間の間
隔より長い場合には、ワンシヨツト４０６の出力
は、システム・バスの信号がまだ“０”のままで
あるのに、値“１”に戻される。そのため、アン
ド・ゲート４０７の出力における信号RIDLEは
“１”となるであろう。 Ｊ デユアル−チヤンネル・データ処理システム
４１０ 第２７図はデータ処理システム４１０を表わ
す。第１図乃至第３図に例示するデータ処理シス
テム１０同様、データ処理システム４１０は各々
単独のコンピユータ・キヤビネツトの中に収容さ
れている複数の局４１２を含む。各局４１２は共
同するゲーブル４１４Ａによつてスター・カプラ
４１６Ａにリンクされ、共同するケーブル４１４
Ｂを使用して第２のスター・カプラ４１６Ｂにリ
ンクされる。各ケーブル４１４Ａ，４１４Ｂは一
対の光学繊維から成る。第１図乃至第３図のデー
タ処理システム１０のケーブル１４同様、各ケー
ブル４１４Ａ，４１４Ｂの１本の繊維はそれに共
同する局からの信号をスター・カプラの一方に搬
送し、各ケーブルの他方の繊維がそのスター・カ
プラからの信号を局に返送するように動作する。 以下、データ処理システム４１０の発明部分を
説明するために、全ケーブル４１４Ａ，４１４Ｂ
（それに接続されている局内の線を含む）と両ス
ター・カプラ４１６Ａ，４１６Ｂとは集合的にデ
ユアル−チヤンネル・システム・バスと呼ぶこと
にする。その上、ケーブル４１４Ａ（それに接続
されている局内の線を含む）とスター・カプラ４
１６Ａとはシステム・バスの“チヤンネルＡ”と
呼び、ケーブル４１４Ｂ（それに接続されている
局内の線を含む）とスター・カプラ４１６Ｂとを
システム・バスの“チヤンネルＢ”と呼ぶことに
する。 第２７図の前述から明らかになつたであろう
に、局４１２のどれか１つから発信するメツセー
ジはチヤンネルＡかチヤンネルＢかのどちらかを
介して送信することができる。例えば、もしメツ
セージがチヤンネルＡを介して送信されるなら、
該メツセージは共同するケーブル４１４Ａの２本
の光学繊維（又はフアイバ）のうち１本を介して
発信局からスター・カプラ４１６Ａに送信され
る。次に、スター・カプラ４１６Ａは該信号を同
じケーブル４１４Ａの２本の光学繊維のうちのも
う一方を介して発信局の方に返信し、又ほかのケ
ーブルのすべて４１４Ａを介して、そのシステム
４１０のすべてほかの局にも送信する。同様に、
信号は共同するケーブル４１４Ｂの２本の光学繊
維のうちの１本を使用して、局４１２のいずれか
１つからスター・カプラ４１６Ｂに送信すること
ができる。次に、スター・カプラ４１６Ｂは該信
号を発信局と共にシステム４１０のほかのすべて
の局に対して、ケーブル４１４Ｂを介し、返信す
る。 データ処理システム４１０における２本のチヤ
ンネルの使用は単一チヤンネル・システム・バス
の使用（第１図乃至第３図のデータ処理システム
１０に例示しているようなもの）より数々の顕著
な利点を有する。特に、第２７図デユアル−チヤ
ンネル・サブシステムは、もし他方のチヤンネル
が故障したときには、もう一方のチヤンネルを独
占的に使用することができるので、システムの信
頼性を増大することができる。その上、２本のチ
ヤンネルの使用はメツセージ送信に対するシステ
ム・バスの利用可能性を増加する。すなわち、第
１局が１本のチヤンネルを介してメツセージを第
２局に送信している間に、そのメツセージもほか
のメツセージに干渉を与えることなく、それと同
時に第３局からそのメツセージをもう一方のチヤ
ンネルを介して第４局に送信することができる。 第２８図は局４１２の１つを詳細に表わす。例
示する局４１２に接続されているケーブル４１４
Ａは一対の光学繊維４１８Ａ，４２０Ａで構成さ
れる。同様にして、ケーブル４１４Ｂは一対の光
学繊維４１８Ｂ，４２０Ｂで構成される。ケーブ
ル４１４Ａ，４１BAは局又はキヤビネツトの中
で光学インタフエース４３２によつて内部送信電
線４１８AA，４２０AA，４１８BA，４２０
BAに接続される。。光学インタフエース４３２
は光学ソース（発光源）４３４，４３５と光学検
出器（受光器）４３６，４３７を含む。光学ライ
ン（繊維）４２０Ａ，４２０Ｂの光学信号は光学
検出器４３６，４３７において、ライン（電線）
４２０Ａ，４２０Ａに送信するために電気信号に
変換される。逆に、電線４１８AA，４１８BA
にあるメツセージを表わす電気信号は光学ソース
４３４，４３５において、光学ライン４１８Ａ，
４１８Ｂに送信するために光信号に変換される。 各局４１２は第２８図に例示するように、プロ
セツサ・モジユール４２４Ａ、メモリー・モジユ
ール４２４Ｂ、Ｉ／Ｏモジユール４２４Ｃを含む
複数のサブシステムを有する。モジユール４２４
Ａ，４２４Ｂ，４２４Ｃ各々は、各１個のシステ
ム・バス・インタフエース４２８を介してライン
４１８AA，４２０AA及びライン４１８BA，４
２０BAの両ラインに接続又は結合される。 第１図のデータ処理システム１０同様、データ
処理システム４１０の局４１２の１つは、システ
ム４１０に使用されている局４１２が１つだけの
場合には、回送電信路又は返送電信路を設けるこ
とができる。２チヤンネルのシステム４１０の場
合に返信路を設けた模範的配線パターン４４０を
第２９図に表わす。該配線パターン４４０は送信
電線４１８AA，４２０AAに接続された送信電
線４６２Ａと、送信電線４１８BA，４２０BA
に接続された送信電線４６２Ｂとを含む。配線パ
ターン４４０は第２８図の局４１２の光学インタ
フエース４３２がある場所に設けられる。その場
合には、ほかの局がないので、当然そこに例示さ
れている光学インタフエース及び光ケーブル４１
４Ａ，４１４Ｂは不要である。 配線パターン４４０は１個の局４１２だけを持
つシステム４１０に使用することができるが、シ
ステム４１０に２つの局４１２がある場合、各局
４１２はスター・カプラ４１６Ａ，４１６Ｂを使
用せずに２つのスター・カプラの各々の動作を逐
行するため、電線４１８AA，４２０AA，４１
８BA，４２０BAの開放又は自由端（第２８図
の左手側の方に）に配線パターン４４０の１つを
持続することができることに注意を要する。ライ
ン４１８Ａ，４２０Ａ，４１８Ｂ，４２０Ｂは外
部のスター・カプラを用いずに２つの局を直接リ
ンクすることができる。 Ｋ システム・バス・インタフエース４２８ 第３０図は、各システム・バス・インタフエー
ス４２８の中にある簡略化した形式の主な回路ブ
ロツクを表わす。そこに見られるように、システ
ム・バス・インタフエース４２８はシステム・イ
ンタフエース・チツプ５３６と２チヤンネル・ア
ダプタ５３８とを含む。システム・インタフエー
ス・チツプ５３６は下述することを除き、第１３
図乃至第２５図において前述したシステム・イン
タフエース・チツプ１３６に類似する。２チヤン
ネル・アダプタ５３８は同様に、２チヤンネル・
アダプタが単一チヤンネル・システム・バスでは
なく、デユアル・チヤンネル・システム・バスの
チヤンネルＡ及びチヤンネルＢ両方に接続するた
めの回路を含むということを除き、第１３図及び
１４図に表わしたチヤンネル・アダプタ１３８に
類似する。 第３１図は、システム・バス・インタフエース
４２８のシステム・インタフエース・チツプ５３
６及び２チヤンネル・アダプタ５３８の詳細を表
わす。そこで見られるように、システム・インタ
フエース・チツプ５３６はDMA回路５４０、コ
マンド及びステータス・レジスタ５４２、及びメ
ツセージ制御回路５４４を含む。 第３１図の２チヤンネル・アダプタ５３８はバ
ス５５０でメツセージ制御回路５４４に接続され
たシリアライザ５５４を含む。シリアライザ５５
４はシステム・バスに送信されるべきメツセージ
制御回路５５４からのメツセージを直列にする。
シリアライザの出力に現われた直列ビツトのメツ
セージはエンコーダ５５６で符号化されてチヤン
ネル選択回路６１０に送られる。チヤンネル選択
回路６１０はメツセージ制御回路５４４からの信
号（第３１図に図示していない）によつて制御さ
れ、バス・ドライバ４４６Ａを使用してチヤンネ
ルＡか、バス・ドライバ４４６Ｂを使用してチヤ
ンネルＢのどちらかにメツセージを送信する。 デユアル−チヤンネル・システム・バスを通し
て送信されてきたメツセージはチヤンネルＡから
バス・レシーバ４５８Ａに受信されるか、又はチ
ヤンネルＢからバス・レシーバ４５８Ｂに受信さ
れる。バス・レシーバ４５８Ａに受信したメツセ
ージはデコーダ５５８Ａ、スワンプ回路５６０
Ａ、遊び検出回路５６２Ａに送られる。デコーダ
５５８Ａでデコード（又は復調）されたメツセー
ジはデ・シリアライザ５６４Ａに供給されてデ・
シリアライで（並列に復元）され、バス５５２Ａ
を用いてメツセージ制御回路５５４に送られる。
同様にして、バス・レシーバ４５８Ｂに受信した
メツセージはデコーダ５５８Ｂ、スワンプ回路５
６０Ｂ、遊び検出回路５６２Ｂに送られる。デコ
ーダ５５８Ｂでデコード（又は復調）されたメツ
セージは、次にデ・シリアライザ５６４Ｂに供給
され、そこでデ・シリアライズ（又は並列に復
元）され、バス５５２Ｂを介してメツセージ制御
回路５５４に供給される。 メツセージ制御回路５４４の送信作用、DMA
５４０コマンド及びステータス・レジスタ５４２
は本質的には第１４図乃至２５図について前述し
たシングル・チヤンネル・システム・バスの
DMA１４０、コマンド及びステータス・レジス
タ１４２、及びメツセージ制御回路１４４を参照
して前述した方法と同じ方法で動作する。勿論、
メツセージ制御回路５４４の送信制御回路（第３
１図には図示していない）は２本のチヤンネル
（チヤンネルＡ又はチヤンネルＢ）のどちらがサ
ブシステムからの各メツセージの送信に使用され
るかを決定しなければならない。その決定は次の
３基準に従つて行われる。 (1) 遊びが１チヤンネルだけの場合、その遊びチ
ヤンネルがメツセージの送信に使用される。 (2) ２チヤンネルとも遊びの場合、システム・バ
スを介して最後のメツセージ送信中に使用され
なかつたチヤンネルがそのメツセージの送信に
使用される。 (3) どちらのチヤンネルも遊びでない場合、最初
に遊びになつたチヤンネルがメツセージの送信
に使用される。 上記の３基準の使用は２チヤンネル間の“負荷
の均等化”を図ることを保証する。“負荷の均等
化”によつて、システム・バスの使用は２チヤン
ネル間で等しく又はやや等しく分けられる。メツ
セージの送信が２チヤンネル間で等しく分けられ
ると、各チヤンネルは一方のチヤンネルけが他方
のチヤンネルより頻繁に使用される場合よりも、
“ビズイ”又は使用中状態が少くなるため、負荷
の均等化は“コンテンシヨン・ガーブル”を減少
させる傾向に導く。 各サブシステムとその共同するDMA５４０及
びメツセージ制御回路５４４は一度に１メツセー
ジを送信するだけであり、メツセージを送信する
のに１チヤンネルけを使用するであろうが、メツ
セージ制御回路５４４は２チヤンネルから同時に
２つのメツセージを受信することができなければ
ならない。これは、すべてのサブシステムと共同
するメツセージ制御回路５４４は、それがアドレ
スされたサブシステムでなくても、第１図乃至第
２６図のシングル・チヤンネルの実施例について
前述したようなメツセージのエラーをチエツクす
るために、すべてのメツセージを受信し、監視し
なければならないために必要である。従つて、一
対のバス・レシーバ４５８Ａ，４５８Ｂ、デコー
ダ５５８Ａ，５５８Ｂ、スワンプ回路５６０Ａ，
５６０Ｂ、遊び検出回路５６２Ａ，５６２Ｂ、シ
リアライザ５６４Ａ，５６４Ｂ及びバス５５２
Ａ，５５２Ｂはメツセージ制御回路５４４がチヤ
ンネルＡ及びチヤンネルＢの各々のメツセージを
同時に受信できるようにする。メツセージ制御回
路５４４のメツセージ受信作用と共同する回路の
多くは、メツセージ制御回路５４４が各サブシス
テム独自のサブシステム・アドレス又はグルー
プ・アドレスが一致するかどうか前述の両メツセ
ージの着信先アドレス・フイールドをチエツクで
きるように、又CRCエラー・スワンプ・エラ
ー・及び遊びエラー等のチエツクのために両メツ
セージをチエツクしうるように、二重に設けられ
る。 第３２図は、２チヤンネル・システムのメツセ
ージ制御回路５４４の簡略図を例示する。そこで
見られるように、メツセージ制御回路５４４は全
体として第１５図のメツセージ制御回路１４４と
同一回路ブロツクを含む。特に、メツセージ制御
回路５４４はMUX５７０、CRC発生回路５７
２、XFIFO５７４、MUX５７６、GFIFO５７
８、比較回路５８０、RFIRO５９０、リトライ
回路６０４、送信制御回路５９６、受信制御回路
５９８、モニタ（監視）制御回路６００を含む。
これら回路ブロツクは全体的に第１５図のものと
同様な名称とされ、その夫々と類似する番号が付
された回路ブロツクに対応する。 勿論、モニタ制御回路６００はＡ及びＢ両チヤ
ンネルの遊び状態を監視しなければならない。こ
れは、第３２図には信号表示（Ａ又はＢ）
で表示してある。信号は実際には、クロ
ツク信号Ｘ０及びＸ１によつて時間多重化された
２つの成分から成り、各成分はそれらチヤンネル
の１つの遊び状態を表示する。信号CNLAVAIL
＠０はモニタ制御回路６００から送信制御回路５
９６に供給されて、少くともチヤンネルの１つが
遊びであり、送信可能であるということを表示す
る。信号ACNLSEL＠０はモニタ制御回路６０
０からチヤンネル選択回路６１０（第３１図）に
供給され、上記基準に従つて、２本のチヤンネル
のどちらがメツセージの送信のために選ばれるか
を表示する。信号＠０と＠
０とはモニタ制御回路６００から受信制御回路５
９８に供給され、チヤンネルＡ及びチヤンネルＢ
が夫々遊びではなく、メツセージが受信されるべ
きであるときを表示する。 第３２図には、レシーバ・アドレス・チエツク
回路５８４Ａ、CRCチエツク回路５８６Ａ、ポ
ストアンブル・ガーブル検出回路５８８Ａが見ら
れ、すべてシステム・バスのチヤンネルＡのメツ
セージだけを受信するように接続されている。レ
シーバ・アドレス・チエツク回路５８４Ｂ、
CRCチエツク回路５８６Ｂ、ポストアンブル・
カーブル検出回路５８８Ｂ等はすべてシステム・
バスのチヤンネルＢのメツセージのみを受信する
ように接続されている。 システム・バスのチヤンネルＡに受信したメツ
セージの着信先アドレス・フイールドはレシー
バ・アドレス・チエツク回路５８４Ａにおいてチ
エツクされる。もし、共同するサブシステム独自
のサブシステム・アドレス又はグループ・アドレ
スのいずれかが着信先アドレス・フイールドにあ
れば、信号＠０は受信制御回路５９
８に送出される。CRCチエツク回路５８６Ａは
チヤンネルＡのメツセージのCRCエラーをチエ
ツクし、信号ACRCOK＠０がCRCエラーを表示
して受信制御回路５９８に送出される。ポストア
ンブル・ガーブル検出回路５８８Ａはチヤンネル
Ａのメツセージのポストアンブルをチエツクし、
受信制御回路５９８に信号AZRO＠０を供給して
ポストアンブルがガーブルされていることを表示
する。 同様な方式で、チヤンネルＢのメツセージの着
信先アドレス・フイールドがレシーバ・アドレ
ス・チエツク回路５８４Ｂによつてチエツクさ
れ、信号＠０が受信制御回路５９８
に供給され、着信先アドレス・フイールドが共同
するサブシステム独自のサブシステム・アドレス
又はグループ・アドレスを含むことを表示する。
CRCチエツク回路５８６ＢはチヤンネルＢのメ
ツセージのCRCエラーをチエツクして、CRCエ
ラーを表示するための信号BCRCOK＠０を出力
する。最後に、ポストアンブル・ガーブル検出回
路５８８ＢはチヤンネルＢのメツセージのポスト
アンブルをチエツクして、ポストアンブルがガー
ブルされていることを表示する信号BZRO＠０を
出力する。 メツセージ制御回路５４４がチヤンネルＡ又は
チヤンネルＢのメツセージにエラーを検出したと
きに、そのポストアンブルをガーブルすることに
よつてそのメツセージをアボード（送信中止）す
る。従つて、受信制御回路５９８はチヤンネルＡ
のメツセージのポストアンブルをガーブルするた
めに、第３３図で説明するガーブリング回路に対
して信号AABORTを出力し、チヤンネルＢのメ
ツセージのポストアンブルをガーブルするため
に、同じ回路に信号BABORTを供給する。 勿論、チヤンネルＡ及びチヤンネルＢに同時に
送信され、着信先で受信されたメツセージは両方
とも夫々の着信先アドレス・フイールドに同じア
ドレスを含む可能性はある。受信制御回路５９８
はメツセージ制御回路５４４に最初に受信したメ
ツセージのみをRFIFO５９０に送るであろう。
もう一方のメツセージが同一サブシステムのアド
レスを含んでいれば、それは拒絶され、そのポス
トアンブルはガーブルされる。もし、チヤンネル
Ａ及びＢの両メツセージが同時に受信された場
合、受信制御回路５９８は常に２本のチヤンネル
のうちの予め定められたチヤンネルのメツセージ
を選ぶようにプログラムされる。特定の回路で
は、同一着信先を持つ２つのメツセージが同時に
受信された場合には、常にチヤンネルＡが選ばれ
るようにしている。その上、夫々クロツク信号Ｘ
０及びＸ１の実施可能な位相を利用して多重化さ
れたチヤンネルＡ及びＢのメツセージは容易にデ
マルチプレツクス（多重化信号を分離復元する）
することができる。 サブシステムからメツセージが送信されたとき
に、そのメツセージ情報は第１５図のGFIFO１
７８について前述した方式と同じ方式でGFIFO
５７８に記憶される。しかし、比較回路５８０は
チヤンネルＡ又はチヤンネルＢのどちらかのメツ
セージを受信するように接続される。チヤンネル
Ａが送信するために選ばれた場合、比較回路５８
０はGFIFO５７８のメツセージの各バイトとチ
ヤンネルＡに受信した各バイトとを比較する。 又一方、チヤンネルＢが送信のために選ばれた
場合には、比較回路５８０はGFIFO５７８のメ
ツセージの各バイトとチヤンネルＢから受信した
各バイトとを比較する。 第３３図は、第３０図及び第３１図の２チヤン
ネル・アダプタ５３８に簡略形式で表わされてい
るチヤンネル選択回路６１０の作用を達成するた
めに使用しうるようにした特定の回路を例示す
る。又、チヤンネルＡ又はチヤンネルＢのどちら
かのメツセージを選択的にガーブルするように、
チヤンネル選択回路６１０と共同するガーブリン
グ回路６１１が例示してある。 チヤンネル選択回路６１０は２つのアンド・ゲ
ート６１２，６１４を含む。アンド・ゲート６１
２の反転入力には信号＠０が受信さ
れ、アンド・ゲート６１２の非反転入力には信号
ACNLSELと符号化メツセージとが受信される。
信号＠０及びACNLSELは、又アン
ド・ゲート６１４の反転入力にも受信され、符号
化メツセージはアンド・ゲート６１４の非反転入
力にも受信される。信号ACNLSELが“１”の
ときに、符号化メツセージはアンド・ゲート６１
２を通過し、更にチヤンネルＡを通して送信する
ために、ガーブリング回路６１１を介してバス・
ドライバ４４６Ａに送られる。信号ACNLSEL
が“０”のときには、符号化メツセージはアン
ド・ゲート６１４を通過し、更にチヤンネルＢを
通して該メツセージを送信するために、ガーブリ
ング回路６１１を介してバス・ドライバ４４６Ｂ
に送られる。 ガーブリング回路６１１はチヤンネルＡ又はチ
ヤンネルＢのどちらかにガーブル信号を選択的に
送信するように使用することができる。ガーブリ
ング回路６１１はチヤンネルＡのメツセージをガ
ーブルするアンド・ゲート６１５とオア・ゲート
６１６とを含む。アンド・ゲート６１５は一群の
“１”又は低周波パルスの形式のガーブル信号と、
第３２図において前述した信号AABORTとを受
信する。アンド・ゲートの出力はオア・ゲート６
１６に供給される。又、オア・ゲート６１６はチ
ヤンネル選択回路からチヤンネルＡのための符号
化メツセージを受信する。更に又、ガーブリング
回路はアンド・ゲート６１７及びオア・ゲート６
１８を含む。アンド・ゲート６１７は“１”の形
のガーブル信号と第３２図において前述した信号
BABORTとを受信する。アンド・ゲート６１７
の出力はチヤンネル選択回路からのチヤンネルＢ
のための符号化メツセージと共にオア・ゲート６
１８に送られる。AABORT信号が可能化されて
“１”になつたときに、一群の“１”がアンド・
ゲート６１５及びオア・ゲート６１６を通して送
信され、システム・バスのチヤンネルＡに送信さ
れる。信号BABORTが“１”に可能化されたと
きに、一群の“１”がアンド・ゲート６１７及び
オア・ゲート６１８を通して送信され、システ
ム・バスのチヤンネルＢに送られる。 Ｌ リトライ回路６０４ 第３４図には、２チヤンネル・システムのメツ
セージ制御回路５４４のリトライ回路６０４の詳
細が表わされている。リトライ回路６０４はリト
ライ・カウンタ（CNT）６２０、リトライ・タ
イマ６２２、制御回路６２４を含む。第１図乃至
第２６図の１チヤンネル・システム・バスについ
て前述したように、リトライ回路６０４はリトラ
イ可能なエラーが発生したときに、メツセージの
送信をリトライする。リトライ間のリトライ間隔
はリトライ・タイマ６２２によつて決められ、そ
れは下記で明らかにするだろう方法に従い、リト
ライ可能エラーを持つ複数のサブシステムが同時
にリトライしないようにするために、各サブシス
テムと共同するリトライ回路ごとに異なる時間と
なるようセツトされる。更に、リトライ・カウン
タ６２０は所定の最大リトライ数を許すように働
く。 リトライ・カウンタ（CNT）６２０はその第
１段に“１”を受信するように配線することがで
きる８−ビツト・シフト・レジスタを含む。リト
ライ・カウンタ６２０は制御回路から信号
RCNTSHFT*０を受信し、その８段を通して
“１”をシフトし、“１”が第８段に達したとき
に、信号８＠０を制御回路に返送する。
リトライ・タイマは１セツト８個のアンド・ゲー
ト６２８の出力に現われたビツトを負荷するよう
に接続されたリトライ・タイマ・カウンタ
（SADC）６２６を含む。アンド・ゲート６２８
はリトライ・カウンタ６２０の８ビツトと、第１
５図のアドレス・チエツク回路１８４について前
述したレジスタSADDから受信した共同するサブ
システム独自のサブシステム・アドレスの８ビツ
トとを並列に論理的に結合する。SADDカウンタ
６２６がそこに負荷された値から値“０”まで減
算されたときに、制御回路６２４に信号
TRMCNT＠０を供給する。 制御回路６２４は外部クロツク源からシステ
ム・インタフエース・チツプ５３６に供給された
リトライ・クロツク信号を受信する。該
制御回路は、又リトライ可能エラーを表示する信
号RTYERR＠０を受信し、リトライ・タイマ６
２２の作動期間が完了し、メツセージのリトライ
が行われるべきときに、それを表示する信号
RTYRDY＠０を供給する。 リトライ回路６０４の動作は動作の流れ又はシ
ーケンス“RTYERR”として第３５図に例示さ
れている。第３５図に見られるように、リトライ
回路６０４はまず、リトライ・カウンタ（CNT）
６２０がフルカウントに達したかどうかを確認す
る（工程630）。カウンタがフルカウントに達した
場合、リトライ回路は所定の最高回数（８回）だ
けメツセージのリトライを試みたが、そのリトラ
イは不成功であつたことをプロセツサに通知する
（工程632）。そのシーケンスはそれで終了する。
リトライ・カウンタ６２０がそのフルカウントに
達しなかつた場合、リトライ回路は最後のトライ
が行われたチヤンネルが遊びであつたかどうかを
確認する（工程634）。該チヤンネルが遊びでなか
つた場合、リトライ回路はリトライ・クロツク
TSTRBの次のパルスを待つ（工程626）。動作の
流れはチヤンネルが工程634で遊びになるまで工
程634及び636を通して続けられる。チヤンネルが
遊びになるまで待つことにより、送信をリトライ
しているすべてのサブシステムはちようど同じ点
からリトライ・タイマ６２２のリトライ期間を刻
時し始めるだろう。しかし、リトライ期間は各リ
トライ回路６０４によつて異るため、それが更に
２つのサブシステムが同時に又は同一コンテンシ
ヨン・ウインドウ内でリトライする可能性を少く
する。 最後のトライが行われたチヤンネルが工程634
で遊びとなつたときに、リトライ・カウンタ
（CNT）６２０は増算され（工程638）、リトラ
イ・タイマ６１２がアンド・ゲート６２８の出力
で負荷され、次のリトライ・クロツクを
待つ（工程640）。リトライ・クロツクを受信した
ときに、両チヤンネルともビジイ又は使用中であ
れば、送信のリトライは無意味となるため、まず
どちらかのチヤンネルが遊びであるかどうかを確
認する。どのチヤンネルも遊びでない場合、シー
ケンスは次のリトライ・クロツクを待ち（工程
644）、再び工程642でどちらかのチヤンネルが遊
びかどうかを確認する。次に、一方のチヤンネル
が遊びとなつたときに、次のシーケンスでリトラ
イ・タイマ６２２のSADCカウンタ６２６が
“０”の値に達したかどうかを確認し（工程646）、
もし達していない場合、リトライ回路はSADCカ
ウンタ６２６を減算し（工程648）、次のリトラ
イ・クロツクを待つ（工程650）。工程642，646は
リトライ・タイマのカウンタが工程646で“０”
に達するまで繰返えされる。 リトライ・タイマのカウンタが“０”に達した
ときに、送信はリトライされ（工程652）、もし、
送信が成功したなら（工程654）、リトライ・カウ
ンタ６２０は“０”にリセツトされ（工程656）、
そのシーケンスは終了する。送信が成功しなかつ
た場合、そのシーケンスは工程630に戻り、送信
が成功するか又はリトライ・カウンタ６２０が工
程630でそのフルカウントに達し、プロセツサが
工程632においてその最高不成功リトライ数に達
したという通知を受けるかするまで繰返えされ
る。
り、１バイトに等しい。もし、ビツト１〜８が全
部“０”であれば、グループ・アドレスによつて
指定された（複数の）グループのどれもが共同す
るサブシステムの着信先ではない。 ステータス・レジスタ４０２はシステム・イン
タフエース・チツプのステータスを含む。ステー
タス・レジスタの内容は第２５図に例示されてい
る。そこに見られるように、ビツト８及びビツト
１３〜３２は常に“０”である。ビツト１〜８は
システム・インタフエース・チツプ１３６の入力
ステータスを表わし、ビツト４〜７はシステム・
インタフエース・チツプ（SIC）コードを含み、
ビツト９〜１２はシステム・インタフエース・チ
ツプの出力ステータスを表わす。SICコードは１
以上のシステム・バス・インタフエースがサブシ
ステムのＰ−Ｍバスに接続されている場合にのみ
使用されて、サブシステムのプロセツサに対する
システム・バス・インタフエース（又はSIC）の
識別に使用される。この構成は第９図乃至１１図
において前述したが、この発明のどのような面に
も関係しない。 下記ステータス・テーブル＃１はシステム・イ
ンタフエース・チツプの種々の出力（送信）ステ
ータスの状態と、それらに対応するビツト９〜１
２の値を例示する。 ステータス・テーブル＃１出力ステータス ビツト９〜１２ 出力ステータス使用不能 000X 出力完了 100〓 出力エラー（バツフア・アンダフロ） 110〓 出力エラー（メモリー・エラー） 101〓 出力エラー（リトライ超過） 111〓 ステータス・テーブル＃１で、“Ｘ”は“無関
心”の値を表示し、“＋”は“０”か又は“１”
のいずれかを表示する。 ステータス・テーブル＃１に表示されている出
力完了ステータスはシステム・インタフエース・
チツプ１３６がメツセージの送信に成功したとき
に発生する。出力エラー（バツフア・アンダフ
ロ）ステータスはシステム・インタフエース・チ
ツプがバツフア・アンダフロ状態、すなわち、そ
のシステム・インタフエース・チツプと共同する
サブシステムがデータ・バイトを充分早く供給せ
ず、そのため、メツセージ制御回路１４４は受信
したバイトをすべて送信して、メツセージ送信の
中間でサブシステムからの新たなデータ・バイト
を待つているときに発生する。出力エラー（メモ
リー・エラー）ステータスは送信のために局部メ
モリーからフエツチされたデータが修正不能エラ
ー（ダブル・ビツト・エラーのような）を持つと
きに発生する。出力エラー（リトライ超過）ステ
ータスはシステム・インタフエース・チツプが、
第１５図に従つて前述したリトライト回路２０４
の制御に基づき、所定の最高リトライト数を試み
た後もメツセージの送信に成功することができな
かつたときに発生する。 出力ステータス状態のすべてについて（出力ス
テータス使用不能に除き）、ビツト１２の値は
“０”又は“１”のどちらでもよい。第２７図乃
至第３１図において後述するこの発明の好ましい
実施例の１つにおいて、システム・バスは実際に
は２つの別個な“システム・バス”又は“チヤン
ネル”である。各これらシステム・バス又はチヤ
ンネルはスター・カプラと各サブシステムへ及び
各サブシステムからの送信ラインを含む。ビツト
１２が“０”であれば、それはメツセージがチヤ
ンネルの１つ（チヤンネルＡ）に送信されている
ことを表示し、又“１”は他のチヤンネル（チヤ
ンネルＢ）にメツセージが送信されていることを
表示する。 ステータス・レジスタの入力ステータス・フイ
ールドはシステム・インタフエース・チツプ１３
６の入力ステータスを表示する。下記のステータ
ス・テーブル＃２には、入力ステータス・フイー
ルドのビツト１〜３の値と、それらに対応する入
力（受信）ステータス状態とを表示する。 ステータス・テーブル＃２ 入力ステータス ビツト１〜３ 入力ステータス使用不能 000 メールボツクスが空でない 100 入力バツフア・オーバフロ（メツセージ拒絶）
010 メールボツクス・オーバフロ（メツセージ拒絶
されず） 001 メールボツクス・オーバフロ（メツセージ拒
絶） 110 メールボツクスが空でないステータスはシステ
ム・インターフエース・チツプ１３６がメールボ
ツクス３５０にメツセージを受信し受入れたとき
に発生する。入力バツフア・オーバフロ（メツセ
ージ拒絶）ステータスはシステム・インタフエー
ス・チツプがメツセージを受信したが、
RFIFO190（第１５図）又はその共同するバツフ
ア（図示していない）がオーバフロしたために、
そのメツセージのすべてを局部メモリーに転送す
ることができなかつたときに発生する。そのよう
な場合にはメツセージは拒絶される。メールボツ
クス・オーバフロ（メツセージは拒絶されない）
ステータスは、システム・インタフエース・チツ
プがメツセージを受信することはしたが、メール
ボツクスが満ぱいであるため、ヘツダ情報の全部
はエントリとして局部メモリーに転送することが
できなかつたときに発生する。しかし、記憶され
なかつたバイトはすべてメツセージ制御回路１４
４のバツフアにあるので後でメールボツクス３５
０に記憶することができる。そのメツセージは拒
絶されない。メールボツクス・オーバフロ（メツ
セージ拒絶）ステータスはシステム・インタフエ
ース・チツプがメツセージを受信したがメールボ
ツクスが満ぱいのため、ヘツダ情報の全部を局部
メモリーに転送することができなかつたときにも
発明する。この場合、メツセージ制御回路１４４
に記憶するべきバイトが多過ぎたためにメツセー
ジは拒絶される。メールボツクス・オーバフロ
（メツセージが拒絶されない）及びメールボツク
ス・オーバフロ（メツセージ拒絶）ステータス状
態はその両方とも第２３図において簡単に前述し
た。 Ｉ スワンプ回路１６０及び遊び検出回路１６２ 第２６図は、第１４図について前述したスワン
プ回路１６０及び遊び検出回路１６２の作用の逐
行に使用される回路を例示する。スワンプ回路１
６０は立上り端リトリガラブル・ワンシヨツト４
０４とアンド・ゲート４０５とを含む。ワンシヨ
ツト４０４の入力はバス・レシーバ５８を使用し
てシステム・バスの符号化されたメツセージ又は
信号を受信するように接続される。アンド・ゲー
ト４０５の一方の入力はシステム・バスからの信
号を受信し、他方の入力はワンシヨツト４０４の
反転出力の信号を受信する。アンド・ゲート４０
５の出力はスワンプ回路１６０がシステム・バス
にスワンプ状態又はエラーを検出したときに可能
化される前述の信号REERである。 ワンシヨツト４０４の反転出力はシステム・バ
スの信号が“１”になつたときに、“０”又は
“ロー”の値になり、システム・バスにおる符号
化された信号の普通のパルス幅よりわずかに長い
期間中“０”に保持される。従つて、システム・
バスにスワンプ状態が存在せず、受信したメツセ
ージのパルス幅が正しい場合には、アンド・ゲー
ト４０５の出力における信号RERRは“０”のま
まである。メツセージの１又はそれ以上のパルス
が広過ぎるというスワンプ状態があるときには、
ワンシヨツト４０４の出力は、システム・バスか
らの信号又はパルスがまだ“１”の状態にあると
きに、それと同時刻に“１”に戻ることになる。
そのため、アンド・ゲート４０５の出力における
信号RERRは“１”となる。 第２６図に見られる遊び検出回路１６２は立下
り端リトリガラブル・ワンシヨツト４０６とアン
ド・ゲート４０７とを含む。ワンシヨツト４０６
はバス・レシーバ５８を使用してシステム・バス
からの符号化メツセージ又は信号をその入力に受
信する。アンド・ゲート４０７はその一入力にワ
ンシヨツト４０６の反転出力の信号を受信し、シ
ステム・バスからの信号を第２の反転入力に受信
する。ワンシヨツト４０６の反転出力はシステ
ム・バスの信号がパルス間で“０”の値になつた
ときに“０”の値になり、そのメツセージの普通
のパルス間の間隔よりわずかに長い期間中、“０”
の値のままに保たれる。 システム・バスに遊び状態がなく、パルス間の
間隔が正しい長さであれば、アンド・ゲート４０
７の出力における信号RIDLEは“０”に維持さ
れる。遊び状態が存在して、システム・バスのパ
ルス間の間隔がメツセージの通常のパルス間の間
隔より長い場合には、ワンシヨツト４０６の出力
は、システム・バスの信号がまだ“０”のままで
あるのに、値“１”に戻される。そのため、アン
ド・ゲート４０７の出力における信号RIDLEは
“１”となるであろう。 Ｊ デユアル−チヤンネル・データ処理システム
４１０ 第２７図はデータ処理システム４１０を表わ
す。第１図乃至第３図に例示するデータ処理シス
テム１０同様、データ処理システム４１０は各々
単独のコンピユータ・キヤビネツトの中に収容さ
れている複数の局４１２を含む。各局４１２は共
同するゲーブル４１４Ａによつてスター・カプラ
４１６Ａにリンクされ、共同するケーブル４１４
Ｂを使用して第２のスター・カプラ４１６Ｂにリ
ンクされる。各ケーブル４１４Ａ，４１４Ｂは一
対の光学繊維から成る。第１図乃至第３図のデー
タ処理システム１０のケーブル１４同様、各ケー
ブル４１４Ａ，４１４Ｂの１本の繊維はそれに共
同する局からの信号をスター・カプラの一方に搬
送し、各ケーブルの他方の繊維がそのスター・カ
プラからの信号を局に返送するように動作する。 以下、データ処理システム４１０の発明部分を
説明するために、全ケーブル４１４Ａ，４１４Ｂ
（それに接続されている局内の線を含む）と両ス
ター・カプラ４１６Ａ，４１６Ｂとは集合的にデ
ユアル−チヤンネル・システム・バスと呼ぶこと
にする。その上、ケーブル４１４Ａ（それに接続
されている局内の線を含む）とスター・カプラ４
１６Ａとはシステム・バスの“チヤンネルＡ”と
呼び、ケーブル４１４Ｂ（それに接続されている
局内の線を含む）とスター・カプラ４１６Ｂとを
システム・バスの“チヤンネルＢ”と呼ぶことに
する。 第２７図の前述から明らかになつたであろう
に、局４１２のどれか１つから発信するメツセー
ジはチヤンネルＡかチヤンネルＢかのどちらかを
介して送信することができる。例えば、もしメツ
セージがチヤンネルＡを介して送信されるなら、
該メツセージは共同するケーブル４１４Ａの２本
の光学繊維（又はフアイバ）のうち１本を介して
発信局からスター・カプラ４１６Ａに送信され
る。次に、スター・カプラ４１６Ａは該信号を同
じケーブル４１４Ａの２本の光学繊維のうちのも
う一方を介して発信局の方に返信し、又ほかのケ
ーブルのすべて４１４Ａを介して、そのシステム
４１０のすべてほかの局にも送信する。同様に、
信号は共同するケーブル４１４Ｂの２本の光学繊
維のうちの１本を使用して、局４１２のいずれか
１つからスター・カプラ４１６Ｂに送信すること
ができる。次に、スター・カプラ４１６Ｂは該信
号を発信局と共にシステム４１０のほかのすべて
の局に対して、ケーブル４１４Ｂを介し、返信す
る。 データ処理システム４１０における２本のチヤ
ンネルの使用は単一チヤンネル・システム・バス
の使用（第１図乃至第３図のデータ処理システム
１０に例示しているようなもの）より数々の顕著
な利点を有する。特に、第２７図デユアル−チヤ
ンネル・サブシステムは、もし他方のチヤンネル
が故障したときには、もう一方のチヤンネルを独
占的に使用することができるので、システムの信
頼性を増大することができる。その上、２本のチ
ヤンネルの使用はメツセージ送信に対するシステ
ム・バスの利用可能性を増加する。すなわち、第
１局が１本のチヤンネルを介してメツセージを第
２局に送信している間に、そのメツセージもほか
のメツセージに干渉を与えることなく、それと同
時に第３局からそのメツセージをもう一方のチヤ
ンネルを介して第４局に送信することができる。 第２８図は局４１２の１つを詳細に表わす。例
示する局４１２に接続されているケーブル４１４
Ａは一対の光学繊維４１８Ａ，４２０Ａで構成さ
れる。同様にして、ケーブル４１４Ｂは一対の光
学繊維４１８Ｂ，４２０Ｂで構成される。ケーブ
ル４１４Ａ，４１BAは局又はキヤビネツトの中
で光学インタフエース４３２によつて内部送信電
線４１８AA，４２０AA，４１８BA，４２０
BAに接続される。。光学インタフエース４３２
は光学ソース（発光源）４３４，４３５と光学検
出器（受光器）４３６，４３７を含む。光学ライ
ン（繊維）４２０Ａ，４２０Ｂの光学信号は光学
検出器４３６，４３７において、ライン（電線）
４２０Ａ，４２０Ａに送信するために電気信号に
変換される。逆に、電線４１８AA，４１８BA
にあるメツセージを表わす電気信号は光学ソース
４３４，４３５において、光学ライン４１８Ａ，
４１８Ｂに送信するために光信号に変換される。 各局４１２は第２８図に例示するように、プロ
セツサ・モジユール４２４Ａ、メモリー・モジユ
ール４２４Ｂ、Ｉ／Ｏモジユール４２４Ｃを含む
複数のサブシステムを有する。モジユール４２４
Ａ，４２４Ｂ，４２４Ｃ各々は、各１個のシステ
ム・バス・インタフエース４２８を介してライン
４１８AA，４２０AA及びライン４１８BA，４
２０BAの両ラインに接続又は結合される。 第１図のデータ処理システム１０同様、データ
処理システム４１０の局４１２の１つは、システ
ム４１０に使用されている局４１２が１つだけの
場合には、回送電信路又は返送電信路を設けるこ
とができる。２チヤンネルのシステム４１０の場
合に返信路を設けた模範的配線パターン４４０を
第２９図に表わす。該配線パターン４４０は送信
電線４１８AA，４２０AAに接続された送信電
線４６２Ａと、送信電線４１８BA，４２０BA
に接続された送信電線４６２Ｂとを含む。配線パ
ターン４４０は第２８図の局４１２の光学インタ
フエース４３２がある場所に設けられる。その場
合には、ほかの局がないので、当然そこに例示さ
れている光学インタフエース及び光ケーブル４１
４Ａ，４１４Ｂは不要である。 配線パターン４４０は１個の局４１２だけを持
つシステム４１０に使用することができるが、シ
ステム４１０に２つの局４１２がある場合、各局
４１２はスター・カプラ４１６Ａ，４１６Ｂを使
用せずに２つのスター・カプラの各々の動作を逐
行するため、電線４１８AA，４２０AA，４１
８BA，４２０BAの開放又は自由端（第２８図
の左手側の方に）に配線パターン４４０の１つを
持続することができることに注意を要する。ライ
ン４１８Ａ，４２０Ａ，４１８Ｂ，４２０Ｂは外
部のスター・カプラを用いずに２つの局を直接リ
ンクすることができる。 Ｋ システム・バス・インタフエース４２８ 第３０図は、各システム・バス・インタフエー
ス４２８の中にある簡略化した形式の主な回路ブ
ロツクを表わす。そこに見られるように、システ
ム・バス・インタフエース４２８はシステム・イ
ンタフエース・チツプ５３６と２チヤンネル・ア
ダプタ５３８とを含む。システム・インタフエー
ス・チツプ５３６は下述することを除き、第１３
図乃至第２５図において前述したシステム・イン
タフエース・チツプ１３６に類似する。２チヤン
ネル・アダプタ５３８は同様に、２チヤンネル・
アダプタが単一チヤンネル・システム・バスでは
なく、デユアル・チヤンネル・システム・バスの
チヤンネルＡ及びチヤンネルＢ両方に接続するた
めの回路を含むということを除き、第１３図及び
１４図に表わしたチヤンネル・アダプタ１３８に
類似する。 第３１図は、システム・バス・インタフエース
４２８のシステム・インタフエース・チツプ５３
６及び２チヤンネル・アダプタ５３８の詳細を表
わす。そこで見られるように、システム・インタ
フエース・チツプ５３６はDMA回路５４０、コ
マンド及びステータス・レジスタ５４２、及びメ
ツセージ制御回路５４４を含む。 第３１図の２チヤンネル・アダプタ５３８はバ
ス５５０でメツセージ制御回路５４４に接続され
たシリアライザ５５４を含む。シリアライザ５５
４はシステム・バスに送信されるべきメツセージ
制御回路５５４からのメツセージを直列にする。
シリアライザの出力に現われた直列ビツトのメツ
セージはエンコーダ５５６で符号化されてチヤン
ネル選択回路６１０に送られる。チヤンネル選択
回路６１０はメツセージ制御回路５４４からの信
号（第３１図に図示していない）によつて制御さ
れ、バス・ドライバ４４６Ａを使用してチヤンネ
ルＡか、バス・ドライバ４４６Ｂを使用してチヤ
ンネルＢのどちらかにメツセージを送信する。 デユアル−チヤンネル・システム・バスを通し
て送信されてきたメツセージはチヤンネルＡから
バス・レシーバ４５８Ａに受信されるか、又はチ
ヤンネルＢからバス・レシーバ４５８Ｂに受信さ
れる。バス・レシーバ４５８Ａに受信したメツセ
ージはデコーダ５５８Ａ、スワンプ回路５６０
Ａ、遊び検出回路５６２Ａに送られる。デコーダ
５５８Ａでデコード（又は復調）されたメツセー
ジはデ・シリアライザ５６４Ａに供給されてデ・
シリアライで（並列に復元）され、バス５５２Ａ
を用いてメツセージ制御回路５５４に送られる。
同様にして、バス・レシーバ４５８Ｂに受信した
メツセージはデコーダ５５８Ｂ、スワンプ回路５
６０Ｂ、遊び検出回路５６２Ｂに送られる。デコ
ーダ５５８Ｂでデコード（又は復調）されたメツ
セージは、次にデ・シリアライザ５６４Ｂに供給
され、そこでデ・シリアライズ（又は並列に復
元）され、バス５５２Ｂを介してメツセージ制御
回路５５４に供給される。 メツセージ制御回路５４４の送信作用、DMA
５４０コマンド及びステータス・レジスタ５４２
は本質的には第１４図乃至２５図について前述し
たシングル・チヤンネル・システム・バスの
DMA１４０、コマンド及びステータス・レジス
タ１４２、及びメツセージ制御回路１４４を参照
して前述した方法と同じ方法で動作する。勿論、
メツセージ制御回路５４４の送信制御回路（第３
１図には図示していない）は２本のチヤンネル
（チヤンネルＡ又はチヤンネルＢ）のどちらがサ
ブシステムからの各メツセージの送信に使用され
るかを決定しなければならない。その決定は次の
３基準に従つて行われる。 (1) 遊びが１チヤンネルだけの場合、その遊びチ
ヤンネルがメツセージの送信に使用される。 (2) ２チヤンネルとも遊びの場合、システム・バ
スを介して最後のメツセージ送信中に使用され
なかつたチヤンネルがそのメツセージの送信に
使用される。 (3) どちらのチヤンネルも遊びでない場合、最初
に遊びになつたチヤンネルがメツセージの送信
に使用される。 上記の３基準の使用は２チヤンネル間の“負荷
の均等化”を図ることを保証する。“負荷の均等
化”によつて、システム・バスの使用は２チヤン
ネル間で等しく又はやや等しく分けられる。メツ
セージの送信が２チヤンネル間で等しく分けられ
ると、各チヤンネルは一方のチヤンネルけが他方
のチヤンネルより頻繁に使用される場合よりも、
“ビズイ”又は使用中状態が少くなるため、負荷
の均等化は“コンテンシヨン・ガーブル”を減少
させる傾向に導く。 各サブシステムとその共同するDMA５４０及
びメツセージ制御回路５４４は一度に１メツセー
ジを送信するだけであり、メツセージを送信する
のに１チヤンネルけを使用するであろうが、メツ
セージ制御回路５４４は２チヤンネルから同時に
２つのメツセージを受信することができなければ
ならない。これは、すべてのサブシステムと共同
するメツセージ制御回路５４４は、それがアドレ
スされたサブシステムでなくても、第１図乃至第
２６図のシングル・チヤンネルの実施例について
前述したようなメツセージのエラーをチエツクす
るために、すべてのメツセージを受信し、監視し
なければならないために必要である。従つて、一
対のバス・レシーバ４５８Ａ，４５８Ｂ、デコー
ダ５５８Ａ，５５８Ｂ、スワンプ回路５６０Ａ，
５６０Ｂ、遊び検出回路５６２Ａ，５６２Ｂ、シ
リアライザ５６４Ａ，５６４Ｂ及びバス５５２
Ａ，５５２Ｂはメツセージ制御回路５４４がチヤ
ンネルＡ及びチヤンネルＢの各々のメツセージを
同時に受信できるようにする。メツセージ制御回
路５４４のメツセージ受信作用と共同する回路の
多くは、メツセージ制御回路５４４が各サブシス
テム独自のサブシステム・アドレス又はグルー
プ・アドレスが一致するかどうか前述の両メツセ
ージの着信先アドレス・フイールドをチエツクで
きるように、又CRCエラー・スワンプ・エラ
ー・及び遊びエラー等のチエツクのために両メツ
セージをチエツクしうるように、二重に設けられ
る。 第３２図は、２チヤンネル・システムのメツセ
ージ制御回路５４４の簡略図を例示する。そこで
見られるように、メツセージ制御回路５４４は全
体として第１５図のメツセージ制御回路１４４と
同一回路ブロツクを含む。特に、メツセージ制御
回路５４４はMUX５７０、CRC発生回路５７
２、XFIFO５７４、MUX５７６、GFIFO５７
８、比較回路５８０、RFIRO５９０、リトライ
回路６０４、送信制御回路５９６、受信制御回路
５９８、モニタ（監視）制御回路６００を含む。
これら回路ブロツクは全体的に第１５図のものと
同様な名称とされ、その夫々と類似する番号が付
された回路ブロツクに対応する。 勿論、モニタ制御回路６００はＡ及びＢ両チヤ
ンネルの遊び状態を監視しなければならない。こ
れは、第３２図には信号表示（Ａ又はＢ）
で表示してある。信号は実際には、クロ
ツク信号Ｘ０及びＸ１によつて時間多重化された
２つの成分から成り、各成分はそれらチヤンネル
の１つの遊び状態を表示する。信号CNLAVAIL
＠０はモニタ制御回路６００から送信制御回路５
９６に供給されて、少くともチヤンネルの１つが
遊びであり、送信可能であるということを表示す
る。信号ACNLSEL＠０はモニタ制御回路６０
０からチヤンネル選択回路６１０（第３１図）に
供給され、上記基準に従つて、２本のチヤンネル
のどちらがメツセージの送信のために選ばれるか
を表示する。信号＠０と＠
０とはモニタ制御回路６００から受信制御回路５
９８に供給され、チヤンネルＡ及びチヤンネルＢ
が夫々遊びではなく、メツセージが受信されるべ
きであるときを表示する。 第３２図には、レシーバ・アドレス・チエツク
回路５８４Ａ、CRCチエツク回路５８６Ａ、ポ
ストアンブル・ガーブル検出回路５８８Ａが見ら
れ、すべてシステム・バスのチヤンネルＡのメツ
セージだけを受信するように接続されている。レ
シーバ・アドレス・チエツク回路５８４Ｂ、
CRCチエツク回路５８６Ｂ、ポストアンブル・
カーブル検出回路５８８Ｂ等はすべてシステム・
バスのチヤンネルＢのメツセージのみを受信する
ように接続されている。 システム・バスのチヤンネルＡに受信したメツ
セージの着信先アドレス・フイールドはレシー
バ・アドレス・チエツク回路５８４Ａにおいてチ
エツクされる。もし、共同するサブシステム独自
のサブシステム・アドレス又はグループ・アドレ
スのいずれかが着信先アドレス・フイールドにあ
れば、信号＠０は受信制御回路５９
８に送出される。CRCチエツク回路５８６Ａは
チヤンネルＡのメツセージのCRCエラーをチエ
ツクし、信号ACRCOK＠０がCRCエラーを表示
して受信制御回路５９８に送出される。ポストア
ンブル・ガーブル検出回路５８８Ａはチヤンネル
Ａのメツセージのポストアンブルをチエツクし、
受信制御回路５９８に信号AZRO＠０を供給して
ポストアンブルがガーブルされていることを表示
する。 同様な方式で、チヤンネルＢのメツセージの着
信先アドレス・フイールドがレシーバ・アドレ
ス・チエツク回路５８４Ｂによつてチエツクさ
れ、信号＠０が受信制御回路５９８
に供給され、着信先アドレス・フイールドが共同
するサブシステム独自のサブシステム・アドレス
又はグループ・アドレスを含むことを表示する。
CRCチエツク回路５８６ＢはチヤンネルＢのメ
ツセージのCRCエラーをチエツクして、CRCエ
ラーを表示するための信号BCRCOK＠０を出力
する。最後に、ポストアンブル・ガーブル検出回
路５８８ＢはチヤンネルＢのメツセージのポスト
アンブルをチエツクして、ポストアンブルがガー
ブルされていることを表示する信号BZRO＠０を
出力する。 メツセージ制御回路５４４がチヤンネルＡ又は
チヤンネルＢのメツセージにエラーを検出したと
きに、そのポストアンブルをガーブルすることに
よつてそのメツセージをアボード（送信中止）す
る。従つて、受信制御回路５９８はチヤンネルＡ
のメツセージのポストアンブルをガーブルするた
めに、第３３図で説明するガーブリング回路に対
して信号AABORTを出力し、チヤンネルＢのメ
ツセージのポストアンブルをガーブルするため
に、同じ回路に信号BABORTを供給する。 勿論、チヤンネルＡ及びチヤンネルＢに同時に
送信され、着信先で受信されたメツセージは両方
とも夫々の着信先アドレス・フイールドに同じア
ドレスを含む可能性はある。受信制御回路５９８
はメツセージ制御回路５４４に最初に受信したメ
ツセージのみをRFIFO５９０に送るであろう。
もう一方のメツセージが同一サブシステムのアド
レスを含んでいれば、それは拒絶され、そのポス
トアンブルはガーブルされる。もし、チヤンネル
Ａ及びＢの両メツセージが同時に受信された場
合、受信制御回路５９８は常に２本のチヤンネル
のうちの予め定められたチヤンネルのメツセージ
を選ぶようにプログラムされる。特定の回路で
は、同一着信先を持つ２つのメツセージが同時に
受信された場合には、常にチヤンネルＡが選ばれ
るようにしている。その上、夫々クロツク信号Ｘ
０及びＸ１の実施可能な位相を利用して多重化さ
れたチヤンネルＡ及びＢのメツセージは容易にデ
マルチプレツクス（多重化信号を分離復元する）
することができる。 サブシステムからメツセージが送信されたとき
に、そのメツセージ情報は第１５図のGFIFO１
７８について前述した方式と同じ方式でGFIFO
５７８に記憶される。しかし、比較回路５８０は
チヤンネルＡ又はチヤンネルＢのどちらかのメツ
セージを受信するように接続される。チヤンネル
Ａが送信するために選ばれた場合、比較回路５８
０はGFIFO５７８のメツセージの各バイトとチ
ヤンネルＡに受信した各バイトとを比較する。 又一方、チヤンネルＢが送信のために選ばれた
場合には、比較回路５８０はGFIFO５７８のメ
ツセージの各バイトとチヤンネルＢから受信した
各バイトとを比較する。 第３３図は、第３０図及び第３１図の２チヤン
ネル・アダプタ５３８に簡略形式で表わされてい
るチヤンネル選択回路６１０の作用を達成するた
めに使用しうるようにした特定の回路を例示す
る。又、チヤンネルＡ又はチヤンネルＢのどちら
かのメツセージを選択的にガーブルするように、
チヤンネル選択回路６１０と共同するガーブリン
グ回路６１１が例示してある。 チヤンネル選択回路６１０は２つのアンド・ゲ
ート６１２，６１４を含む。アンド・ゲート６１
２の反転入力には信号＠０が受信さ
れ、アンド・ゲート６１２の非反転入力には信号
ACNLSELと符号化メツセージとが受信される。
信号＠０及びACNLSELは、又アン
ド・ゲート６１４の反転入力にも受信され、符号
化メツセージはアンド・ゲート６１４の非反転入
力にも受信される。信号ACNLSELが“１”の
ときに、符号化メツセージはアンド・ゲート６１
２を通過し、更にチヤンネルＡを通して送信する
ために、ガーブリング回路６１１を介してバス・
ドライバ４４６Ａに送られる。信号ACNLSEL
が“０”のときには、符号化メツセージはアン
ド・ゲート６１４を通過し、更にチヤンネルＢを
通して該メツセージを送信するために、ガーブリ
ング回路６１１を介してバス・ドライバ４４６Ｂ
に送られる。 ガーブリング回路６１１はチヤンネルＡ又はチ
ヤンネルＢのどちらかにガーブル信号を選択的に
送信するように使用することができる。ガーブリ
ング回路６１１はチヤンネルＡのメツセージをガ
ーブルするアンド・ゲート６１５とオア・ゲート
６１６とを含む。アンド・ゲート６１５は一群の
“１”又は低周波パルスの形式のガーブル信号と、
第３２図において前述した信号AABORTとを受
信する。アンド・ゲートの出力はオア・ゲート６
１６に供給される。又、オア・ゲート６１６はチ
ヤンネル選択回路からチヤンネルＡのための符号
化メツセージを受信する。更に又、ガーブリング
回路はアンド・ゲート６１７及びオア・ゲート６
１８を含む。アンド・ゲート６１７は“１”の形
のガーブル信号と第３２図において前述した信号
BABORTとを受信する。アンド・ゲート６１７
の出力はチヤンネル選択回路からのチヤンネルＢ
のための符号化メツセージと共にオア・ゲート６
１８に送られる。AABORT信号が可能化されて
“１”になつたときに、一群の“１”がアンド・
ゲート６１５及びオア・ゲート６１６を通して送
信され、システム・バスのチヤンネルＡに送信さ
れる。信号BABORTが“１”に可能化されたと
きに、一群の“１”がアンド・ゲート６１７及び
オア・ゲート６１８を通して送信され、システ
ム・バスのチヤンネルＢに送られる。 Ｌ リトライ回路６０４ 第３４図には、２チヤンネル・システムのメツ
セージ制御回路５４４のリトライ回路６０４の詳
細が表わされている。リトライ回路６０４はリト
ライ・カウンタ（CNT）６２０、リトライ・タ
イマ６２２、制御回路６２４を含む。第１図乃至
第２６図の１チヤンネル・システム・バスについ
て前述したように、リトライ回路６０４はリトラ
イ可能なエラーが発生したときに、メツセージの
送信をリトライする。リトライ間のリトライ間隔
はリトライ・タイマ６２２によつて決められ、そ
れは下記で明らかにするだろう方法に従い、リト
ライ可能エラーを持つ複数のサブシステムが同時
にリトライしないようにするために、各サブシス
テムと共同するリトライ回路ごとに異なる時間と
なるようセツトされる。更に、リトライ・カウン
タ６２０は所定の最大リトライ数を許すように働
く。 リトライ・カウンタ（CNT）６２０はその第
１段に“１”を受信するように配線することがで
きる８−ビツト・シフト・レジスタを含む。リト
ライ・カウンタ６２０は制御回路から信号
RCNTSHFT*０を受信し、その８段を通して
“１”をシフトし、“１”が第８段に達したとき
に、信号８＠０を制御回路に返送する。
リトライ・タイマは１セツト８個のアンド・ゲー
ト６２８の出力に現われたビツトを負荷するよう
に接続されたリトライ・タイマ・カウンタ
（SADC）６２６を含む。アンド・ゲート６２８
はリトライ・カウンタ６２０の８ビツトと、第１
５図のアドレス・チエツク回路１８４について前
述したレジスタSADDから受信した共同するサブ
システム独自のサブシステム・アドレスの８ビツ
トとを並列に論理的に結合する。SADDカウンタ
６２６がそこに負荷された値から値“０”まで減
算されたときに、制御回路６２４に信号
TRMCNT＠０を供給する。 制御回路６２４は外部クロツク源からシステ
ム・インタフエース・チツプ５３６に供給された
リトライ・クロツク信号を受信する。該
制御回路は、又リトライ可能エラーを表示する信
号RTYERR＠０を受信し、リトライ・タイマ６
２２の作動期間が完了し、メツセージのリトライ
が行われるべきときに、それを表示する信号
RTYRDY＠０を供給する。 リトライ回路６０４の動作は動作の流れ又はシ
ーケンス“RTYERR”として第３５図に例示さ
れている。第３５図に見られるように、リトライ
回路６０４はまず、リトライ・カウンタ（CNT）
６２０がフルカウントに達したかどうかを確認す
る（工程630）。カウンタがフルカウントに達した
場合、リトライ回路は所定の最高回数（８回）だ
けメツセージのリトライを試みたが、そのリトラ
イは不成功であつたことをプロセツサに通知する
（工程632）。そのシーケンスはそれで終了する。
リトライ・カウンタ６２０がそのフルカウントに
達しなかつた場合、リトライ回路は最後のトライ
が行われたチヤンネルが遊びであつたかどうかを
確認する（工程634）。該チヤンネルが遊びでなか
つた場合、リトライ回路はリトライ・クロツク
TSTRBの次のパルスを待つ（工程626）。動作の
流れはチヤンネルが工程634で遊びになるまで工
程634及び636を通して続けられる。チヤンネルが
遊びになるまで待つことにより、送信をリトライ
しているすべてのサブシステムはちようど同じ点
からリトライ・タイマ６２２のリトライ期間を刻
時し始めるだろう。しかし、リトライ期間は各リ
トライ回路６０４によつて異るため、それが更に
２つのサブシステムが同時に又は同一コンテンシ
ヨン・ウインドウ内でリトライする可能性を少く
する。 最後のトライが行われたチヤンネルが工程634
で遊びとなつたときに、リトライ・カウンタ
（CNT）６２０は増算され（工程638）、リトラ
イ・タイマ６１２がアンド・ゲート６２８の出力
で負荷され、次のリトライ・クロツクを
待つ（工程640）。リトライ・クロツクを受信した
ときに、両チヤンネルともビジイ又は使用中であ
れば、送信のリトライは無意味となるため、まず
どちらかのチヤンネルが遊びであるかどうかを確
認する。どのチヤンネルも遊びでない場合、シー
ケンスは次のリトライ・クロツクを待ち（工程
644）、再び工程642でどちらかのチヤンネルが遊
びかどうかを確認する。次に、一方のチヤンネル
が遊びとなつたときに、次のシーケンスでリトラ
イ・タイマ６２２のSADCカウンタ６２６が
“０”の値に達したかどうかを確認し（工程646）、
もし達していない場合、リトライ回路はSADCカ
ウンタ６２６を減算し（工程648）、次のリトラ
イ・クロツクを待つ（工程650）。工程642，646は
リトライ・タイマのカウンタが工程646で“０”
に達するまで繰返えされる。 リトライ・タイマのカウンタが“０”に達した
ときに、送信はリトライされ（工程652）、もし、
送信が成功したなら（工程654）、リトライ・カウ
ンタ６２０は“０”にリセツトされ（工程656）、
そのシーケンスは終了する。送信が成功しなかつ
た場合、そのシーケンスは工程630に戻り、送信
が成功するか又はリトライ・カウンタ６２０が工
程630でそのフルカウントに達し、プロセツサが
工程632においてその最高不成功リトライ数に達
したという通知を受けるかするまで繰返えされ
る。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/255,062 US4583161A (en) | 1981-04-16 | 1981-04-16 | Data processing system wherein all subsystems check for message errors |
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