JPH0415498B2 - - Google Patents

Description

請求の範囲 １ 共通のシステム・バス１４，１６に接続され
て相互にメツセージを送受信する複数のサブシス
テム２４により構成されるデータ処理システムで
あつて、 其々の前記サブシステム２４は、少なくともプ
ロセツサ１０６、ローカル・メモリ３５１及びシ
ステム・バス・インターフエイス２８を有し、 前記メツセージは制御情報とそれに随伴するデ
ータ・ブロツクとから構成され、さらにその制御
情報は少なくとも着信先アドレスを有し、 前記ローカル・メモリ３５１はそのエリア内に
受信メツセージの前記制御情報及びそれに随伴す
るデータ・ブロツクの格納アドレス開始情報を含
むヘツダ・メツセージを複数個格納できるメール
ボツクス・メモリ３５０と前記データ・ブロツク
を格納するメモリ・エリアを有し、 前記システム・バス・インターフエイス２８
は、 前記システム・バスに搬送されてきたメツセー
ジが当該サブシステムの着信先アドレスを有して
いるかどうかを確認するメツセージ制御手段１４
４と、 次に前記メールボツクス・メモリ３５０にエン
トリされるヘツダ・メツセージの格納開始アドレ
スを記憶する第１のレジスタ手段３６８と、前記
メモリ・エリア内にエントリされる前記データ・
ブロツクの格納アドレス開始情報を記憶する第２
のレジスタ手段３６０と、前記第１のレジスタ手
段３６８の記憶内容又は前記第２のレジスタ手段
３６０の記憶内容のいづれかに基づいて前記ロー
カル・メモリ３５１内の所定のアドレスを順次的
にアクセスするアドレス・カウンタ３９２とを有
するDMA手段を有し、 以て、前記プロセツサ１０６は割込みをかけら
れることなく所定のデータをサブシステム間で送
受信することを特徴とするデータ処理システム。 ２ ひとつの前記サブシステムが同時に複数の他
のサブシステムにメツセージを送信するために、
当該他のサブシステムは所定の着信先アドレスを
共通にし、前記システム・バス１４，１６はスタ
ー・カプラ１６を介した放送パケツト・スイツチ
方式のシステム・バスである特許請求の範囲第１
項に記載のデータ処理システム。 ３ 前記メツセージはデータ・ブロツクを随伴せ
ずに制御情報のみで構成され、当該メツセージを
発信した一方のサブシステムが他のサブシステム
に対し、当該他のサブシステムが所有する所定の
データ・ブロツクを送信することを要求すること
とする特許請求の範囲第１項に記載のデータ処理
システム。 ４ 前記メツセージの制御情報はその一部に動作
命令コード（opコード）を含み、それにより受
信側サブシステムが送信側サブシステムの要求内
容を知る特許請求の範囲第１項、又は同第２項に
記載のデータ処理システム。 技術分野 この発明は、複数のサブシステムと、前記サブ
システムが受信するべきメツセージを搬送するバ
スと、前記サブシステムの少くとも１に結合又は
共同するプロセツサとを含む種類のデータ処理シ
ステムに関する。 この発明は、２つのサブシステム間でデータ・
ブロツクを転送する方法に関する。 この発明は、放送パケツト・スイツチ方式を使
用するデータ処理回線網に特に応用を有する。 背景技術 伝統的データ処理システムでは、数個のサブシ
ステムがシステム・バス沿いに互いにリンクされ
て、データ転送のためにバスを共有している。バ
スの制御は典型的には１つのサブシステムに与え
られる。従つて、メツセージを１つのサブシステ
ムからほかのサブシステムに送られるべき場合、
メツセージは制御サブシステムを通して送られな
ければならないか、又は制御サブシステムが少く
とも頻繁に各サブシステムをバスに動作的に接続
してそのメツセージを送信させなければならな
い。 現在、半導体技術の進歩が１個の集積回路チツ
プ上に製造されるべき回路の量を増加可能にした
ので、データ処理システムの複数のサブシステム
間におけるメツセージの送信を制御するために、
何も独立したサブシステムの使用をしなくてもよ
いようなデータ処理システムの開発に興味が増加
してきた。将来のデータ処理システムはサブシス
テム・モジユールから成るようになるだろうとい
うことは広く一般に信じられている。各モジユー
ルは処理又はメモリー能力のどちらかを有する。
そのシステムの単独のモジユール又はサブシステ
ムはシステム・バスの制御を持たないが、むしろ
各モジユールはモジユール間をリンクする通信ラ
インの制御を他のモジユールと共有する。そのシ
ステムの使用者がそのシステムの能力を増加した
い場合、使用者は単にモジユールを加えればよ
い。現在、システムに新たなモジユールを加える
場合、ソフトウエア又はハードウエアの変更を全
く必要としないか、わずかな変更で済むことが理
想的である。最近提案されたデータ処理システム
では、この技術分野で“放送パケツト・スイツチ
方式”と呼ばれる特徴を使用して、システム・バ
スの中央制御を除去している。“放送パケツト・
スイツチ方式”とは、各サブシステムがメツセー
ジを送信したいときに、すべてのサブシステムが
そのメツセージを“聞く”又は受信することがで
きるように、サブシステムはバスにそのメツセー
ジを送信するということを意味する。アドレスさ
れたサブシステムだけがメツセージに作用するよ
うにするために各メツセージ、又は“パケツト”
は着信先アドレスを持つ。 放送パケツト・スイツチ方式を使用したシステ
ム又は回線網の１つの例はRobert M.Metcalfe
ほかに発行された米国特許第4063220号に記載さ
れているETHERNET Systemであり、
Metcalfe及びBoggsによるThe ACM395（1976）
のEthernet：Distributed Packet Switching for
Local Computer Networks、（7Comm.）であ
る。ETHERNET Systemでは、複数のサブシ
ステム又は局が同軸ケーブル・バスに沿つて、タ
ツプで接続され、局のいずれかが発生したメツセ
ージが同軸ケーブルに沿い、すべての局に対して
両方向に放送される。２つの局からの同時送信か
ら生ずるメツセージの衝突を防ぐために、各局は
メツセージがすでにバスに送信されているのを検
出した場合にはメツセージを送信しないように動
作する。又、２つの局が同時に送信を始めたため
に生ずる衝突を検出するために、各局は送信した
メツセージとバスを搬送したメツセージとを比較
する。 “放送パケツト・スイツチ方式”を使用したシ
ステムの他の例としては、Rawson及びMetcalfe
が記載したFIBERNET System（FIBERNET：
Multimode Optical Fibers For Local
Computer Networks、26IEEE Trans.Comm.93
（1978））がある。FIBERNET Systemでは、複
数の局又はサブシステムが各々一対の光学送信ラ
インを用いて光学スター・カプラに接続される。
各対の送信ラインの一方はスター・カプラから局
に光信号を搬送し、各対の送信ラインの他方は局
からスター・カプラに信号を搬送する。いずれか
の局から信号が発生したときに、その信号はそれ
を発生した局を含むすべての局にスター・カプラ
を介して送信する。 FIBERNET Systemで企図するようなスタ
ー・カプラの使用はETHERNET Systemに使
用するために提案されたようなシングル同軸ケー
ブル・バスの使用よりは多くの利益を提供する。
例えば、FIBERNET Systemではすべてのメツ
セージはサブシステムに受信される前にスター・
カプラを通して送られる。それ故、もし２つのサ
ブシステムが同時に送信したような場合、２つの
メツセージはスター・カプラで混合されて、サブ
システムすべてが同一の混合及びガーブル（後述
する）メツセージを受信する。それと対照的に、
シングル・バスETHERNET Systemの２つの
衝突するメツセージは該バスに沿つたすべての点
で異なるように混合されるかもしれず、たぶん、
あるサブシステムでは有効メツセージのように
“見え”、他のサブシステムにおいては無効メツセ
ージとして“見られる”であろう。 その上、FIBERNET Systemのような中央設
置のスター・カプラを使用したシステムのすべて
のメツセージは、すべてのサブシステムがスタ
ー・カプラからほぼ等しい距離に置かれているた
め、同一強さ又は強度を持つ。FIBERNFT
Systemでは、ETHERNET Systemとは異り、
２つのメツセージが干渉し、互いに無効になる状
況が発生する可能性はわずか存在するが、そのメ
ツセージは一方が他方より大変強いため、無効と
して感知されない。 発明の開示 この発明の一面によると、それは複数のサブシ
ステムと、前記サブシステムによつて受信される
べきメツセージを搬送するバスと、前記サブシス
テムの少くとも１と共同するプロセツサとを持つ
データ処理システムであつて、前記サブシステム
１と共同し該サブシステムの１によつて受信され
たメツセージからのメツセージ情報を記憶するた
めのメモリー場所を持つメールボツクス・メモリ
ーと、各受信したメツセージのメツセージ情報を
前記プロセツサを割込することなく前記メールボ
ツクス・メモリーに記憶することができるように
するために、最後に受信したメツセージのエント
リに続く次のエントリを指示する手段を含み前記
メールボツクス・メモリーのエントリとして各受
信したメツセージからのメツセージ情報を記憶す
るために前記メールボツクス・メモリーのメモリ
ー場所を順次的にアクセスする手段とを含むデー
タ処理システムを提供する。 この発明の他の面によると、放送スイツチ方式
を使用するデータ処理システムのシステム・バス
によつてリンクされた２つのサブシステム間でデ
ータ・ブロツクを送信する方法であつて、各前記
サブシステムはプロセツサ及び局部メモリーを持
ち、一方のサブシステムから他方のサブシステム
にヘツダ専用メツセージを供給し、前記ヘツダ専
用メツセージは前記他方のサブシステムからデー
タを要求し、該要求するデータが記憶されるべき
前記一方のサブシステムにある局部メモリーの局
部メモリー・アドレスを含むヘツダ情報を持ち；
前記他方のサブシステムから前記一方のサブシス
テムにヘツダ及びデータ・メツセージを供給し、
前記ヘツダ及びデータ・メツセージは要求したデ
ータが記憶されるべき前記一方のサブシステムの
局部メモリーをアドレスする局部メモリー・アド
レスを含むヘツダ情報と要求したデータを含むデ
ータ部とを持ち；前記他方のサブシステムからの
ヘツダ及びデータ・メツセージの前記ヘツダ情報
を前記一方のサブシステムの局部メモリーのメー
ルボツクス部に記憶し、前記メモールボツクス部
は前記要求したデータが記憶されるべき局部メモ
リー・アドレスから離れており；前記ヘツダ及び
データ・メツセージの要求したデータを前記一方
のサブシステムの局部メモリーの前記メールボツ
クス部に記憶されているヘツダ情報に含まれてい
る局部メモリー・アドレスに記憶する各工程を含
むデータ・ブロツクの送信方法を提供する。 以上要するに、処理装置を割込みすることな
く、サブシステムが複数のメツセージを受信して
関連するメールボツクスに記憶することができる
ということがわかる。 メールボツクス・メモリーはサブシステムの大
きな局部メモリーの一部又は一区分を用いてもよ
く、メールボツクス・アドレシング回路は受信し
たメツセージの制御情報に付随しているであろう
データ・ブロツクを記憶するために、局部メモリ
ーのメモリー場所を順次的にアクセスするための
DMA（直接メモリー・アクセス）回路の一部で
あつてもよい。 ヘツダ情報をメールボツクス・メモリーに記憶
し、データ・ブロツクを局部メモリーのどこか別
の場所に記憶させることによつて、データ・ブロ
ツクをプロセツサがそのタスクの遂行中に直接ア
クセスすることができるようなメモリー場所に記
憶させることができる。 ここに開示する好ましい実施例においては、こ
のデータ処理システムは複数のサブシステムと、
該サブシステム間でシステム・バスを介してメツ
セージの搬送に使用される放送パケツト・スイツ
チ方式により、サブシステム間をリンクするシス
テム・バスとを含む。該システム・バスは光学ス
ター・カプラと、対の光学送信ラインとを含み、
該各対の送信ラインは複数のサブシステムを接続
してスター・カプラへ及びスター・カプラからの
信号をそこに搬送する。システム・バスを介して
搬送される各メツセージはヘツダ専用メツセージ
か又はヘツダ及びデータ・メツセージのどちらか
であり、ヘツダ専用メツセージはヘツダ又は制御
情報のみを持ち、ヘツダ及びデータ・メツセージ
はヘツダ情報とデータ・ブロツクの両方を持つ。
サブシステムの１つが他のサブシステムからデー
タを要求したときに、要求するサブシステムは要
求されたデータが要求するサブシステムの局部メ
モリーに記憶されるべきであるアドレスを含むヘ
ツダ専用メツセージを送信する。このアドレスは
データ開始アドレス（DSA）と呼ばれ、要求さ
れたデータと共に返送されるヘツダ及びデータ・
メツセージに含まれる。DSAアドレスは返送す
るヘツダ及びデータ・メツセージのヘツダ情報に
含まれ、ヘツダ情報がメールボツクスのエントリ
としてそこに記憶された後に、該DSAアドレス
はDMAに用いられて、DSAアドレスが指定した
局部メモリーのメモリー場所の中に要求したデー
タ・ブロツクを記憶し始める。 システム・バス・インタフエースは各サブシス
テムをシステム・バスに接続し、データ・ブロツ
ク及びヘツダ情報の両方を直接局部メモリーに記
憶するためのDMA回路を持つ。該DMA回路は、
メールボツクスの開始メモリー場所を規定するア
ドレスと、メールボツクスの終了メモリー場所を
規定するアドレスと、プロセツサがアクセスする
べき最初のエントリ可能なメールボツクスのアド
レスと、受信した次のエントリが記憶されるメー
ルボツクスの最後のエントリに続くアドレス等を
含めるようにして、メールボツクスのパラメータ
或は限定を記憶するメールボツクス・アドレシン
グ回路を含む。

【図面の簡単な説明】

次に、添付図面を参照してその例によりこの発
明の実施例を説明する。 第１図は、スター・カプラ及び複数の局を含
み、各局が一対の送信ラインでスター・カプラに
リンクされているデータ処理システムの簡潔ブロ
ツク図である。 第２図は、各局における複数のサブシステムを
例示した第１図のデータ処理システムの簡潔ブロ
ツク図である。 第３図は、第１図及び第２図のデータ処理シス
テムの１つの局において、そのサブシステムが
各々スター・カプラからの対の送信ラインに接続
されているプロセツサ・モジユール、メモリー・
モジユール及びＩ／Ｏモジユールを含むようにな
した複数のサブシステムを詳細に表わした簡潔ブ
ロツク図である。 第４図は、各システム・バス・インタフエース
をシステム・バスに接続するバス・ドライバ回路
及びバス・レシーバ回路を表わす回路図である。 第５図は、第１図及び第２図のデータ処理シス
テムに使用することができる受動光学スター・カ
プラのブロツク図である。 第６図は、第１図及び第２図のデータ処理シス
テムに使用することができる能動光学スター・カ
プラの簡潔ブロツク図である。 第７図は、第１図及び第２図のデータ処理シス
テムに使用することができる電気スター・カプラ
の簡潔ブロツク図である。 第８図は、第１図及び第２図のデータ処理シス
テムに使用することができる磁気スター・カプラ
の簡潔ブロツク図である。 第９図は、第３図のプロセツサ・モジユールの
１つを例示した簡潔ブロツク図である。 第１０図は、第３図のメモリー・モジユールの
１つを例示した簡潔ブロツク図である。 第１１図は、第３図に示すＩ／Ｏモジユールを
例示した簡潔ブロツク図である。 第１２Ａ図及び第１２Ｂ図は、第１図及び第２
図のサブシステムから送信するメツセージのホー
マツトを例示する図である。 第１３図は、各サブシステム又はモジユールを
第３図のシステム・バスに接続するシステム・バ
ス・インタフエースの簡潔ブロツク図である。 第１４図は、第１３図のシステム・バス・イン
タフエース内の回路の詳細を例示したブロツク図
である。 第１５図は、第１４図のシステム・バス・イン
タフエースに示されたメツセージ制御回路の詳細
なブロツク図である。 第１６図は、クロツク信号X0及びX1の性質を
例示した波形図である。 第１７Ａ図、第１７Ｂ図及び第１７Ｃ図は、第
１４図のシステム・バス・インタフエースの一般
的動作を例示した流れ図である。 第１８図、第１９図及び第２０図は、第１図及
び第２図のデータ処理システムにメツセージが送
信される３つの模範的場合を例示した図である。 第２１図は、各サブシステムの局部メモリーの
内容を例示した図である。 第２２Ａ図及び第２２Ｂ図は、第２１図の局部
メモリーのメールボツクス（郵便箱）エントリの
ホーマツトを例示した図である。 第２３図は、第１４図に表わしたDMAと、制
御及びステータス・レジスタとの詳細を例示した
ブロツク図である。 第２４図は、第２３図のコマンド・レジスタの
内容を例示した図である。 第２５図は、第２３図のステータス・レジスタ
の内容を例示した図である。 第２６図は、第１４図のシステム・バス・イン
タフエースに表わしたスワンプ（swamp）回路
及び遊び検出回路の詳細なブロツク図である。 第２７図は、データ処理システムの代替実施例
を例示する簡潔ブロツク図である。 第２８図は、第２７図のデータ処理システムの
１つの局内の複数のサブシステムを詳細に表わし
た簡潔ブロツク図である。 第２９図は、第２８図の局の電気的折返路を与
える配線パターンを例示した図である。 第３０図は、第２８図のデユアル−チヤンネ
ル・システム・バスに対する各サブシステム又は
モジユールの接続を表わしたシステム・バス・イ
ンタフエースの簡潔ブロツク図である。 第３１図は、第３０図のシステム・バス・イン
タフエース内の回路を詳細に表わしたブロツク図
である。 第３２図は、第３１図のシステム・バス・イン
タフエースのメツセージ制御回路の詳細なブロツ
ク図である。 第３３図は、第３１図のシステム・バス・イン
タフエースのチヤンネル選択回路の中の回路を例
示したブロツク図である。 第３４図は、第３１図のシステム・バス・イン
タフエースのメツセージ制御回路に使用するため
のリトライ（retry）回路の簡潔ブロツク図であ
る。 第３５図は、第３４図のリトライ回路の動作を
例示した流れ図である。 発明を実施するための最良の形態 Ａ データ処理システム１０（一般） 次に、第１図を見ると、そこには全体的且つ
簡潔的形態でデータ処理システム１０が表わさ
れている。該データ処理システム１０は各々が
共同するケーブル１４によつて中央スター・カ
プラ１６にリンクされている複数の局１２を有
する。各ケーブル１４は第１の送信ライン１８
と第２の送信ライン２０とからなる。スター・
カプラを使用するシステムには慣用的であるよ
うに、スター・カプラ１６は複数の局のいずれ
か１つで発生し、送信した信号をその局と共同
する第１の送信ライン１８から受信する。その
後、スター・カプラはその信号を発生した局を
含むすべての局に対して該信号を送信又は返信
するために、第２の送信ライン２０のすべてに
その信号を発信する。 更に詳細に後述するように、この発明の実際
の実施に際しては、各局１２は１個の同一キヤ
ビネツト内に収容されたデータ処理設備を含む
ように企図される。故に、データ処理システム
１０を実際の物理的形態で見るならば、各々が
データ処理設備を収容する複数のキヤビネツト
と、ケーブル１４によつてそれらキヤビネツト
の各々に接続されたスター・カプラ１６を収容
する中央設置のキヤビネツトとを見ることがで
きる。 後程明らかになる理由から、好ましい形態の
データ処理システム１０は局内網（local
network）である。すなわち、局１２の設置場
所は長距離間隔離れていないということに注目
するべきである。従つて、各ケーブル１４は、
例えば、300フイート（約91メートル）より長
くなく、たぶん局のすべては１箇の建物内に設
置されるであろうし、すべての実際上の目的の
ために単一の“コンピユータ・システム”とみ
なされる。 更に、スター・カプラ１６は、その好ましい
形態では、光学スター・カプラであることに注
意を要する。従つて、各局１２からは光信号が
発生し、第１の送信ライン１８を介してスタ
ー・カプラ１６に伝送され、その後、スター・
カプラ１６は第２の送信ライン２０を介して局
１２のすべてに対してそれら光信号を返送す
る。第１及び第２の送信ライン１８，２０は
各々が単一の光フアイバから成り、適当に被覆
され、共に包装されてケーブル１４を形成す
る。 次に、第２図を見ると、そこにはこの発明の
一面によるデータ処理システム１０の詳細が表
わされている。第２図に見られるように、各局
１２は複数のサブシステム２４を含む。その各
局におけるサブシステム２４は図面では点線で
囲まれており、それは物理的にも同一キヤビネ
ツトの中に収納されていることを表わす。各第
１の送信ライン１８はキヤビネツト又は局１２
内の共同する内部送信ライン１８A′を持ち、
各第２の送信ライン２０も同じくキヤビネツト
又は局１２内にある共同する内部送信ライン２
０Ａを持つ。サブシステム２４の各々は各サブ
システムが内部送信ライン１８Ａを介してメツ
セージを送信し、内部送信ライン２０Ａを介し
てメツセージを受信するというように、内部送
信ライン１８Ａ，２０Ａに接続される。 この発明の好ましい形態では、送信ライン１
８Ａ，２０Ａは各々が同軸電線又はケーブルに
よつて形成され、電気信号を搬送する。該電気
信号は光学インタフエース（第２図に表わして
いない）によつて送信ライン１８，２０の光信
号から変換され、又は光信号に変換される。加
えて、十分に後述するように、サブシステム２
４の各々は送信ライン１８Ａ，２０Ａに対する
ほかのすべてのサブシステムの接続を中断する
ことなく、その内部電送ライン１８Ａ，２０Ａ
に接続又は結合することができる。従つて、デ
ータ処理システム１０は、そのサブシステムは
各局１２内で内部送信又は電送ライン１８Ａ，
２０Ａに沿つた場所に追加接続することができ
るため、容易に拡張しうる利点を持つ電気シス
テムを提供するものであるということがわか
る。 いずれか１つのサブシステム２４から送られ
たメツセージ若しくは情報パケツトはサブシス
テム２４の全部に伝送（放送）されるため、１
つのサブシステム２４からほかのサブシステム
２４に対してメツセージ・パケツトを接続する
通路の選択若しくは制御が行われない。従つ
て、サブシステム２４は、メツセージ・パケツ
トの送信若しくは受信のために、対の第１及び
第２の内部送信ライン１８Ａ，２０Ａのすべて
と、第１及び第２の送信ライン１８，２０のす
べてと、スター・カプラ１６とをひとまとめに
してあたかも単一バスであるかのように動作す
る。このみせかけの単一バスを、この発明の説
明のために、以下“システム・バス”と呼ぶこ
とにする。 第３図には、１つの局１２のキヤビネツト内
にあるサブシステムの詳細を表わす。そこに見
られるように、それらサブシステムはプロセツ
サ・モジユール２４Ａ、メモリー・モジユール
２４Ｂ及びＩ／Ｏモジユール２４Ｃとして表わ
してある。これらプロセツサ・モジユール２４
Ａ、メモリー・モジユール２４Ｂ、及びＩ／Ｏ
モジユール２４Ｃの各々はシステム・バス・イ
ンタフエース２８を介して内部送信ライン１８
Ａ，２０Ａに接続される。各システム・バス・
インタフエース２８は第１３図乃至第１７Ｃ図
について詳細に後述するように、システム・バ
スに送信するメツセージを符号化する回路と、
該システム・バスに送信されるメツセージにプ
リアンブル、ポストアンブル、フラグ及び
CRCビツトを加える回路と、システム・バス
から受信したメツセージをデコードする回路
と、受信メツセージのエラーを検査する回路
と、システム・バスが共同するサブシステム２
４から送信可能となる送信前の遊び状態にある
かどうかシステム・バスを監視する回路と、他
のモジユールからのメツセージがこの送信メツ
セージを妨害しているかどうかを確認するため
にその共同するサブシステムから送信されたメ
ツセージと受信メツセージとを比較する回路
と、プロセツサ・コマンドを反復することなく
共同するサブシステムの局部メモリーからデー
タを読出し若しくは局部メモリーにデータを書
込むことができるようにするためにDMA（直
接メモリー・アクセス）作用を実行する回路と
を含んで構成される。 各プロセツサ・モジユール２４Ａと、メモリ
ー・モジユール２４Ｂと、Ｉ／Ｏモジユール２
４Ｃとの夫々に接続されているシステム・バ
ス・インタフエース２８は、第４図について後
述する回路及びＴ−カプラによつて内部送信ラ
イン１８Ａ，２０Ａの各々に接続される。次
に、内部送信ライン１８Ａ，２０Ａは、第３図
に見られるように、光ソース３４と光検出器３
６とを含む光学インタフエース回路３２によつ
て外部光学送信ライン１８，２０に結合或いは
接続される。 なお、第３図に見られるように、内部送信ラ
イン１８Ａはプロセツサ、メモリー、Ｉ／Ｏの
各モジユールに接続され、第３図で右の方を指
している矢印４０で例示しているような一方の
方向にメツセージを送信する。内部送信ライン
２０Ａは他方でプロセツサ、メモリー、Ｉ／Ｏ
の各モジユールに接続され、第３図で左の方を
指している矢印４２で例示しているような反対
方向に信号を搬送する。内部送信ライン１８Ａ
を送信されるメツセージは電気信号の形のもの
であり、光学ソース３４で光信号に変換され、
光学送信ライン１８に送信されて、光学スタ
ー・カプラ１６に搬送される。次に、光学スタ
ー・カプラ１６は光学送信ライン１８のいずれ
かから受信した光信号をそのメツセージを発生
したキヤビネツト若しくは局１２に対するもの
を含むすべての光学送信ライン２０に返送す
る。第３図に見られるように、送信ライン２０
の光信号は各キヤビネツト若しくは局１２の光
検出器３６で受信し、電気信号に変換されて内
部送信ライン２０Ａに通される。プロセツサ、
メモリー、Ｉ／Ｏの各モジユールは、ちようど
そのとき同一メツセージを送信しているであろ
うモジユールを含むすべてのモジユールが、内
部送信ライン２０Ａを介して送信されてきたメ
ツセージ又は信号を受信する。 この発明の代替形式として、内部送信ライン
１８Ａ，２０Ａを夫々直接外部ライン１８，２
０に接続することもでき、又は一体的に形成す
ることさえできる。すなわち、例えば、内部送
信ライン１８Ａを光学ラインにし、外部光学送
信ライン１８の一体的終端部にすることがで
き、内部送信ライン２０Ａも光学ラインとして
外部光学送信ライン２０の一体的終端部とする
よう構成することができる。そのような場合、
光学インタフエース３２はなく、各システム・
バス・インタフエース２８は適当な光学Ｔ−カ
プラによつて内部送信ライン１８Ａ，２０Ａに
接続される。 しかし、第１図乃至第３図に示すようなシス
テム１０に使用するような電線１８Ａ，２０Ａ
を使用するのは、安価な電気同軸ケーブルとＴ
−コネクタを使用することができるために好ま
しい方法である。電気導体はキヤビネツト若し
くは局１２内で無線周波障害（RFI）及び電磁
障害（EMI）から適当に遮蔽される。局１２
の各々から離れる光学送信ライン１８，２０は
それが光学フアイバであるため、RFI及びEMI
を受けないので、そこには好ましいものであ
る。 Ｂ バス・ドライバ回路４６及びバス・レシーバ
５８ 第４図には、システム・バス・インタフエー
ス２８を内部送信ライン１８Ａ，２０Ａに対
し、物理的且つ電気的に接続する各該システ
ム・バス・インタフエース内の回路が例示して
ある。図示するように、モジユール若しくはサ
ブシステム２４のいずれか１つから送信された
メツセージがシステム・バス・インタフエース
２８のバス・ドライバ回路４６を通過する。バ
ス・ドライバ回路４６はシヨツトキ
（Schottky）TTLドライバ４８を含み、その出
力がトランジスタ５０を介して送信ライン１８
Ａに接続される。トランジスタ５０のエミツタ
は適当な普通の同軸Ｔ−カプラ５２によつて物
理的にライン１８Ａに接続される。トランジス
タ５０のコレクタは電源＋Ｖに接続され、抵抗
５４はトランジスタ５０のベースと電源＋Ｖと
の間に接続される。送信ライン１８Ａに出力さ
れた信号は両方向に伝搬しようとするが、矢印
４０（第３図及び第４図）の方向に伝搬した信
号のみが光学インタフエース３２（第３図）で
光信号に変換され、スター・カプラ１６に送ら
れる。 引続き、第４図において、送信ライン２０Ａ
を介して光検出器３６（第３図）から矢印４２
の方向に伝搬する信号は同軸Ｔ−カプラ５６を
用いて、TTLライン・レシーバ５８を含むバ
ス・レシーバ回路に送信される。レシーバ５８
で受信したメツセージはシステム・バス・イン
タフエース２８を通過した後、共同するモジユ
ール２４Ａ，２４Ｂ又は２４Ｃに供給される。 Ｃ スター・カプラ１６，１６Ａ，１６Ｂ，１６
Ｃ かくして、スター・カプラ１６によつて局１
２がリンクされていても、データ処理システム
１０は容易に拡張可能であるということが上記
の説明から明らかとなつたであろう。各局１２
のキヤビネツト内にある内部送信ライン１８
Ａ，２０ＡはＴ−カプラ５２，５６を用いて非
破壊的にタツプを出すことができる。従つて、
追加することができるプロセツサ・モジユール
２４Ａ、メモリー・モジユール２４Ｂ、Ｉ／Ｏ
モジユール２４Ｃの数は、各キヤビネツト内に
モジユールを設置するに十分な容積がある限
り、理論上無制限（無制限のバス容量が与えら
れる）である。 処理若しくはメモリーの要求が増加したとき
に、データ処理システムを拡張することができ
るということが期待されるため、最初小さい容
量のコンピユータだけを必要とする顧客にとつ
ては、１個のキヤビネツト若しくは局１２から
成るシステム１０の使用で十分であろう。その
ような場合、処理及びメモリーの増加が要求さ
れたときに、使用者は、まず最初、上記１個の
同じ局内にサブシステム２４を追加することが
できる。その後、更に増加を必要としたとき
に、使用者ははじめて複数の局若しくはキヤビ
ネツトをリンクするために、スター・カプラ１
６を用いるようにすることができる。最初、唯
１つの局若しくはキヤビネツトを必要とした場
合には、外部送信ライン１８とスター・カプラ
１６及び外部送信ライン２０とで形成されるそ
の局に対するシステム・バスの折返し送信路
は、第３図の点線で見られるように、一本の接
続送信ライン６２で置換えることができる。該
接続送信ライン６２は同軸電線から成り、２本
の内部送信ライン１８Ａ，２０Ａ間の電送路を
提供する。そこに接続ライン６２を設け、第３
図の局１２内のモジユール２４Ａ，２４Ｂ，２
４Ｃのいずれか１つがメツセージを送信する場
合、そのメツセージはライン１８Ａを伝送さ
れ、接続ライン６２を横切り、ライン２０Ａに
沿つてそのモジユールの各各に戻される。勿
論、接続ライン６２が使用されるときには光学
インタフエースの必要はない。 次に、第５図を見ると、そこには１つの好ま
しい形のスター・カプラ１６の詳細が表わして
ある。スター・カプラ１６は受動スター・カプ
ラであり、それは受信した光信号の増幅も再生
成をもしないことを意味する。第５図に見られ
るように、スター・カプラ１６は円筒ガラス心
から成る混合要素或はロツド６４を含み、各外
部送信ライン１８（第１図、第２図、第３図）
の１つを構成するフアイバは混合ロツドの一端
面６６で終端する端部を持つ。又、各外部送信
ライン２０（第１図、第２図、第３図）の１つ
を構成する光学フアイバは混合ロツド６４の反
対側の端面６８で終端する端部を持つ。従来同
様、スター・カプラ１６は、送信ライン１８，
２０の各フアイバが混合ロツド６４の端面６
６，６８と光学的に整合されるように作られ
る。 送信ライン１８のいずれか１つから端面６６
を通して混合ロツド６４に光信号が送信される
と、該光信号は混合ロツドを通して対抗する端
面６８に均等に分配され、送信ライン２０の
各々に送出される。 第５図に示すようなスター・カプラ１６の機
能を実行する市販の受動スター・カプラ１６は
例えばSpectronics Incorporated
（Rechardson、Texas）販売の16ポート・スタ
ー・カプラ（製品番号SPX3720）を使用する
ことができる。 もし、データ処理システム１０が能動スタ
ー・カプラの使用を正当と認める程十分に長い
光学送信ラインを使用するような状況下におい
て、第６図に示すような代替のスター・カプラ
１６Ａがより適切である。能動スター・カプラ
１６Ａは送信ライン１８の１つを使用して局１
２のいずれか１つから受信した光信号を増幅し
て後、その増幅した光信号を送信ライン２０を
用いて局１２のすべてに返送する。第６図に見
られるように、各局１２と共同する各対の送信
ライン１８，２０は光学カプラ７４によつてス
ター・カプラ１６Ａに接続される。送信ライン
１８のいずれか１つから受信した信号はカプラ
７４を通して光学フアイバ７６に送られる。そ
の後、各フアイバ７６の信号はテーパード・ウ
エーブガイド８０に送られ、そこで光信号は光
検出器８２に向けられる。光検出器８２は光信
号を電気信号に変換し、電気信号は電気増幅器
８４で増幅される。増幅された電気信号は適当
なソース・ドライバ回路及び光学インタフエー
スを含む光ソース８６に送られて、そこから複
数の光学フアイバ８８に増幅した光信号を供給
する。フアイバ８８の各々はカプラ７４におい
て送信ライン２０の各１に結合されて、増幅し
た光信号を各局１２に返送する。電源９０は光
検出器８２、増幅器８４、光ソース８６に対し
て十分な動作電圧を提供する。第６図のスタ
ー・カプラ１６Ａのような能動光学スター・カ
プラの更に詳細な説明については、AmarJ.
Singhに発行した米国特許第4234968号を参照
するとよい。 この好ましい実施例においては、データ処理
システム１０のスター・カプラ１６は光学スタ
ー・カプラであり、局１２の各々をスター・カ
プラに接続する送信ライン１８，２０は光学フ
アイバ又はラインであるが、この発明の範囲内
で他の形式のスター・カプラを使用することも
できることを理解すべきである。第７図に表わ
す電気スター・カプラ１６Ｂはスター・カプラ
が電気信号を受信し送信する回路を含むもので
あり、代替的にデータ処理システム１０に使用
することができるものである。 第７図に例示するように、対の外部送信ライ
ン１８′及び２０′が局１２と上記のスター・カ
プラ１６Ｂとをリンクする。その各ライン１
８′，２０′は前述の好ましい実施例に使用した
ような光学フアイバではなく、対の撚線電気導
体から成るものである。各送信ライン１８′の
導体は局１２の１つから電気信号を搬送し、シ
ングル出力ライン・レシーバ９０の入力端子に
接続される。各送信ライン２０′の導体はシン
グル入力ライン・ドライバ９２の出力端子に接
続されて、スター・カプラ１６Ｂからの電気信
号を局１２の１つに返送する。各レシーバ９０
の出力と各ドライバ９２の入力とは共通電線９
４で接続される。従つて、いずれか送信ライン
１８′の１つからレシーバ９０の１つが信号を
受信すると、その信号は共通電線９４を通して
各ドライバ９２に供給される。各ドライバ９２
はその信号を共通電線９４から送信ライン２
０′の各々に供給して、局１２の全部にその信
号を返送する。レシーバ９０はライン・レシー
バ回路No.10115を用いてもよく、ドライバ９２
はオア−ノア回路No.10101を用いてもよい。両
回路ともSignetics、Inc.（California、
Sunnyvale）から購入することができる。又、
スター・カプラ１６Ｂは普通の電源（図示して
いない）を含めることができ、レシーバ９０及
びドライバ９２に適当な動作電圧を供給する。 第８図に表わす磁気スター・カプラ１６Ｃも
データ処理システム１０に代替的に使用するこ
とができる。外部送信ライン１８′，２０′も上
記同様、一対の撚電気導体で構成することがで
き、その各送信ライン１８′，２０′はコア又は
ロツド１００に沿つて設けられた夫々のコイル
９６及び９８に形成することができる。コイル
９６はコイル９８に対して反対に巻かれる。ロ
ツド１００はフエライトのような適当な強磁性
材料から成り、そのため、送信ライン１８′の
いずれか１つから電気信号を受信すると、ロツ
ド１００内の磁束に変化を生じさせ、対応する
信号が送信ライン２０′の各々に供給される。
スター・カプラ１６Ｃは適当な遮蔽キヤビネツ
ト内に設けることができるが、第７図の電気ス
ター・カプラ１６Ｂとは異なり、受動であつ
て、電源を必要としない。 Ｄ モジユール２４Ａ，２４Ｂ，２４Ｃ 再び第３図を参照する。前に注意したよう
に、各局１２内で内部送信ライン１８Ａ，２０
Ａに沿い、メモリー・モジユール２４Ｂ及びプ
ロセツサ・モジユール２４Ａを追加しうる能力
はシステム１０がそのメモリー容量又は処理容
量のいずれかを希望に応じて増加することがで
きるようにする。プロセツサ・モジユール２４
Ａ、メモリー・モジユール２４Ｂ、Ｉ／Ｏモジ
ユール２４Ｃは内蔵式（Self−contained）と
して考慮することができ、その回路の多くは１
個又は数個のVLSI（超大規模集積回路）チツプ
に夫々形成することができる。各モジユールは
自己のプロセツサとそのプロセツサで処理され
るべきデータを記憶する局部メモリーとを持
つ。しかし、従来のシステムとは対照的に、第
１図のデータ処理システム１０は通常の処理の
仕事に加え、メモリー若しくは周辺装置の動作
の制御の両方を実行するような単独プロセツサ
を持たない。むしろ、各メモリー・モジユール
２４Ｂは自己のモジユールのメモリー動作を管
理し、どのプロセツサ・モジユール２４Ａから
も独立してこれらメモリー動作を管理するに十
分な処理能力を有する。加えて、各処理モジユ
ール２４Ａは該プロセツサ・モジユールがどの
メモリー・モジユールをも頻繁にアクセスする
必要がないようにするために、ほかのモジユー
ルと共有していない十分な容量のメモリーを所
有する。 勿論、データ処理システム１０は適当なデー
タ・エントリ及びデータ出力点を必要とし、そ
れらは各々Ｉ／Ｏモジユール２４Ｃで提供され
る。各Ｉ／Ｏモジユール２４Ｃは下記で詳述す
るように、周辺装置に接続され、必要な処理及
びメモリー能力を含んで、周辺装置と処理モジ
ユール２４Ａ或はメモリー・モジユール２４Ｂ
の１つとの間のデータ転送を管理する。 第９図、第１０図、第１１図は、各プロセツ
サ・モジユール２４Ａ、メモリー・モジユール
２４Ｂ及びＩ／Ｏモジユール２４Ｃ夫々の構造
を詳細に表わす。 １ プロセツサ・モジユール２４Ａ まず、第９図を参照する。そのプロセツ
サ・モジユール２４Ａは、作業プロセツサ１
０６と局部プロセツサ・メモリー１０８とを
含むということがわかる。作業プロセツサ１
０６と局部メモリー１０８とは内部プロセツ
サ−メモリー（Ｐ−Ｍ）バス１１０で接続さ
れる。そのようにして、従来方式に従い、作
業プロセツサは局部メモリー１０８のアドレ
ス可能なメモリー場所からソフトウエア・イ
ンストラクシヨンを読出し、及び局部メモリ
ー１０８のアドレス可能なメモリー場所から
データを読出し、そこにデータを書込むよう
にすることができる。“作業プロセツサ”の
言葉は、プロセツサ１０６がソフトウエア・
プログラムの実際の遂行を実施し、データ処
理システム１０に供給する作業又は仕事を完
成するようにステツプするため、その“プロ
セツサ１０６”を呼ぶ場合に使用される。作
業プロセツサ１０６は共同する局部メモリー
１０８に関係する或るメモリー管理動作を実
行することはできるが、メモリー・モジユー
ル２４Ｂに対しては、非常に稀にしか行なわ
れないような単にデータを要求し、又は供給
する以外には、メモリー・モジユール２４Ｂ
内で実行されるいかなるメモリー動作をも制
御することはない。 局部メモリー１０８は普通のプロセツサ・
キヤツシユ（Cache）メモリーに見られるよ
うな適当な高速アクセス・メモリーでよい。
そのため、局部メモリーのソフトウエア及び
データは作業プロセツサ１０６が使用する必
要があるときに、すばやく供給することがで
きる。しかし、局部メモリー１０８は、作業
プロセツサが与えられたジヨブ又は仕事の完
遂のために通常必要とするデータをその局部
メモリー１０８に十分記憶しておかなければ
ならないために十分な大きさであり、事実、
従来のキヤツシユ・メモリーより大きいもの
である。プロセツサ・モジユール２４Ａが大
きなデータ・ブロツクを必要としたときにの
み、作業プロセツサ１０６はメモリー・モジ
ユール２４Ｂの１つ若しくはＩ／Ｏモジユー
ル２４Ｃの１つにデータを要求するリクエス
トを送らなければならない。その結果、プロ
セツサ・モジユール２４Ａとメモリー・モジ
ユール２４Ｂとの全部を相互に接続するシス
テム・バスは過度のデータ・リクエスト数で
混雑することはない。むしろ、各作業プロセ
ツサは、仕事を完成するために必要なデータ
をひんぱんに自分の局部メモリー１０８内か
ら見つけ出すことができる。作業プロセツサ
１０６がメモリー・モジユール２４Ｂの１つ
にのみ記憶されているデータ・ブロツクを必
要とするか、Ｉ／Ｏモジユール２４Ｃの１つ
を通して周辺装置から得なければならないデ
ータ・ブロツクを必要とする場合には、リク
エストを放送する。リクエストは必要とする
データを持つモジユール（とデータを要求し
ているモジユールと）のアドレス又は同一性
を含むメツセージの形式でシステム・バスに
出力されるため、アドレスされたモジユール
はリクエストを受信し、それに対して動作す
ることができる。 ２ メモリー・モジユール２４Ｂ 第１０図に表わすメモリー・モジユール２
４Ｂはメモリー・プロセツサ１１２と、高速
メモリー１１６及び大容量バルク・メモリー
１１８を有する局部メモリー１１４とを含
む。メモリー・プロセツサ１１２は内部プロ
セツサ−メモリー（Ｐ−Ｍ）バス１２０によ
つて高速メモリー１１６及びバルク・メモリ
ー１１８に接続され、プロセツサ・モジユー
ル２４Ａのいずれか１つからのリクエストに
応答して、高速メモリー１１６又はバルク・
メモリー１１８のいずれかに記憶されている
データを呼出すことができるようにする。該
高速メモリー及びバルク・メモリーは従来の
階層的構造に配置され、高速メモリー１１６
は高速アクセスRAMであり、バルク・メモ
リー１１８は、例えば、アクセス速度は遅い
が高速メモリー１１６より相当大きな記憶容
量を持つ磁気デイスクで良い。メモリー・プ
ロセツサ１１２は、下述するように、高速メ
モリー１１６とバルク・メモリー１１８間の
データの転送を含む多数のメモリー管理動作
を実行する。 メモリー・プロセツサ１１２は多くの従来
形データ処理システムにおいて、中央作業プ
ロセツサが実行するような多くのメモリー動
作を実行するようマイクロプログラムされ
る。 メモリー・プロセツサ１１２によつてこれ
らの動作を実行することにより、プロセツ
サ・モジユール２４Ａとメモリー・モジユー
ル２４Ｂ間で必要なリクエスト又はコマンド
は非常に減じられ、プロセツサ・モジユール
２４Ａとメモリー・モジユール２４Ｂ間の相
互の通信を少くし、作業プロセツサ１０６が
動作するソフトウエアに対する影響を最低に
して、容易にデータ処理システム１０を拡張
しうるようにする。 メモリー・プロセツサ１１２で実行するメ
モリー動作の形式は次のものを含む。 (1) 読出リクエスト、書込リクエスト及びそ
の他のメモリー呼出動作を受信し、その動
作を行う。 (2) １つのプロセツサ・モジユール２４Ａに
よつてデータが呼出されたなら、その他の
全プロセツサ・モジユール２４Ａに対して
は該データは呼出不能にすることができる
ように所有権制御を行う。 (3) 他方だけが呼出したデータを各々２つの
プロセツサ・モジユール２４Ａが要求した
ため、該２つのモジユール２４Ａが停頓す
るのを避けるために全体的な要求管理作用
を実行する。 (4) そこに向けられたキユー保有メツセージ
のトツプにあるメツセージを取り上げ、又
は作用するメツセージを各プログラムが自
由に採用しうるというようにするために、
メモリー・モジユールに記憶され、種々の
プロセツサ・モジユール２４Ａで実行する
プログラムに送られ及びそこから送られる
メツセージのリスト又はキユーを保持する
ことによつて、キユー管理作用を実行す
る。 (5) プロセツサ・モジユール２４Ａの１つに
よつて行われる各ジヨブに対して開始時間
及び終了時間を与えることができるように
時刻（time−of−day）サービスを実行す
る。 (6) もし、フアイル又はデータ・ブロツクが
壊れるか若しくはメモリー・モジユールが
壊われ、データが危機的状態の場合に、プ
ロセツサ・モジユールによつて複製フアイ
ルを呼出すことができるようにするため
に、独立のメモリー・モジユールを使用し
て一定のデータ・フアイルを複製する。 (7) メモリー・モジユール内で高速メモリー
１１６と低いアクセス速度のバルク・メモ
リー１１８間でデータを転送する。 (8) プロセツサ・モジユールが関係データの
物理的場所を知る必要がないようにするた
め、バルク・メモリー内のスペースを管理
し、配置する。 ３ Ｉ／Ｏモジユール２４Ｃ 第１１図はＩ／Ｏモジユール２４Ｃを詳細
に表わす。そこに例示するＩ／Ｏモジユール
２４ＣはＩ／Ｏプロセツサ１２２、局部Ｉ／
Ｏメモリー１２４、及びＩ／Ｏインタフエー
ス回路１２６を含む。Ｉ／Ｏプロセツサ１２
２は内部プロセツサ−メモリー（Ｐ−Ｍ）バ
ス１２８によつて局部Ｉ／Ｏメモリー１２４
及びＩ／Ｏインタフエース回路１２６に接続
される。Ｉ／Ｏインタフエース回路１２６
は、キーボード、CRTデイスクプレイ、プ
リンタ、磁気テープ・ユニツト又は同様なも
ののような周辺装置に接続される。 データはＩ／Ｏモジユール２４Ｃによつ
て、システム１０内に転送され、又はシステ
ム１０から転送することができる。もし、プ
ロセツサ・モジユール２４Ａ又はメモリー・
モジユール２４Ｂのいずれかが周辺装置から
のデータを必要とするなら、周辺装置に接続
されるＩ／Ｏモジユール２４Ｃの着信先アド
レスを持つメツセージがシステム・バスを介
して送信され、局部Ｉ／Ｏメモリー１２４に
記憶される。Ｉ／Ｏプロセツサ１２２は局部
Ｉ／Ｏメモリー１２４に記憶されているメツ
セージを使用してデータを得るための特定の
コマンドを発生するだろう。そのコマンドは
Ｉ／Ｏインタフエース回路１２６を介して周
辺装置に送られる。データは周辺装置から返
送され、Ｉ／Ｏプロセツサ１２２がそのデー
タを含むメツセージを組立てるまで、局部
Ｉ／Ｏメモリーに記憶される。そのメツセー
ジはデータを要求又はリクエストするモジユ
ールの着信先アドレスを持ち、システム・バ
スを通して送信又は放送される。 勿論、他の状況下では、周辺装置自体もデ
ータの転送を始動することができる。そのよ
うな場合には、周辺装置は局部Ｉ／Ｏメモリ
ー１２４にデータを負荷し、それに応答して
Ｉ／Ｏプロセツサ１２２はデータを含むメツ
セージを選ばれたメモリー又はプロセツサ・
モジユールに送信する。 図示してはいないが、どのモジユール２４
Ａ，２４Ｂ，２４Ｃでも、例えば、完全に独
立した第２のシステム・バスを、別の第２の
システム・バス・インタフエース（図示して
いない）を用いて該モジユールのＰ−Ｍバス
に接続することによつて、１本以上のシステ
ム・バスに接続することができる。その上、
モジユールのどれも、追加のシステム・バ
ス・インタフエース（図示していない）を用
いて、そのモジユールと一定の他のモジユー
ル間でだけデータを転送するために単独に使
用することができる追加のシングル・バスに
接続することもできる。この発明の部分では
ないが、そのようなシングル・バスによる接
続は、２つのサブシステム又はモジユールが
相互にのみ通信する必要がある場合では、上
記のシステム・バスの使用は不相応であるか
ら、そのような場合、上記シングル・バスは
便利であろう。 Ｅ メツセージ・ホーマツト 第１２Ａ図及び第１２Ｂ図にはメツセージの
ホーマツトが表わされており、それはシステ
ム・バスを通してモジユール又はサブシステム
２４のいずれかから他のサブシステム２４の１
つに送信される。各メツセージは、図面では多
数のフイールドを持つように表わされ、各フイ
ールドのバイトの数はそのフイールドの上の括
弧内に表わしてある。第１２Ａ図及び第１２Ｂ
図に見ることができるように、メツセージは２
つの形式のうちの１形式でよい。すなわち、 (1) ヘツダ専用メツセージ、又は (2) ヘツダ及びデータ・メツセージである。 後程明確にする理由から、各メツセージは常
にシステム・バスの遊び状態が先行し、該遊び
状態が後に続くようにする。 “ヘツダ専用メツセージ”はメツセージがデ
ータ又はサービスの要求、ステータスに関する
情報又は量が制限されたデータ情報等のみを含
む場合に、一方のサブシステムから他方に送ら
れるメツセージである。他方、“ヘツダ及びデ
ータ・メツセージ”はヘツダ制御情報と、着信
先サブシステムの局部メモリーに記憶されるべ
き同行のデータ・ブロツクとを含み、一方のサ
ブシステムから他方に送信されるメツセージで
ある。それら一般的に“ヘツダ専用”（header
−only）又は“ヘツダ及びデータ”（header
and data）形式と呼ばれる形式のメツセージ
は当業者に周知のものであり、結局、そのよう
なメツセージが個々のサブシステム２４を動作
させる一般的方法はこの発明の部分を形成する
ものではなく、これ以上詳細な説明を要しな
い。 次に、特に第１２Ａ図を参照する。そこに
は、ヘツダ専用メツセージが下記の順序で10フ
イードあることがわかる。 (1) プリアンブル (2) 第１のシングル・フラグ (3) 着信先アドレス (4) ソース・アドレス (5) OPコード (6) オプシヨナル・ヘツダ・データ (7) 周期的冗長コード（CRC） (8) 第２のシングル・フラグ (9) ポストアンブル (10) ポスト−ポストアンブル（PP） ヘツダ専用メツセージのプリアンブルはメツ
セージが始まることをすべての受信サブシステ
ムに表示する。プリアンブルは送信サブシステ
ムがシステム・バスに遊び状態を検出した後で
のみ発生する。プリアンブルは、例えば２つの
フラグ・キヤラクタから成る。この発明の好ま
しい形式では、各フラグ・キヤラクタは次のよ
うに１バイト（８ビツト）から成るものを企図
している。すなわち、例えば“01111110”であ
る。 プリアンブルの発生後、シングル・フラグ・
キヤラクタを発生し、その後そのメツセージの
指定着信先のアドレス又は複数のアドレスをサ
ブシステムの各々に表示する２つの１バイト着
信先アドレスを発生する。更に後述するよう
に、各サブシステム２４と共同するシステム・
バス・インタフエース２８はその共同するサブ
システム独自のアドレス又はその共同するサブ
システムを含むサブシステム・グループのグル
ープ・アドレスを認識する回路を含む。 この発明の好ましい形式では、各サブシステ
ム２４に付随する唯一の１バイト・アドレスに
加え、数個の１バイト・グループ・アドレスが
あり、それらは下記のものを含むことが企図さ
れる。 (1) メモリー・モジユール・グループ・アドレ
ス (2) アプリケーシヨン若しくは作業プロセツ
サ・モジユール・グループ・アドレス (3) Ｉ／Ｏプロセツサ・モジユール・グルー
プ・アドレス (4) データ・ベース・プロセツサ・モジユー
ル・グループ・アドレス 必要に応じてその他の利用可能なグループ・
アドレスを割当てることができる。 着信先アドレス・フイールドがメモリー・モ
ジユール・グループ・アドレスを表わすアドレ
スを持つときには、データ処理システム１０の
中のすべてのメモリー・モジユールは着信先サ
ブシステムであり、メツセージの送信が成功し
た場合には、その全メモリー・モジユールが送
信したメツセージを受信してそれに作用する。
同様にして、着信先フイールドが作業プロセツ
サ・モジユール・グループ・アドレスを含む場
合には、ユーザ若しくはアプリケーシヨン・タ
スクを実行する該システム１０内の全プロセツ
サ・モジユールはそのメツセージを受信して作
用する。又、着信先フイールドがＩ／Ｏプロセ
ツサ・モジユール・グループ・アドレスを含む
場合には、入力／出力作用を実行するシステム
内の全プロセツサはそのメツセージを受信して
作用する。最後に、着信先フイールドがデー
タ・ベース・プロセツサ・モジユール・グルー
プ・アドレスを含む場合には、データ・ベース
作用を実行するデータ処理システム１０内の全
プロセツサ・モジユールは送信されたメツセー
ジを複写し、それに作用する。データ・ベー
ス・プロセツサ・モジユールはメモリー・モジ
ユールと類似するが、必要なプログラミングを
所有することができ、マージ（merge）、ソー
ト（sort）又はそのほかそのような記憶データ
に対する一定の処理作用を実行する。 着信先アドレス・フイールドは２バイト幅で
あるため、それは独自の２つのサブシステム・
アドレスか、２つのグループ・アドレスか、又
は１つのサブシステム・アドレスと１つのグル
ープ・アドレスを含むことができる。加えて、
そのアドレスはメツセージを送信している正に
送信中のサブシステムに対するアドレスとする
ことができないという理由はない。 又、第１２Ａ図には、ヘツダ専用メツセージ
のソース・アドレス・フイールドを見ることが
できる。それは１バイト情報から成り、着信先
アドレス・フイールドの後に続く。ソース・ア
ドレスはメツセージの発生源を着信先サブシス
テムに知らせる。すなわち、該発生源はシステ
ム・バスにメツセージを発生するサブシステム
である。１バイトから成るオペレーシヨン
（OP）コード・フイールドはソース・アドレス
の後に続き、送信しているメツセージの種類を
着信先サブシステムに表示する。OPコードは
その最上位ビツトで、そのメツセージが第１２
Ａ図のようなヘツダ専用メツセージであるか、
第１２Ｂ図のようなヘツダ及びデータ・メツセ
ージであるかを指示するようにしている。その
上、OPコードの残りのビツトは着信先システ
ムに対しそのメツセージが表示するコマンドの
種類を表示する。これらコマンド及びコマンド
に応答する着信先サブシステムの特定の動作は
この発明の部分を形成しないので、こので詳細
に説明することは避ける。勿論、サブシステム
が実行するタスクの種類に従つて、OPコー
ド・フイールドのビツトで表わされるべき適当
なコマンドは多くの従来のデータ処理システム
のコマンド群の中に見いだすことができる。 OPコードに続き、可変長（０乃至32Kバイ
ト）のオプシヨナル・データ・フイールドが置
かれる。これは、例えば、オペランド又はヘツ
ダのOPコードで表わされるコマンドの実行の
ために必要なその他のヘツダ・データを含む。
更に詳細に下述するこの発明の一面に従い、そ
のデータ・フイールドは、もしヘツダ専用メツ
セージがデータのためのリクエストであれば、
発信又はソース・サブシステムの局部メモリー
のデータ開始アドレス（DSA）を含む。オプ
シヨナル・ヘツダ・データ・フイールドの後に
は、２バイト（16ビツト）の周期的冗長コード
（CRC）フイールドが続く。CRCフイールドの
CRCチエツク・ビツトはデータ処理システム
１０の各サブシステムがCRCチエツク・ビツ
トに先立つすべてのビツトの有効性を検査する
ことができるようにする。 CRCフイールドの次に各サブシステムと共
同するシステム・バス・インタフエース２８に
そのメツセージのポストアンブル・フイールド
の受信の準備をさせるもう１つのフラグ・キヤ
ラクタが続く。ポストアンブル・フイールドは
15バイトから成り、それは８フラグ・キヤラク
タとそれに続く６バイトの一続きのバイナリ
“０”と最後にくる１フラグ・キヤラクタとを
含む。故に、ポストアンブル・フイールドは次
のように現われるであろう。 FFFFFFFF000000F そこで、各“Ｆ”はフラグ・キヤラクタを表
わし、各“０”はバイトの“０”を表わす。ポ
ストアンブルの次にはポスト・ポストアンブル
（PP）が続く。それは２つのフラグから成る。
ポスト・ポストアンブルは単にポストアンブル
をシステム・バス・インタフエースに十分クロ
ツク若しくはストローブするだけ十分に長くセ
ルフクロツキング作用又は特徴を継続させるの
に使用する。 この発明の一面の実施におけるポストアンブ
ルの重要性は第１５図の説明と共に後述するで
あろう。しかし、簡単に述べると、ポストアン
ブルはサブシステムがそこからエラーを検出し
てメツセージを送信中止或はアボート（abort）
することができるようにするために、システ
ム・バスを通して送信する各メツセージの重要
な部分である。エラー・メツセージを受信した
サブシステムはポストアンブルにバイナリ
“１”（若しくは他の“０”以外の信号）を載せ
ることによつてそのメツセージをアボートす
る。そのため、そのデータ処理システム内の
夫々のサブシステムは“ガーブル”（又は加
筆；garble）したポストアンブルを読取り、そ
のメツセージを拒絶するように動作するであろ
う。 第１２Ｂ図には、ヘツダ及びデータ・メツセ
ージのホーマツトが例示されている。各ヘツダ
及びデータ・メツセージは一方のサブシステム
から他方のサブシステムに対するデータ・ブロ
ツクの転送に使用される。第１２Ｂ図のメツセ
ージのヘツダ部は、ポスト・ポストアンブルを
持たないこと以外は第１２Ａ図のヘツダ専用メ
ツセージと同一ホーマツトである。ヘツダ部の
OPコード・フイールドの高位ビツトは着信先
サブシステムに対し、そのメツセージはヘツダ
部のポストアンブルの直後にデータ部を含むと
いうことを表示する。もし、ヘツダ及びデー
タ・メツセージがほかのサブシステムの要求す
るデータを返送している場合、ヘツダ部のヘツ
ダ・データ・フイールドは、その最初の３バイ
トに、そのデータを記憶するべき局部メモリー
の開始アドレスを含む。 ヘツダ及びデータ・メツセージのデータ部は
開始単一フラグ・キヤラクタと、可変長（０乃
至64Kバイト）のデータ情報ブロツクを含むデ
ータ・フイールドと、それに続く16CRCビツ
トと、更に続く単一フラグ・キヤラクタと、更
にそれに続きヘツダ部のポストアンブルと同一
ホーマツトのポストアンブルフイールドとを含
み、ポスト・ポストアンブル（２フラグ・キヤ
ラクタ）で終了する。もし、データ処理システ
ム１０内のいずれかのサブシステムがそのメツ
セージのデータ部にエラーを検出すると、ヘツ
ダ及びデータ・メツセージのデータ部における
ポストアンブル・フイールドを“ガーブル”す
るであろう。ポスト・ポストアンブルの後、該
システム・バスは再び、その後のメツセージが
そのシステム・バスに送信されてくる前に遊び
状態に入る。 Ｆ システム・バス・インタフエース２８ 次に、第１３図を見ると、各システム・バ
ス・インタフエース２８内の主な回路ブロツク
が簡潔形式で表わしてある。システム・バス・
インタフエース２８はシステム・インタフエー
ス回路又はチツプ１３６を含み、この好ましい
実施例では、単一の集積回路チツプ上に全体的
に製造される。システム・インタフエース・チ
ツプ１３６はデータ若しくはメツセージ情報を
受信してその関連するサブシステム２４のＰ−
Ｍバスにそれを供給する。システム・インタフ
エース・チツプ１３６はチヤンネル・アダプタ
１３８に接続されて後、システム・バスに接続
される。チヤンネル・アダプタ１３８はその関
連するサブシステム２４からのメツセージをシ
ステム・バスに供給し、該システム・バスの上
にある全メツセージを受信する。 システム・インタフエース・チツプ１３６と
チヤンネル・アダプタ１３８は第１３図には簡
略的に表わしたが、第１４図には幾分詳細に表
わしてある。第１４図に見られるように、シス
テム・インタフエース・チツプ１３６はDMA
（直接メモリー・アクセス）回路１４０と、コ
マンド及びステータス・レジスタ１４２と、メ
ツセージ制御回路１４４とを含む。DMA１４
０とコマンド及びステータス・レジスタ１４２
とは第２１図乃至第２５図と共に詳細に後述す
る。しかし、ここで簡単にいうと、後述するこ
の発明のある面を形成する新規な特徴に加え、
DMAは関連するサブシステムから発生したメ
ツセージ又はシステム・バスから受信したメツ
セージを緩衝するような普通の作用を実行す
る。DMA１４０は局部メモリーの順次的メモ
リー場所をアクセスすることによつて、その共
同するサブシステムの局部メモリーとシステ
ム・バス間でデータ・ブロツクを転送できるよ
うにする。局部メモリーに対するアクセスは共
同するサブシステムのプロセツサとは無関係に
DMAによつて遂行されるから、該プロセツサ
は自由にほかの動作を実行することができる。
コマンド及びステータス・レジスタ１４２は単
に共同するサブシステムのプロセツサから或は
システム・バス・インタフエースの制御回路か
ら制御及びステータス・ビツトを受信し、それ
に応答してそのビツトをDMA１４０及びメツ
セージ制御回路１４４に供給して、システム・
バス・インタフエースに指定した動作を行わせ
る。 メツセージ制御回路１４４はシステム・バ
ス・インタフエースの動作とシステム・バスに
おけるメツセージの送信及び受信とに対する重
要な数々の作用を実行する。それら作用は下記
のものを含む。 (1) システム・バスを監視して、システム・バ
スが遊び状態のときにのみ、共同するサブシ
ステムに送信することを許す。 (2) 送信されるべきデータ又はメツセージ情報
を共同するサブシステムから受信して、フラ
グ、プリアンブル、ポストアンブル及び
CRCビツトを挿入する。 (3) 共同するサブシステムから送信された各情
報バイトをシステム・バスから受信した各対
応する情報バイトと比較して、メツセージ
（ガーブルを含む）の干渉若しくは衝突を検
出する。 (4) その共同するサブシステムがそのメツセー
ジをコピーするか又はそのメツセージに対す
る動作をするべきかを決定するために、受信
したメツセージの着信先アドレスを検査す
る。 (5) システム・バスから受信した情報のCRC
検査を行い、共同するサブシステムがアドレ
スされた着信先であるなしに拘わらず、エラ
ーが検出された場合、そのメツセージをアボ
ートする。 (6) システム・バスから受信した各メツセージ
のポストアンブルを検査して、もし、ガーブ
ルがポストアンブルに検出された場合、その
メツセージは無視されるべきであることを表
示する。 (7) もし、そのほかのエラー（例えば、スワン
プ（swamp；パルス幅広過ぎ状態）エラー
又は遊び或はアイドル（idle）エラーのよう
な）が検出された場合、そのメツセージを無
視するべきことを表示する。 (8) そのメツセージの送信が成功したことを共
同するサブシステムに表示する。 (9) 必要な制御信号を発生してその共同するサ
ブシステムの局部メモリーの連続メモリー場
所をDMAにアクセスさせる。 チヤンネル・アダプタ１３８は第１４図に表
わすように、一対のバス１５０，１５２によつ
てメツセージ制御回路１４４に接続される。シ
ステム・バスに供給されるべきメツセージは一
度に１バイトづつバス１５０を介してチヤンネ
ル・アダプタ１３８に送られる。チヤンネル・
アダプタ１３８を介して送られた後に、システ
ム・バスから受信したメツセージは、一度に１
バイトづつ、バス１５２を介してメツセージ制
御回路１４４に送られる。 チヤンネル・アダプタ１３８はバス１５０か
らきたメツセージを直列にする、すなわち各メ
ツセージ・バイトを直列ビツト流に変換するシ
リアライザ１５４を持つ。加えて、シリアライ
ザ１５４は、従来通り、標準プロトコルに従
い、制御或はフラグ・キヤラクタ以外のメツセ
ージに“５”個より多い連続“１”が現われな
いようにそのメツセージの適当な場所に“０”
を挿入する。 シリアライザ１５４の出力な現われた直列ビ
ツト流はエンコーダ回路１５６に供給されて、
該直列流の送信に適当な信号に符号化される。
そのような信号は周知の２相（diphase）又は
マンチエスタ・コードのようなダブル周波数コ
ードの形をとることができる。そこで、エンコ
ーダ回路１５６の出力に現われた符号化データ
は第４図において詳述したバス・ドライバ４６
に供給される。メツセージのポストアンブルを
ガーブルするために、シリアライザ１５４か又
はエンコーダ１５６のいずれかに、この発明の
部分を形成していない簡単な回路を付随させる
ことができる。その回路は、該メツセージがバ
ス・ドライバ４６によつて、システム・バスに
供給される前に、そのメツセージを搬送する信
号ラインに対して“１”或は低周波パルスのソ
ース又は発生源をゲートする。それを行わせる
ために、このガーブリング回路は単にシリアラ
イザ１５４の出力側の先に選択的に“１”をゲ
ートするゲート回路又は多重化回路を構成する
ようになすことができる。ポストアンブルをガ
ーブルする特定の回路は、第２７図乃至第３５
図に見られるデユアル・チヤンネル・システ
ム・バスについて以下に説明するときに、同時
に例示し説明するであろう。 システム・バス・インタフエース２８がシス
テム・バスからメツセージ又は信号を受信した
ときに、その信号はまず第４図と共にすでに説
明したバス・レシーバ５８を通して送られる。
バス・レシーバ５８の出力は検出回路１５８、
スワンプ回路１６０及び遊び検出回路１６２に
供給される。 スワンプ回路１６０及び遊び検出回路１６２
の、模範的形式は第２６図と共に詳細に後述す
る。しかし、簡単に述べると、スワンプ回路１
６０はシステム・バスから受信した符号化メツ
セージのパルス幅を監視して、例えば２つの干
渉するメツセージから発生するもののような過
大パルス幅を持つ信号を受信したときには、メ
ツセージ制御回路に対してそれを表示する信号
（第１４図にはない）を出力する。遊び検出回
路１６２は遊び状態を検出するためにシステ
ム・バスを監視して、いずれかのサブシステム
からの送信と送信との間、すなわち、すでにほ
かのメツセージがシステム・バス上にないとき
にのみメツセージ制御回路１４４からのメツセ
ージをチヤンネル・アダプタ１３８に送信しう
るようにするため、システム・バスが遊び状態
にあるときをメツセージ制御回路１４４に表示
する信号（第１４図に図示していない）を出力
する。もし、メツセージ送信中のような不適当
な時点に遊び状態が発生した場合、該メツセー
ジ制御回路は遊びエラー状態があるということ
を確認する。システム・バスは、システム・バ
スのパルス間の間隔が符号化メツセージの各パ
ルス間の普通の間隔を越えた場合に遊びとして
検出される。 デコーダ回路１５８は符号化メツセージをパ
ス・レシーバ５８の出力から受信し、その信号
をデコードして、デ・シリアライザ１６４に直
列ビツト流を供給する。デ・シリアライザ１６
４はその直列ビツトのメツセージを普通の方法
で取りあげて並列のバイトに変換し、そのメツ
セージを直列にしたときに挿入した“０”を削
除する。デ・シリアライザの出力はバス１５２
を使用してメツセージ制御回路１４４に供給さ
れる。 第１５図は、メツセージ制御回路１４４の中
の主な回路成分を簡単な形で例示したものであ
る。前の方で述べたように、各メツセージ制御
回路１４４は送信の制御及び共同するサブシス
テム２４のメツセージの受信等多くの作用を実
行する。この発明の一面の中心部分は次のよう
な作用がある。 (1) コンテンシヨン・ガーブル（すなわち、共
同するサブシステムから送信されたメツセー
ジと他のサブシステムから同時に送信された
メツセージとの間の衝突又は干渉によるガー
ブル）の検出。 (2) データ処理システム１０のいずれかのサブ
システムと共同するメツセージ制御回路１４
４によるCRCエラーのようなシステム・バ
スのメツセージにあるメツセージ・エラーの
検出と、そのようなエラーが検出された場
合、そのメツセージのポストアンブルをガー
ブルすること。 (3) いずれかのサブシステム２４と共同するメ
ツセージ制御回路１４４によつてガーブルさ
れたポストアンブルの検出と、ガーブルされ
たポストアンブルが検出された場合、各サブ
システムに対してそのメツセージを無視又は
拒絶させること。 第１５図のメツセージ制御回路１４４の説明
に入る前に、第１５図には、メツセージ制御回
路１４４の主な回路成分だけが、この発明の重
要な面を教示するために、幾分簡易形式の作用
ブロツクとして表わしてあるということに注目
するべきであろう。 次に、第１５図を見ると、そこに例示したメ
ツセージ制御回路１４４は、ヘツダ専用メツセ
ージ又はヘツダ及びデータ・メツセージのため
のデータ（着信先アドレス、ソース・アドレ
ス、OPコード又はデータ情報を表わす）を、
DMA１４０（第１４図）を使用して一度に１
バイトづつ受信し、該データをマルチプレクサ
（MUX）１７０を通過させるということを知
ることができる。MUX１７０は、又CRC発生
回路１７２から発生したCRCチエツク・ビツ
トを受信する。このCRC発生回路１７２は当
業者に周知の数多くのアルゴリズムのいずれか
を使用してCRCビツトを発生させることがで
きる。そのようなアルゴリズム及びCRC発生
回路１７２に固有な回路はこの発明の部分を構
成しない。例えば、そのような周知のアルゴリ
ズムの１つ及びそのアルゴリズムを使用する回
路はPandeya and CassaのPara−llel CRC
Lets Many Lines Use One Circuit、
14Computer Design87（1975年９月）に詳細に
記載されている。 データ及びMUX１７０によりデータの適当
な場所に挿入されたCRCビツトは10個の９ビ
ツト・ワードを記憶することができる先入先出
（first−in−first−out）メモリー（XFIFO）
１７４に供給される。DMA１４０を使用して
共同するサブシステム２４からXFIFO１７４
に供給されるデータ・バイトは、システム・バ
ス・インタフエース２８と第１５図に表わした
回路の動作について後述するXFIFO１７４と
に記憶される各ワードが９ビツト（図面には
ENCRC2＠φで表わす）のため、８ビツト幅
だけである。 XFIFO１７４に記憶されている各９ビツ
ト・ワードのうちの８ビツトがMUX１７６を
通過することができ、先入先出メモリー
（GHIFO）１７８に送られる。GFIFO１７８
は10データ・バイトを記憶し、その各々は、比
較回路１８０により、システム・バスによつて
返送される各対応する送信メツセージのデー
タ・バイトと比較される。MUX１７６は選択
的にブラグ・キヤラクタを供給するように従来
方式で接続された入力を持ち、又その出力から
ポストアンブルのために選択的に“０”を供給
するよう制御しうるように、従来通りに構成す
ることができる。MUX１７６は各メツセージ
の送信中の適当な点でフラグ及びポストアンブ
ル・ビツトを挿入するように制御される。 MUX１７６の出力は出力バス１５０を使用
してシリアライザ１５４（第１４図）に供給さ
れ、そこで各メツセージ・バイトが取り上げら
れ、システム・バスに送信するために直列にさ
れる。 メツセージがシステム・バスからバス・レシ
ーバ５８、デコーダ１５８及びデ・シリアライ
ザ１６４を経て入力バス１５２（第１４図）に
送信された後、該メツセージは、第１５図に見
られるように、レシーバ・アドレス・チエツク
回路１８４、CRCチエツク回路１８６及びポ
ストアンブル・ガーブル検出回路１８８に供給
される。更に、受信したメツセージの各バイト
（レス・フラグ、プリアンブル、ポストアンブ
ル）は10バイト先入先出メモリー（RFIFO）
１９０に記憶される。 以下、システム・バス・インタフエース２８
の動作と共に詳細に説明するように、レシー
バ・アドレス・チエツク回路１８４はシステ
ム・バスから受信した各メツセージの着信先ア
ドレス・フイールドをチエツクして、もし該ア
ドレス・フイールドの着信先アドレス又は複数
のアドレスがメツセージ制御回路と共同するサ
ブシステムの唯一のサブシステム・アドレス又
はグループ・アドレスと一致した場合、適当な
信号（＠０）を発生する。アドレ
ス・チエツク回路１８４はサブシステムの初期
設定中に負荷される２つのレジスタ（図示して
いないSADD及びMASK）を含む。レジスタ
SADDは唯一のサブシステム・アドレスが負荷
され、レジスタMASKはグループ・アドレス
が割当てられる。メツセージの着信先アドレス
を受信したときに、該２つのレジスタの内容は
着信先アドレス・フイールドのアドレスと比較
される。 CRCチエツク回路１８６は各メツセージの
受信したデータからCRCビツトを発生し、そ
のCRCビツトをそのメツセージのCRCフイー
ルドにあるCRCチエツク・ビツトと比較する
ことにより、そのメツセージのエラー・コー
ド・チエツクを実行する。ポストアンブル・ガ
ーブル検出回路１８８はシステム・バスから受
信した各メツセージのポストアンブルをチエツ
クして、ポストアンブルがガーブルされた、す
なわち、“ポストアンブルの“０”（複数かもし
れない）の上に“１”（複数かもしれない）が
重複された”場合を表示する。 更に又、第１５図において、送信制御回路１
９６、受信制御回路１９８、モニタ制御回路２
００は一般的にメツセージ制御回路１４４に示
されている回路成分を制御する。メツセージ制
御回路の行使に際し、制御回路１９６，１９
８，２００の表わす制御の多くはプログラマブ
ル・ロジツク・アレイ（PLA）によつて達成
される。加えて、制御ブロツク１９６，１９
８，２００の３ブロツクの表示は下記に説明す
る動作を遂行するに必要な制御作用を一般的に
例示するに役立つだけである。その制御作用
は、実際の実施に際しては、多数のPLA及び
第１５図に表わされている主な回路成分の各々
と共同する論理回路によつて達成されるという
ことは明白である。 又、第１５図は、送信が成功しなかつたメツ
セージ（例えば、コンテンシヨン
（contention；競合する）ガーブルのために）
を後でリトライするリトライ回路２０４を表わ
す。デユアル・チヤンネル・システム・バスを
使用するシステムのリトライ回路２０４を構成
するための特定の回路及び演算アルゴリズムは
第３４図及び第３５図と共に後述する。 主な回路成分に加え、第１５図には、回路成
分を制御するための多数の制御信号が表わして
ある。これらの信号は記述的信号名を表わす記
憶法による表示と一致する。第１５図の制御信
号の各々のための記憶法的信号、記述的信号名
及びそれら信号の一般的説明を下記の第１信号
リストに表わす。

【表】 する
。

【表】 示す
る。

【表】 した
ときにそれを表示する。
上記第１信号リストを見ると、その信号のあ
るものは“０”又は“１”のいずれかの前に符
号“＠”又は“＊”があることがわかる。これ
ら符号は、この明細書を通して使用され、クロ
ツク信号X0及びX1に対する信号のタイミング
についての便宜上の表示を与える。クロツク信
号X0及びX1は送信制御回路１９６、受信制御
回路１９８及び監視制御回路２００の各々に対
して提供されるように第１５図に表わしてあ
る。 第１６図はクロツク信号X0及びX1を例示す
る波形を表わす。クロツク信号X0とX1とは重
複するパルス若しくは重複する位相を持たない
ということに注意するべきである。これは、従
来方式に従い、クロツク信号X0及びX1を使用
するシステム・インタフエース・チツプのピン
に対してそれら信号を時間複合することができ
るようにして、そのピンの数を最少にすること
ができるようにする。 上記の第１信号リフトにおける符号“＠”
は、与えられた信号はクロツク信号のパルスが
発生すると同時に状態を変化又は開始するとい
うことを意味する。故に、例えば、表示
“＠１”は、X1クロツク信号のパルスが開始す
ると同時に与えられた信号が開始するというこ
とを表示する。符号“＊”は、クロツク信号の
パルスが発生すると同時に与えられた信号の状
態が変化又は開始し、そのクロツク信号のパル
ス幅と同じ時間だけ継続するということを意味
する。故に、例えば、表示“＊１”は、X1ク
ロツク信号のパルスが開始すると同時に与えら
れた信号が開始し、X1のパルスが終了すると
同時に終了するということを表示する。 次に、第１７Ａ図、第１７Ｂ図、第１７Ｃ図
に目を転じると、そこにはメツセージ制御回路
１４４（第１４図）及び全体的にシステム・バ
ス・インタフエース２８（第１３図、第１４
図）の動作を例示する流れ図を表わしてある。 説明を容易にするために、第１７Ａ図、第１
７Ｂ図、第１７Ｃ図の回路の動作は以下に述べ
る３つの別個な流れを含むものとして例示され
る。その１つは第１７Ａ図に例示する“モニ
タ”（MONITOR；監視と称し、第２の流れは
第１７Ｂ図に例示されている“レシーブ”
（RECEIVE；受信）と称し、第３の流れは第
１７Ｃ図に例示する“トランスミツト”
（TRANSMIT；送信）と称する流れである。
これら３つの流れは、第１５図に表わされる受
信制御回路１９６、送信制御回路１９８、監視
制御回路２００によつて遂行される制御に相当
若しくは従う。これらの流れはこの発明を例示
するものであるが、幾分その説明を簡略化し
た。 次に、第１７Ａ図の“モニタ”の流れに目を
転ずると、そこには、共同するサブシステム２
４から活性的にメツセージを受信も送信もして
いない場合におけるシステム・バスを監視する
システム・バス・インタフエース２８の動作を
例示している。故に、工程220に例示するよう
に、システム・バス・インタフエース２８はシ
ステム・バスが遊び状態かどうかを継続的に監
視する。その工程は遊び検出回路１６２（第１
４図）によつて達成される。今、システム・バ
スが遊び状態であり、監視制御回路２００が信
号によつてそれを知らされると、信号
CNLAVAIL＠０が可能化され、それが監視制
御回路２００から送信制御回路１９６に送られ
る。そこで、信号＠０を用い、そ
の共同するサブシステムが工程222で送信準備
完了かどうかを決定する。もし、共同するサブ
システムが送信準備完了でない場合、システ
ム・バス・インタフエースは監視制御回路２０
０の動作に従つて、バスが遊び状態か否かの監
視を継続し（工程220）、送信制御回路１９６が
サブシステムの送信準備完了の可否の検査を継
続する（工程222）。 工程220に表わされているように、もし、バ
スが遊びではなく、システム・バスを介してメ
ツセージを送信中であるという事を表示してい
ると、監視制御回路２０４は信号＠０
を受信制御回路１９８に送信する。システム・
バス・インタフエースは、そこで第１７Ｂ図に
例示している演算の流れ“レシーブ”に入る。
もし、工程220において、バスが遊び状態であ
り、工程222において、第１７Ａ図に表わされ
ているように共動するサブシステムが送信準備
完了であれば、その共同するサブシステムはシ
ステム・バスを使用してそのメツセージを送信
すると共に、返送されてきたその同じメツセー
ジをそのサブシステム自体も受信するように準
備しなければならない。そのような場合、夫々
信号＠０及び信号CNLAVAIL＠０が
受信制御回路及び送信制御回路に送出されるこ
とになる。システム・バス・インタフエースは
第１７Ｃ図に例示されている動作又は演算の流
れ“トランスミツト”と、第１７Ｂ図に例示さ
れている動作の流れ“レシーブ”との両方に入
る。 次に、第１７Ｂ図に入ると、そこには動作の
流れ“レシーブ”を表わしている。共同するサ
ブシステムは同一メツセージの送信と受信の両
方を行うため、監視制御回路２００はその流れ
“レシーブ”をも始動しているので、遊び検出
回路１６２からの信号の監視も継続す
る（工程226）。もし、システム・バスが遊びで
あれば、監視制御回路２００はメツセージを受
信し始めることによりシステム・バスが遊び状
態ではなくなるまでシステム・バスの監視を続
ける。 システム・バスが一旦遊び状態から出ると、
システム・バス・インタフエース２８はメツセ
ージの始めに受信されるべきプリアンブル及び
フラグをチエツクする工程のシーケンスに入
る。その工程シーケンスは信号で表示さ
れているようなプリアンブル及びフラグの受信
（工程228）と、その後の該プリアンブル及びフ
ラグに対するスワンプ・エラーのチエツク（工
程230）とを含む。スワンプ・エラーはスワン
プ回路１６０（第１４図）からの信号に
よつて表示され、第１７Ｂ図の右下に全体的に
232で指定されている工程シーケンスにシステ
ム・バス・インタフエースが入るようにする。
シーケンス232において、システム・バス・イ
ンタフエースはDMAに対する信号ERTRMを
可能化することによつて、スワンプ・エラーを
持つメツセージを拒絶する（工程234）。故に、
DMAは、その共同するサブシステムが無視さ
れるべきメツセージのためのアドレスされた着
信先であり、そして該共同するサブシステムの
局部メモリーに対する記憶を続けるべきでない
かどうかということを知るだろう。そこで、シ
ステム・バス・インタフエース２８はシステ
ム・バスが遊び状態になるまで待ち（工程
236）、遊び状態になると第１７Ａ図に例示され
ている流れ“モニタ”に戻る。 工程230において、スワンプ・エラーがなけ
れば、メツセージ制御回路１４４は遊びエラー
状態があるかどうかを確認する（工程240）。前
述したように、メツセージが始まつた後、パル
ス間の期間が長過ぎる場合には、メツセージは
早期に終了し、その場合、通常遊びエラー状態
が存在する。もし、システム・バスがメツセー
ジの完了前に遊び状態であるということを監視
制御回路２００からの信号CNLAVAIL＠０が
示しているような場合は信号ERTRMが可能
化され、工程シーケンス232に入る。 遊びエラーがない場合、受信制御回路１９８
はメツセージの最初の３バイト（プリアンブル
及びフラグ）にあるフラグの存在をチエツクす
る（工程242）。デ・シリアライザ１６４からの
信号は（各バイトとしての信号
を受信すると共に）メツセージにフラグがある
ことを受信制御回路１９８に表示する。もし、
メツセージが第３バイトを過ぎても（工程
244）、まだフラグがみつからなかつた場合、シ
ステム・バス・インタフエースはシーケンス
250に入る。 シーケンス250において、メツセージ制御回
路１４４は信号ERTRMを可能化してメツセ
ージを拒絶する（工程252）。システム・バスの
メツセージはシリアライザ１５４に供給された
信号ABORTによつてガーブル（garble）され
る（工程254）。システム・バス・インタフエー
スは“モニタ”の流れに戻る前に、バスが遊び
状態になるまで待つ（工程256）。 第１７Ｂ図に表示しているように、工程254
では、ポストアンブルはガーブルされるという
ことを示しているが、流れ250が工程244から入
つたときには、ポストアンブルはたぶんガーブ
ルされたメツセージ部分ではないということに
注目するべきである。むしろ、たぶんメツセー
ジの実際のフイールドが規定されておらず、最
初のフラグが検出されていないので、受信制御
回路１９８はメツセージのどの部分が送信され
ていても、単に“１”を重複させることによつ
てそれをアボート又は送信中止する。他のサブ
システムは各々スワンプ・エラーを感知して、
そのメツセージが無視されるべきことを知る。 シーケンス250に入るように第１７Ｂ図に表
示してある他のエラー状態を簡単に説明する
と、その場合にはメツセージのフイールドは明
らかにされており、それは実際にはガーブルさ
れているポストアンブルである。 勿論、第１２Ａ図及び第１２Ｂ図に見られる
ように、プリアンブルは２つのフラグから成
り、その後に単独フラグが続くので、通常で
は、メツセージの最初の３バイトにはフラグが
あつたであろう。メツセージ制御回路１４４は
工程228、230、240、242を通して、該メツセー
ジの最初の３バイトを受信するまで循環し、故
に、通常状態では、プリアンブルに送られた少
くとも１つのフラグとヘツダの最初のフラグ・
フイールドが検出される。 もし、工程242でフラグが正当に受信された
場合、その流れは、次にメツセージの着信先ア
ドレスをチエツクするためのシーケンスに入
る。工程260において、システム・バス・イン
タフエースが着信先アドレスを受信すると、再
びシステム・バス・インタフエースは、夫々工
程262及び264において、スワンプ・エラー及び
遊びエラーをチエツクする。もし、スワンプ・
エラーか又は遊びエラーがある場合には、動作
の流れは上記の如くシーケンス232に進む。 レシーバ・アドレス・チエツク回路１８４
（第１５図）はメツセージの着信先アドレスと
合致するかどうかをチエツクして（工程266）、
アドレスが合致していると、受信制御回路１９
８に信号＠０を発信する。そこで、
受信制御回路１９８は信号＠０を
発生し、工程268において、共同するサブシス
テムの局部メモリーの中に複写するメツセージ
をDMAに受信させる。メツセージを受信する
か、又は拒絶するかのDMAの実際の動作は第
２１図乃至第２５図と共に後述する。 着信先アドレスをチエツクした後、動作の流
れはメツセージの発信源又はソース・アドレ
ス、OPコード、データ及びCRCフイールド等
をチエツクするシーケンスに入る。これらメツ
セージのフイールドは最初システム・バス・イ
ンタフエースが受信する（工程270）。それらメ
ツセージの残部分については、デ・シリアライ
ザ１６４は各完全なバイトを受信したときにス
トローブ若しくはクロツク信号を発生
する。これらフイールドは夫々スワンプ・エラ
ー及び遊びエラー（工程272及び274）があるか
どうかがチエツクされ、それらのエラーがある
と、上記したシーケンス232に進められる。そ
の後、CRCチエツク回路１８６はデータ・エ
ラーがあるかどうかCRCフイールドをチエツ
クする（工程276）。 受信制御回路１９８は信号CRCGEN^*０を供
給することによつてCRCチエツク回路１８６
がデータをチエツクできるようにし、メツセー
ジ・ホーマツトのフラグの場所によつてCRC
チエツク回路を可能化するべきときを知るよう
に構成するということに注目するべきである。
すなわち、第１２Ａ図及び第１２Ｂ図に見られ
るように、各メツセージのプリアンブル及び最
初のフラグが読取られた後、次に受信するフラ
グは２バイトのCRCチエツク・ビツトの直後
に続いて受信する。デ・シリアライザ１６４は
信号を発生して、その直前の２バイトの
CRCチエツク・ビツトと（RFIFO１９０に送
信される前はメツセージ制御回路のバツフア
（第１５図にはない）に保持されている）CRC
チエツク回路においてメツセージ・バイトから
作成されたCRCビツトとを比較する。CRCチ
エツクの後、CRCチエツク回路１８６は信号
CRCCLR^*０によつてクリヤされる。 もし、CRCOK＠０信号で示されるような
CRCエラーがある場合、流れは前述のシーケ
ンス250に進み、そこでメツセージのポストア
ンブルがガーブルされる。 CRCエラーがない場合、システム・バス・
インタフエースはその他のプロトコル若しくは
レシーバ・エラーをチエツクする（工程278）。
工程278でチエツクされるエラーの型は次のも
のを含む。 １ ７又はそれ以上の連続“１”ビツトを持つ
認知できないキヤラクタの受信。 ２ 最少受入可能メツセージの受信前のフラ
グ・キヤラクタの受信。 ３ 共同するサブシステムの局部メモリーの郵
便受又はメールボツクス（後述する）が満た
されてデータを受入れることができない（信
号LMFULL＠０で表示される）。 ４ システムが２本のチヤンネル及び２つのス
ター・カプラを持ち（代替する好ましい実施
例において後述する）、一方のチヤンネルの
メツセージがすでに複写されているときに、
他方のチヤンネルのメツセージがサブシステ
ムで複写又は受信されるべきである。 ５ RFIFO１９０が満たされて、記憶するこ
とができないバイトを受信する（信号
ROVFLW＠０で表示される“オーバーフ
ロ”状態）。 第１７Ｂ図の流れ“レシーブ”に特に表わさ
れてはいないが、受信したメツセージの各バイ
ト（少量のプリアンブル、フラグ、ポストアン
ブル）が信号RFLD＠０に従つてRFIFO１９
０に記憶又は緩衝される。加えて、ステータス
信号又はビツトLSTBYT＠０は各バイトと共
にRFIFOに記憶される。そのビツトは受信制
御回路１９８によつて制御され、第２のCRC
バイト（第１２Ａ図及び第１２Ｂ図を見よ）の
後のフラグに応答してRFIFOに記憶されてい
るメツセージの最後のバイトを表示又はマーク
する。メツセージの各バイトはRFIFOから読
出され、信号RFRD＠１によつてDMAに送信
されるので、DMAはメツセージの最後のバイ
トを表示してRFIFOの出力に現われた第９ビ
ツトRBLST＠０を受信する。 次に、第１７Ｂ図の流れはメツセージのポス
トアンブル及びポスト・ポストアンブル（PP）
をチエツクするシーケンスに入る。ポストアン
ブル及びポスト・ポストアンブルはシステム・
バス・インタフエース（工程280）に受信され、
夫々再びスワンプ・エラー及び遊びエラーのチ
エツクが行われる（工程282及び284）。スワン
プ・エラー又は遊びエラーがある場合、流れは
前述のシーケンス232に進む。ポストアンブル
は工程286において、いずれかのサブシステム
がメツセージにエラーを検出した結果として、
そのポストアンブルの中に発生しただろうガー
ブルがチエツクされる。ガーブルはポストアン
ブルの特定のバイトがガーブルされず、“０”
であるときにのみ可能化される信号RZRO＠０
によつて表示される。このシステムのすべての
サブシステム２４と共同するシステム・バス・
インタフエース２８は第１７図の動作の流れに
従つてメツセージを受信し、システム・バス・
インタフエースなどの１つでもが工程254で前
述したように、エラーを検出した場合には、ポ
ストアンブルをガーブルするだろうということ
は明らかである。 ポストアンブルに“ガーブル”がある場合、
流れは前述のシーケンス232に進み、そこでメ
ツセージは拒絶される。メツセージが拒絶され
たときに、それが“ガーブル”のためか又はほ
かのエラーのためかに拘わらず、RFIFOは信
号RFCLR＠０によつてクリヤされる。“ガー
ブル”がない場合、メツセージの送信は完了
し、成功する（工程288）。そして、共同するサ
ブシステムは自己が意図したな着信先であれば
そのメツセージを複写し、それに作用するよう
に、DMAに信号CMPOK＠０を供給する。シ
ステム・バスが遊び状態になつた後（工程
290）、システム・バス・インタフエースの動作
は第１７Ａ図の流れ“モニタ”に戻る。 サブシステムすべてによる各メツセージの受
信、サブシステムすべてによるエラーのチエツ
ク、どのようなエラーでも検出したサブシステ
ムと共同するメツセージ制御回路１４４による
ポストアンブルの“ガーブリング”等はこの発
明の重要な特徴であるという事を指摘してお
く。その動作は、例えばどのサブシステムのア
ドレスとも合致しないようなエラーがその着信
先アドレス・フイールドにあるかもしれないメ
ツセージの喪失を防止することができる。すな
わち、着信先サブシステムであろうとなかろう
と、すべてのサブシステムがメツセージをチエ
ツクするので、送信サブシステムはメツセージ
の送信は成功したと信ずるが、送信エラー又は
その他のエラーで１又はそれ以上のサブシステ
ムがそのアドレスを認識せず、そのためメツセ
ージの複写もしないというような状況は発生し
えないからである。 第１７Ｃ図に例示されている流れ“トランス
ミツト”において、送信制御回路１９６は信号
XDATRDY＠０に応答して、まずMUX１７
６にプリアンブル（２フラグ）と単一フラグと
を供給する。この工程300は送信制御回路１９
６からMUX１７６に送出された信号FE＠１に
よつて制御される。プリアンブル及びフラグが
発生したときに、サブシステムはこの時点（工
程302）では同時に“レシーブ”フローである
可能性もあるので、メツセージは拒絶される可
能性もある。そのような拒絶は、第１７Ｂ図に
おいて前述したように、シーケンス232におい
て検出されたスワンプ・エラー或は遊びエラー
のためであるかもしれない。その拒絶は信号
ERTRMを送信制御回路１９６及びDMA１４
０に供給し、第１７Ｃ図の流れ“トランスミツ
ト”を同図の右下に見られる全体的に304で指
定したシーケンスに進める。シーケンス304は
メツセージの送信を停止する工程（工程306）
と、リトライ回路２０４が後の適当な時点で再
び同じメツセージの発生をDMAに試みさせる
ように信号RTYERR＠０を可能化する工程
（工程308）とを含む。メツセージの送信が工程
306で停止すると、XFIFO１７４は信号
XFCLR＠０によつてそのすべてのメツセージ
情報がクリヤされる。 工程302でメツセージが拒絶されなかつた場
合、メツセージに含まれるべきDMAからのデ
ータ又は情報はMUX１７０を通してその出力
に供給され（工程310）、信号XD^*１に応答し
て一度に１バイトづつ出力される。もし、工程
311において、DMAから送信されているバイ
トが最後のバイトでなければ、CRC発生回路
１７２において、そのデータは、信号
XCRCGEN^*０に応答し、CRCビツトの計算及
び発生に使用される（工程312）。CRCビツト
の計算は最後のデータ・バイトがDMAから受
信されるまで続けられ、そのとき、MUX１７
０は信号ENCRC1^*１及びENCRC2^*１に応答
してCRC発生回路からの２バイトのCRCチエ
ツク・ビツトをそのメツセージの中に通し、又
は挿入する（工程313）。MUX１７０からの
CRCバイト及びデータは一度に１バイトづつ、
信号＠０によつてステータス・ビツト
ENCRC＠０と共にXFIFO１７４に負荷される
（工程314）。工程310、312、314及び313は、
CRCチエツク・ビツトの最後のバイトが工程
316においてXFIFOに負荷されるまで繰返えさ
れる。 工程314で最初のバイトが負荷された後はい
つでも、XFIFOの情報は信号＠１に応
答して一度に１バイトづつ読出され、MUX１
７６に送出することができる。その後、MUX
１７６は、前のバイトが送信されたということ
を信号＠１が表示した後で、信号BE
＠１に応答してそのバイトをシリアライザ１５
４に送信する。該シリアライザは信号
SNDENBL＠０に応答して各々直列にされた
バイトを送信する。 XFIFO１７４から読出された各バイトは信
号＠１の制御のもとにGFIFO１７８に
も負荷される（工程318）。メツセージの各バイ
トが送信され、システム・バスによつて返信さ
れたときに、その各バイトは信号GFRD＠０に
従つてGFIFO１７８から読出された対応バイ
トと一度に１バイトづつ比較される。もし、工
程320において、比較回路１８０における比較
の結果“コンテンシヨン・ガーブル”が発見さ
れた場合には、信GFERRが可能化されて、流
れは前述のシーケンス304に進む。その上、も
し、メツセージが、メツセージ情報のエラーの
ために、そのメツセージを受信したサブシステ
ムの１つによつて拒絶された場合には（工程
322）、その流れはシーケンス304に入る。 XFIFOの第９ビツトXLSTBYT＠０で表わ
されるような、情報の最後のバイト（CRCチ
エツク・ビツトの第２バイトも又）が送信され
たときに（工程323）、ポストアンブル直前のフ
ラグ、ポストアンブル及びポスト・ポストアン
ブル（PP）がMUX１７６の出力に供給される
（工程324）。もし、ポストアンブルがサブシス
テムのいずれか１つによつて“ガーブル”され
ている場合には（工程326）、その流れは再びシ
ーケンス304に進む。もし、ポストアンブルが
“ガーブル”されず、メツセージが他のエラー
によつても拒絶されなかつた場合（工程327）、
そのメツセージの送信は完了し、成功であつて
（工程328）、信号CMPOK＠０が送信制御回路
１９６及びDMAに供給される。CRC発生回路
１７２は信号XCRCCLR^*０によつてクリヤさ
れ、システム・バス・インタフエースは第１７
Ａ図に示す流れ“モニタ”に戻る。 以上説明した流れ“レシーブ”及び“トラン
スミツト”はヘツダ・メツセージについて行つ
たが、それはヘツダ及びデータ・メツセージの
データ部のためにも同じ流れが繰返えされるこ
とは明らかであろう。勿論、ヘツダ及びデー
タ・メツセージのデータ部においては、流れ
“レシーブ”及び“トランスミツト”はプリア
ンブル、着信先アドレス、ソース・アドレス、
OPコード・フイールド等の受信及び送信を含
まない。それらはメツセージのデータ部に存在
しないからである。しかし、ヘツダ部及びデー
タ部の両方のために、ポストアンブルをそこに
含めるようにした方が有益であることに注目す
るべきである。それは、もし、ヘツダ部にエラ
ーが検出された場合、そのポストアンブルは
“ガーブル”され、そのメツセージはそのデー
タ部のポストアンブルを持つことなく送信中止
することができるからである。 Ｇ ３つの模範的ケース 第１８図、第１９図、第２０図は３つのサブ
システム２４（サブシステムＡ、サブシステム
Ｂ及びサブシステムＣと呼ぶ）を含む３つの模
範的ケースを表わすことによつて、システム・
バス及びシステム・バス・インタフエース２８
の動作を例示する。第１８図に表わすケースで
は、サブシステムＡはメツセージの送信は成功
し、第１９図に示すケースでは、サブシステム
Ａはメツセージの送信は成功するがサブシステ
ムＢによる同時送信によつて“ガーブル”され
る。最後に、第２０図に表わすケースでは、サ
ブシステムＡはメツセージを送信するが、サブ
システムＣがエラーを検出してそのメツセージ
のポストアンブルを“ガーブル”する。 まず、特に第１８図に目を向けると、サブシ
ステムＡは時刻T₁においてそのメツセージの
送信を開示しようとしているのがわかる。時刻
T₂において、システム・バスのスター・カプ
ラはメツセージを受信してそれをサブシステム
Ｂ及びＣを含むそのシステムの他のサブシステ
ムのすべてに送信する。時刻T₃において、サ
ブシステムＡは返送されてきた自己のメツセー
ジを受信し始め、両サブシステムＢ及びＣも又
サブシステムＡのメツセージを受信し始める。
時刻T₄では、サブシステムＡからのメツセー
ジの送信は終了し、時刻T₅においては、サブ
システムＡからのメツセージの終りがスター・
カプラを通して送信される。最後に、時刻T₆
において、サブシステムＡ、サブシステムＢ、
サブシステムＣは各々サブシステムＡからのメ
ツセージの終りを受信し、その後、遊び状態と
なつたシステム・バスを検出する。サブシステ
ムＡが“コンテンシヨン・ガーブル”を検出せ
ず、サブシステムＢ，Ｃもメツセージのエラー
から生じた“ポストアンブル・ガーブル”を検
出しないので、このメツセージの送信は完了
し、成功した。 第１９図には、サブシステムＡがメツセージ
を送信し始め、その短時間後に、しかしサブシ
ステムＢがそのメツセージを受信する前にサブ
システムＢもメツセージの送信を開始するよう
な場合が例示してある。第１９図に見られるよ
うに、サブシステムＡは時刻T₁においてメツ
セージの送信を開始する。その後、サブシステ
ムＢは時刻T₂においてそのメツセージの送信
を開始する。前述したように、サブシステムは
システム・バスが遊び状態でなければメツセー
ジの送信を開始しない。しかし、現在のサブシ
ステムＢの場合には、まだ時刻T₂においては、
サブシステムＡからのメツセージを受信してお
らず、システム・バスは遊び状態を表わしてい
た。サブシステムがシステム・バスにメツセー
ジの送信を開始する場合には、“コンテンシヨ
ン（contention：競合）ウインドウ”と呼ばれ
る期間又は間隔が与えられ、その間では、他の
ザブシステムは、まだシステム・バスが遊び状
態にあると見られるため、メツセージが“ガー
ブル”される可能性がある。システムの最大
“コンテンシヨン・ウインドウ”は本来システ
ム・バスを介して最長距離に分離設置されてい
る２つの局間を、そのシステム・バスを介して
メツセージが送信される時間に本質的に等し
い。 スター・カプラは第１９図の時刻T₃におい
て、サブシステムＡからのメツセージを受信
し、それを他のサブシステムに送信する。スタ
ー・カプラは時刻T₄においても、又サブシス
テムＢからのメツセージを受信する。そのメツ
セージはスター・カプラを通して送信され、
“ガーブル”となる。時刻T₅において、サブシ
ステムＡは、サブシステムＢからのメツセージ
によつて“カーブル”される前に、返送された
自己のメツセージの始めの部分を受信する。
又、時刻T₅において、サブシステムＢ，Ｃは
サブシステムＡから“ガーブル”されなかつた
メツセージを受信する。サブシステムＢは、そ
れが送信しているメツセージとは異なるメツセ
ージを受信するので、“コンテンシヨン・ガー
ブル”が検出され、サブシステムＢは自己の送
信を終了又は停止する。時刻T₆において、サ
ブシステムＡはスター・カプラから送信された
サブシステムＢからのメツセージのために生じ
た自己のメツセージの“ガーブル”部分を最終
的に受信する。サブシステムＡは“コンテンシ
ヨン・ガーブル”を検出し、自己の送信を終了
する。加えて、サブシステムＣは、時刻T₆に
おいて、サブシステムＡ及びＢからの“ガーブ
ル”されたメツセージを受信する。時刻T₇に
おいて、停止したメツセージの終りがスター・
カプラを通して送信され、時刻T₈において、
サブシステムのすべては終了するメツセージの
終りを受信して遊び状態のバスを検出する。 サブシステムＡ及びＢは各システム・バス・
インタフエースのリトライ回路２０４に用いら
れているアルゴリズムに従つて、その後、それ
ら夫々のメツセージの送信をリトライする。サ
ブシステムＣは時刻T₆において、“ガーブル”
されたメツセージを受信したときに、たぶん
“スワンプ”エラーを検出するだろうから、そ
のメツセージを無視し、又終了するメツセージ
の終りを時刻T₈で受信したときに、常に遊び
エラーを検出するだろう。 第１９図について、最悪状態では、サブシス
テムはＡ、システム・バス・インタフエースが
CRCフイールドの最初のバイトを送信するた
めにシリアライザにそれを供給した後まで、自
己のメツセージの“ガーブル”された部分を受
信バツクしないかもしれないということに注目
するべきである。そのような場合、サブシステ
ムＡはポストアンブル及びポストポストアンブ
ルを含むメツセージの残りの送信を続行する。
両サブシステムＡ，Ｂとも“コンテンシヨン・
ガーブル”を検出するだろうから、それらのメ
ツセージの送信は後でリトライされるであろ
う。サブシステムＣはCRCエラーを検出する
だろうから、“カーブル”されたメツセージを
無視するだろう。 第２０図では、サブシステムＡが“コンテン
シヨン・ガーブル”なしにメツセージを送信す
るが、サブシステムＣがメツセージにエラーを
検出する場合を表わす。まず、第２０図のサブ
システムＡは時刻T₁でそのメツセージの送信
を開始するということがわかる。時刻T₂で、
そのメツセージはスター・カプラに受信され、
他のサブシステムに送られる。時刻T₃におい
て、サブシステムＡは返送された自己のメツセ
ージを受信し、サブシステムＢ，Ｃはサブシス
テムＡからのメツセージを受信する。しかし、
時刻T₄において、サブシステムＣはサブシス
テムＡから受信しているメツセージにエラーを
検出する。このエラーは第１７Ｂ図について前
述したような“スワンプ”エラー、CRCエラ
ー、又はプロトコル・エラーの１つであろう。
時刻T₅において、サブシステムＡはその完全
なメツセージの送信を送り、瞬時後、時刻T₆
において、サブシステムＣはそのメツセージの
ポストアンブルを“カーブル”する。時刻T₇
において、サブシステムＡからのメツセージ
（“カーブル”されたポストアンブルを含む）の
最後のものがスター・サプラを通して送られ
る。時刻T₈において、サブシステムＡ及びＢ
はそのメツセージの“カーブル”されたポスト
アンブルを検出し、ポスト・ポストアンブル検
出後、システム・バスはその遊び状態が検出さ
れる。サブシステムＡはその後の時刻でメツセ
ージをリトライするだろう。もし、サブシステ
ムＢ又はＣのいずれかが意図した着信先であつ
た場合、それらサブシステムはそのメツセージ
を無視するであろう。 Ｈ DMA１４０ システム・バス・インタフエースのDMA１
４０（第１４図）の特徴及びその動作を第２１
図乃至第２５図と共に説明する。しかし、その
説明に進む前に、この発明には、全般的に
DMA１４０と共に、又はDMA１４０に関連
して実施されるような２つの局面があるという
ことに注目するべきである。詳細に後述するべ
きこれら２つの局面は： (1) DMAと共同するサブシステムの局部メモ
リー内に“メールボツクス”又は“郵便箱”
と呼ばれる記憶領域があり、それはサブシス
テムが受信したヘツダ情報を記憶するために
DMAによつて管理される。 (2) すべてのデータを要求するメツセージ（デ
ータ要求メツセージ）とそれに応答してデー
タを返送するすべてのメツセージ（データ返
送メツセージ）は局部メモリー・アドレス
（ここでは、データ開始アドレス、又はDSA
アドレスと呼ぶ）を包含する。そのため、デ
ータ返送メツセージを受信するサブシステム
のプロセツサはそのメモリー・アドレスにデ
ータを記憶するために割込みをかけられる必
要がない。 １ メールボツク３５０ 上記で引用したメールボツクスは第２１
図に３５０として例示する。前述したよう
に、メールボツクスは各サブシステム２４
の局部メモリー（３５１で指定する）の部
分である。メールボツクス３５０は局部メ
モリーの所定数の連続メモリー場所から成
り、サブシステムの着信先アドレスを含
み、受信したヘツダ・メツセージのすべて
（ヘツダ及びデータ・メツセージのヘツダ
部分を含む）を記憶する。ヘツダ・メツセ
ージはメールボツクスのメモリー場所に順
次的且つ連続的に記憶又は挿入され、モジ
ユール又はサブシステム内のプロセツサは
メツセージに作用する事ができるときはい
つでも、メールボツクスの最上部又は最初
のエントリのヘツダ・メツセージをアクセ
スする。 第２１図のメールボツクス３５０はあき
部分３５２と、多数のエントリ（“第１エ
ントリ乃至最終エントリ”とラベルされて
いる）又はヘツダ・メツセージが記憶され
るエントリ部分３５４と、該部分３５４の
最終エントリに続くあき部分３５６とを持
つように例示してある。メールボツクス３
５０内の最初のメモリー・ワード・アドレ
スは“ベース”、すなわち“BASE”とし
て認識され、メールボツクス３５０の最後
のメモリー・ワード・アドレスは“リミツ
ト”すなわち“LMIT”として認識され
る。メールボツクスに記憶される最初のエ
ントリ（一番早く受信したメツセージを表
わす）の開始バイト・アドレスは
“FNXT”として認識され、最後のエント
リ（最後に受信したメツセージを表わす）
の最後のバイト・アドレスに続くバイトは
“HNXT”として認識される。それら
“BASE”、“FNXT”、“HNXT”及び
“LMIT”の値は後述するようにDMA１４
０によつて維持される。アドレスされたサ
ブシステムと共同するシステム・バス・イ
ンタフエースがヘツダ・メツセージを受信
したときに、該メツセージは一度に１ワー
ドづつメールボツクスに送られ、そこの
“HNXT”によつて規定されたアドレスの
最初の３バイトを通過したアドレスに記憶
される。ヘツダが完全に記憶されたとき
に、最後のヘツダ・アドレスに１を加えた
もの（EEBA＋１）が元のHNXTの値に
よつてアドレスされた３バイト領域に記憶
される。サブシステムのプロセツサがメツ
セージに作用するべく準備完了てあるとき
に、それはFNXTによつて規定されたア
ドレスから始まるメールボツクスの最初の
エントリのヘツダ・メツセージを、該エン
トリの最初の３バイトによつて規定された
エントリの終りと共に引き出す。そこで、
第２のエントリはまだプロセツサによつて
アクセスされていない最初に受信したメツ
セージを表わす最初のエントリということ
になる。 勿論、最初に“BASE”、“FNXT”及
び“HNXT”によつて指定されたアドレ
スは同一である。エントリが加えられたと
きに“HNXT”の値は増加し、プロセツ
サがエントリに作用したときに“FNXT”
の値は増加する。第２１図に示す空の部分
３５２はプロセツサによつてエントリが引
出され、作用されたメモリー空間を表わ
す。空の部分３５６は最初使用されなかつ
たメモリー空間を表わす。“FNXT”の値
が“HNXT”の値に等しいときに、プロ
セツサはメールボツクスが空であるという
ことを知る。加えて、エントリのワードが
メールボツクスに書込まれるときに、その
ワード書込まれるべきそのアドレスの値が
“LMIT”の値まで増算した場合、DMAは
メールボツクスがヘツダ・メツセージの記
憶を持続するようにするため、そのアドレ
スを自動的に“BASE”の値に戻すであろ
うが、現在は空の部分３５２である。も
し、エントリのワードがメールボツクスに
書込まれるべきそのアドレスが“FNXT”
の値に達した場合、メールボツクスが満た
され、オーバフロするだろうからヘツダ・
メツセージ又はエントリは全体的に拒絶さ
れ、そのシステムと共同するメツセージ制
御回路１４４に流出される。 メールボツクスの上記管理作用のすべて
は後述するようにDMAによつて達成され
る。 各サブシステム２４の各局部メモリーが
夫々メールボツクス３５０を持つため、シ
ステム１０内のプロセツサはシステム・バ
スからのメツセージの受信によつて、定常
的に割込みされることはないであろう。む
しろ、各プロセツサは目的をもつて最初の
又は最上エントリのためにメールボツクス
を見るときにのみ、そのメールボツクスに
記憶されているエントリに作用するだろ
う。故に、プロセツサはその局部メモリー
がメツセージを受信し、記憶したとして
も、割込みをかけることなく、そのタスク
を完了することができる。更に、各プロセ
ツサがメツセージの受信によつて定常的に
割込みされないということを保証するため
に（更に詳細に後述する）、データを要求
するサブシステムによつて送られるメツセ
ージは、要求するサブシステムに返送され
たときにそのデータが記憶されるべき局部
メモリー・アドレスを含む。要求するサブ
システムのリクエストに応答して返送され
るデータを含むヘツダ及びデータ・メツセ
ージのヘツダ部は、又DMA１４０がプロ
セツサに割込みをかけず、データの後の移
動を要求することなく、そのデータを局部
メモリーの希望する領域に負荷することが
できるようにするために、局部メモリー・
アドレスを包含している。 第２２Ａ図及び第２２Ｂ図はメールボツ
クス３５０のエントリのホーマツトを表わ
す。特に、第２２Ａ図はヘツダ専用メツセ
ージのためのエントリ・ホーマツトを表わ
し、第２２Ｂ図はヘツダ及びデータ・メツ
セージのためのエントリ・ホーマツトを表
わす。 まず、第２２Ａ図を見ると、メールボツ
クス・エントリの最初の３バイトはエント
リ終了バイト・アドレスに１を加えたもの
（EEBA＋１）のために指定され、該エン
トリの残余部分は、ヘツダの大きさにより
（４乃至36Kバイト）、着信先アドレス・フ
イールド・ソース（発信元）アドレス・フ
イールド、OPコード・フイールド及びメ
ツセージのヘツダ・データ・フイールド等
のために指定されるということがわかる。
プリアンブル、フラグ、CRCビツト、ポ
ストアンブル及びポスト・ポストアンブル
等はメツセージ制御回路１４４によつてメ
ツセージから除去され、そのエントリの一
部として記憶されない。終了エントリ・バ
イト・アドレスに１を加えたものの記憶
（EEBA＋１）はメールボツクスからエン
トリを呼出すときにプロセツサがそのエン
トリの実際の長さを知ることができるよう
にする。 次に、第２２Ｂ図を見ると、そこのヘツ
ダ及びデータ・メツセージのためのメール
ボツクス・エントリも又、最初の３バイト
にエントリ終了バイト・アドレスに１を加
えたもの（EEBA＋１）を含む。該エント
リの次の部分は着信先アドレス・フイール
ド、ソース・アドレス・フイールド、OP
コード・フイールド及びメツセージのヘツ
ダ部のヘツダ・データ・フイールド（４乃
至36Kバイト）等を含む。該エントリのヘ
ツダ部の次に続くものはデータ終了バイ
ト・アドレスに１を加えたもの（DEBA
＋１）を表わす３バイトである。 第１２Ｂ図において前述したように、ヘ
ツダ及びデータ・メツセージのヘツダ・デ
ータ・フイールドは最初の３バイトにヘツ
ダ及びデータ・メツセージに含まれている
データの局部メモリーの開始データ・アド
レスを含む。従つて、プロセツサがヘツダ
及びデータ・メツセージを表わすメールボ
ツクス３５０からのエントリをアクセスす
るときに、該エントリのヘツダ・メツセー
ジの部分であるこの３バイト・アドレスか
ら局部メモリーに別に記憶されたデータの
最初のアドレスを知ることができる。その
上、プロセツサはデータ終了バイト・アド
レスに１を加えたもの（DEBA＋１）を
表示する該エントリの終りにある３バイト
により、局部メモリーのデータの終了アド
レスを知るだろう。 この時点において注目するべきことは、
ヘツダ及びデータ・メツセージがサブシス
テムによつて受信されたとき、DMA１４
０は該メツセージのヘツダ部を直接メール
ボツクス３５０に負荷し、そして該メツセ
ージのデータ部をヘツダ・データ・フイー
ルドのデータ開始アドレスによつて指定さ
れた局部メモリーのアドレスに直接負荷す
るということである。メツセージのデータ
部分の負荷はメールボツクスにではなく、
データをリクエストしたメツセージの開始
アドレスによつて発信元から指定されてい
た局部メモリーのほかの部分のメモリー場
所に行われるということが重要である。こ
の局部メモリーのほかの部分は、通常デー
タを必要とするタスク又はジヨブの遂行を
完了するために、プロセツサによつてサブ
システムのそこからデータが呼出されるべ
きである希望部分又は場所である。そうし
ないで、メールボツクスにヘツダ情報と共
にデータを記憶したとすると、制御又はヘ
ツダ部が記憶されている場所からデータ部
を局部メモリーの上記希望部分に移動する
ために、後でプロセツサに割込みをしなけ
ればならないという欠点を生じさせないで
あろう。勿論、サブシステムがヘツダ専用
メツセージを受信するときはDMA１４０
は単にヘツダをメールボツクスに負荷する
だけである。 上記したように、データを要求するメツ
セージか、又はデータを供給するメツセー
ジのどちらの場合でも、そのデータのデー
タ開始アドレスはそのメツセージの中に含
まれるということがこの発明の重要な一面
である。すなわち、あるサブシステム２４
がほかのサブシステム２４からデータを要
求する場合、その要求又はリクエストはヘ
ツダ専用メツセージのホームでは、要求さ
れたデータが記憶されるべきである要求す
るサブシステムの局部メモリーのアドレス
をそのメツセージの中に含むようにしてい
る。要求されたデータが返送される場合の
ヘツダ及びデータ・メツセージのホームで
は、データ開始アドレスはヘツダ及びデー
タ・メツセージに含まれる（ヘツダ・デー
タ・フイールドの最初の３バイトに）。従
つて、要求するサブシステムのプロセツサ
は要求されたデータが返信されたときに、
データ開始アドレスのために割込みされる
必要がない。勿論、これはメールボツクス
も又プロセツサの割込なしにヘツダ情報の
記憶をすることができることになるから、
プロセツサは全く割込みを受けずに自己の
タスクを完了することが可能となる。この
方式又は技術は、汎用バツフアにデータ記
憶して局部メモリーの意図した着信先のそ
のデータを記憶させるために、該データの
その後の移動を要求するようにしてプロセ
ツサの割込みを避けるようにした従来の方
式又は技術に優るものである。 ２ DMA１４０（詳細 次に第２３図に移ると、そこには、前に
第１４図で全体的に示したDMA１４０と
コマンド及びステータス・レジスタ１４２
との詳細が表してある。第２３図に示す
DMA１４０はその共同するサブシステム
の局部メモリーに対する直接呼出しを管理
し、この発明に従い該共同するサブシステ
ムの局部メモリーの中にあるメールボツク
ス３５０を管理する複数のレジスタを含
む。DMA１４０のそれらのレジスタは下
記のものを含む。 入力データ開始アドレス（IDSA）レジス
タ……３６０ ヘツダ・開始アドレス（HSA）レジスタ
……３６２ データ開始アドレス（DSA）レジスタ…
…３６４ メールボツクス・ベース・アドレス
（BASE）レジスタ……３６６ ハードウエア・ネクスト・アドレス
（HNXT）レジスタ……３６８ 終了アドレス（EAR）レジスタ……３７
０ ヘツダ終了アドレス（HEA）レジスタ…
…３７２ データ終了アドレス（DEA）レジスタ…
…３７４ メールボツクス・リミツト・アドレス
（LMIT）レジスタ……３７６ フアームウエア・ネクスト・アドレス
（FNXT）レジスタ……３７８ 更に、DMA１４０は４つの比較回路３
８０，３８２，３８４，３８６と、出力ア
ドレス・カウンタ３９０と、入力アドレ
ス・カウンタ３９２とを含む。IDSAレジ
スタ３６０及びEARレジスタ３７０は共
同するサブシステムのプロセツサから直接
アクセスすることはできず、メールボツク
ス３５０の管理に直接関与しないため、第
２３図には点線で示してある。残りのレジ
スタ３６２，３６４，３６６，３６８，３
７２，３７４，３７６，３７８は該プロセ
ツサから直接アクセスすることができる。
その上、レジスタ３６６，３６８，３７
６，３７８はメールボツクス３５０の管理
に関与する。 第２３図に表わしていないものの中に、
ここで少々説明するだろうDMAの動作を
制御するための制御回路がある。そのよう
な制御回路は主としてプログラマブル・ロ
ジツク・アレイ（PLA）を用いて実施す
ることができる。 まず、BASEレジスタ３６６、HNXT
レジスタ３６８，LMITレジスタ３７６、
FNXTレジスタ３７８等について説明す
る。これらレジスタは共同するサブシステ
ムがメツセージを受信したときに、メール
ボツクス３５０の動作を制御する。BASE
及びLMITレジスタは最初このシステムの
イニシヤライゼーシヨン（初期設定）中
に、Ｐ−Ｍバスを使用して共同するサブシ
ステムのプロセツサによつて負荷される。
更に、HNXTレジスタ３６８及びFNXT
レジスタ３７８は初期設定中にBASEレジ
スタと同一値が負荷される。 DAMの動作−メツセージ受信 システム・バス・インタフエースのシス
テム・インタフエース・チツプ１３６がメ
ツセージを受信し、メツセージ制御回路１
４４を通して更にそれを送信するときに、
ヘツダ（又はヘツダ及びデータ・メツセー
ジのヘツダ部分）はBASE、LMIT、
HNXT、FNXTレジスタに記憶されてい
る情報に従つてメールボツクス３５０に記
憶される。入力アドレス・カウンタ３９２
は、初期的に、HNXTレジスタ３６８の
それと同じアドレスが負荷される。各デー
タ・バイトがメツセージ制御回路１４４か
ら受信されると、入力アドレス・カウンタ
３９２は増算され、そのアドレスは、その
各メツセージ・ワードをメールボツクス３
５０の局部メモリー・アドレス場所に記憶
させるためにＰ−Ｍバスに供給される。そ
の上、入力アドレス・カウンタ３９２の出
力は比較回路３８６によつてFNXTレジ
スタ３７８の値と比較される。比較回路３
８６の出力における信号FLB＠０は入力
アドレス・カウンタ３９２がメールボツク
ス（第２１図を見よ）内のFNXTアドレ
スに達した事を表示する。そのときは、メ
ールボツクス３５０は完全に満たされてお
り、ヘツダ・メツセージのために空場所が
残されているということはない。一般的
に、そのような情況下におけるメツセージ
はアボート（又は送信中止）されるか拒絶
され、HNXTレジスタ３６８は次に使用
可能なエントリ・アドレスに増算されな
い。もし、偶然、入力アドレス・カウンタ
３９２がFNXTアドレスに達したが、メ
ツセージ制御回路１４４内に全部が一時的
に記憶される程の少数バイトがメツセージ
中に残されているだけのような場合には、
DMAを制御して該DMAがFNXTアドレ
スまでメツセージを記憶することが許され
るようにする。そして、FNXTアドレス
の最初のエントリがプロセツサによつて後
でアクセスされるときまでDMAは残りの
バイトをメールボツクスの中に記憶し続け
（そこでメツセージ制御回路１４４の中の
バツフアに記憶される）、その後、HNXT
レジスタ３６８を増算する。 比較回路３８６及び信号FLB＠０も又、
メールボツクス３５０が空のときに、
DMAがそれを確認する手段を提供する。
DMA制御回路は、HNXTレジスタ３６０
のアドレスとFNXTレジスタ３７８のア
ドレスとを比較するために、HNXTレジ
スタ３６０の値を入力アドレス・カウンタ
３９２に負荷させることができる。故に、
メールボツクスが空となり、まだエントリ
を受信していなければ、ステータス・ビツ
トは発生することができるし、メールボツ
クスの最後のエントリをプロセツサがアク
セスしたときに、メールボツクスは空とな
る。 入力アドレス・カウンタ３９２のアドレ
スは比較回路３８４においてLMITレジス
タ３７６内のLMITアドレスとも比較さ
れ、メールボツクスの空部分３５６（第２
１図）が満たされたことを表示する。も
し、比較回路３８４の出力における信号
LLW＠０が合致を示したなら、入力アド
レス・カウンタ３９２はメツセージの記憶
を続行することができるようにBASEレジ
スタ３６６のアドレスと同一アドレスが負
荷されるが、現在はBASEアドレスを開始
する空部分３５２にある。 ヘツダ情報がメールボツクス３５０のそ
のエントリに完全に記憶されたときに、入
力アドレス・カウンタ３９２は再度増算さ
れ、その出力は終了アドレス・レジスタ３
７０に供給される。この値はエントリの最
初の３バイトとして記憶される前述のエン
トリ終了バイト・アドレスに１を加えた
（EEBA＋１）ものを表わす。そのとき、
HNXTレジスタ３６８は次のエントリの
始めのアドレスを表わす入力アドレス・カ
ウンタ３９２と同一値に変更される。 もし、受信したメツセージがヘツダ及び
データ・メツセージであれば、入力データ
開始アドレス・レジスタ３６０はDMA制
御回路によつて予め可能化され、該メツセ
ージのヘツダ・データ・フイールドの最初
の３バイトのデータ開始アドレスを受信す
るであろう。入力アドレス・カウンタ３９
２は、ヘツダ部が記憶され、更にそのデー
タ開始アドレスが負荷されて後、該メツセ
ージのデータ部の各データ・バイトがメツ
セージ制御回路１４４から受信されたとき
に増算する。データの最後のバイトが受信
され、１ワードとして共同するサブシステ
ムの局部メモリーに記憶されたときに、入
力アドレス・カウンタ３９２の値は増算さ
れて、データ終了バイト・アドレスに１を
加えたもの（DEBA＋１）を表わし、こ
の値は終了アドレス・レジスタ３７０に記
憶される。そこで、データ終了バイト・ア
ドレスに１を加えたもの（DEBA＋１）
はメールボツクス・エントリの最後の３バ
イトとしてヘツダ部と共にメールボツクス
に記憶される。該エントリのEEBA＋１情
報は該エントリのDEBA部を越えた最初
のバイトを指すであろう。 DMAのレジスタによつて管理されたメ
ールボツクス３５０の提供とヘツダ及びデ
ータ・メツセージにおけるDSAアドレス
の包含とは本質的にシステム・バスからの
メツセージの受信の際に、直ちにプロセツ
サが関与することを除去するものであると
いうことが上記の説明から明らかになつた
はずである。 それに比較し、先行システムでは、メツ
セージの内容が制御情報か、要求されたデ
ータか、又はその両方かに関係なく、メツ
セージ情報がサブシステムのメモリーに記
憶されるべきであつた開始アドレスを
DMA回路に負荷するために、いずれのサ
ブシステムにおけるプロセツサもメツセー
ジを受信する度ごとに割込みが要求されて
いた。そこで、一度開始アドレスが供給さ
れると、DMA回路はメツセージの全情報
内容を記憶するために、その記憶又はメモ
リー場所を開始アドレスから開始して順次
アクセスすることができるものであつた。 それに反し、DMA１４０はシステム・
バスから受信したメツセージの内容を記憶
するに際し、プロセツサの割込み又は関与
を要求しない。もし、ヘツダ又は制御情報
が受信された場合（ヘツダ専用メツセージ
又はヘツダ及びデータ・メツセージのいず
れか）、DMA１４０のメールボツクス管
理又はアドレス・レジスタはプロセツサの
割込み又は関与なしに、HNXTによつて
指定された場所から始まるメールボツクス
３５０の部分に直接制御情報を負荷する。
もし、ヘツダ及びデータ・メツセージのデ
ータ・ブロツクが受信される場合、DSA
アドレスがすでにそのメツセージのヘツダ
部のヘツダ情報によつてDMAに供給され
ており、DMAはプロセツサの割込み又は
関与なしに、直接そのデータ・ブロツクを
上記局部メモリーに負荷する。メツセージ
はすべてのサブシステムによつて受信さ
れ、DMA１４０によつて局部メモリーに
直接記憶される一方、プロセツサは自己の
タスクの遂行を自由に継続し、割込みされ
ることはない。 ＤＭＡ動作−メツセージ送信 メツセージがサブシステムから送信され
たときに、サブシステムのプロセツサはセ
ンド（又は送信）コマンドを発行して、
HSAレジスタ３６２に局部メモリーのヘ
ツダ開始アドレスを負荷し、HEAレジス
タ３７２にヘツダ終了アドレスを負荷し、
又もし、それがヘツダ及びデータ・メツセ
ージであれば、DSAレジスタ３６４にデ
ータ開始アドレスを負荷し、DEAレジス
タ３７４にデータ終了アドレスを負荷す
る。DMA１４０はプロセツサを割込みす
ることなく、局部メモリーをアクセスして
そのメツセージのヘツダ及びデータ部分の
各ワードを順次的に読出し、そのメツセー
ジ情報をメツセージ制御回路１４４に供給
する。 DMA１４０は初期的にヘツダ開始アド
レスの値を出力アドレス・カウンタ３９０
に負荷し、出力アドレス・カウンタ３９０
がHEAレジスタ３７２に記憶されている
ヘツダ終了アドレスに達したということ
を、比較回路３８０の出力における信号
HLB＠０が表示するまで、順次的にヘツ
ダの各ワードの読出しを実行するであろ
う。もし、それがヘツダ及びデータ・メツ
セージであれば、DMAは出力アドレス・
カウンタ３９０にDSAレジスタ３６４の
データ開始アドレスを負荷して後、局部メ
モリーからのメツセージのデータ部の各ワ
ードを順次的に読出すために出力アドレ
ス・カウンタ３９０を増算する。勿論、送
信されるメツセージがヘツダ専用メツセー
ジであれば、ヘツダ終了アドレスに達した
後に送信が終る。 比較回路３８２の出力における信号
DLB＠０が、出力アドレス・カウンタが
DEAレジスタ３７４のデータ終了アドレ
スに達したということを表示したときに、
DMAは局部メモリーのアクセスを止め、
データの送信はメツセージ制御回路１４４
を通過した後に終了する。 ３ コマンド及びステージ・レジスタ１４２ 第２３図は第１４図において前述したコ
マンド及びステータス・レジスタ１４２を
表わすブロツクを包含する。第２３図に見
られるように、コマンド及びステータス・
レジスタ１４２はコマンド・レジスタ４０
０とステータス・レジスタ４０２とを含
む。コマンド・レジスタ４００は共同する
サブシステムのプロセツサによつて負荷さ
れ、送信及び受信メツセージに対して実行
されるべき動作をシステム・インタフエー
ス・チツプ１３６に指示する。この動作は
通常DMA１４０と同様にメツセージ制御
回路１４４の両方に関係する。 ステータス・レジスタ４０２はシステ
ム・インタフエース・チツプ１３６の動作
中、該システム・インタフエース・チツプ
のステータスを表示するステータス・ビツ
トが負荷される。これらのステータス・ビ
ツトはDMA１４０の制御回路及びメツセ
ージ制御回路１４４と共に、システム・イ
ンタフエース・チツプ１３６の動作の制御
に使用される。 第２４図はコマンド・レジスタ４００の
内容を例示する。そこに見られるように、
コマンド・レジスタはコマンドを提供する
ビツト21〜24及びコマンドと共に使用する
ための情報を提供するビツト１〜13を持つ
32ビツト・レジスタである。コマンド・レ
ジスタのビツト14〜20及び25〜32はこの発
明に関する説明のどこにも使用されない。
下記のコマンド・テーブル＃１は種々のコ
マンドのために、コマンド・レジスタのコ
マンド・フイールド（ビツト21〜24）に負
荷されるビツトを例示する。 コマンド・テーブル＃１コマンド
コマンド・フイールド（ビツト21〜24） イニシヤライズ（INITIALIZE） 0000 センド（SEND） 1000 レシーブ（RECEVE） 0100 ロード・マスク（LOAD MASK） 0010 イニシヤライズ コマンド・テーブル＃１に示されている
コマンド“イニシヤライズ
（INITIALIZE）はシステム・インタフエ
ース・チツプ１３６をリセツトする。イニ
シヤライズ・コマンドに応答して、BASE
及びLMITレジスタ３６６，３７６はそれ
らの永久値が負荷され、HNXTレジスタ
３６８及びFNXTレジスタ３７８は初期
的にBASEレジスタ３６６の値が負荷され
る。コマンド・レジスタのビツト１〜８に
は共同するサブシステムの独自のサブシス
テム・アドレスが負荷される。この情報は
第１５図において前述したレシーバ・アド
レス・チエツク回路１８４のSADDレジス
タに転送される。ビツト９は診断制御ビツ
トといい、システム・バスを使用すること
なく、メツセージを直接SICに返送する回
路を可能化することをシステム・インタフ
エース・チツプ（SIC）が可能となるよう
に用いることができる。このように、メツ
セージを返送することは診断動作の実行に
便利であるが、この発明の部分ではない。
ビツト10はこの実施例では使用しない。ビ
ツト11はシステム・バスに送信するための
各直列化されるバイトが最高位ビツトから
始めて直列にされるか、又は最下位ビツト
から始めて直列にされるかを制御する。ビ
ツト12はこの発明の部分を形成しない診断
回路に出力され、共同するサブシステムを
全ヘツダ・メツセージのための着信先又は
リクエストされたレシーバにする。ビツト
13は初期設定（イニシヤライズ）中に
“１”にセツトされ、コマンド・レジスタ
４００が次のコマンドを負荷する前に“イ
ニシヤライズ”コマンドをクリヤするよう
に“０”にセツトされる。 センド コマンド・テーブル＃１の“センド”コ
マンドはメツセージをシステム・バスにセ
ンド又は送信するようにシステム・インタ
フエース・チツプに指示を与える。コマン
ド・レジスタのビツト１〜４及びビツト８
〜12は使用されず、ビツト７及び13は常に
このコマンドでは、夫々“１”及び“０”
にセツトされる。ビツト５及び６はシステ
ム・インタフエース・チツプから送信され
るべきメツセージの形を決定する。コマン
ドの形とそれに対応するビツト５及び６の
値とを下記のコマンド・テーブル＃２に表
示する。 コマンド・テーブル＃２メツセージのタイプ ビツト５及び６ ヘツダ 00 ヘツダ（データを持つ） 01 ヘツダ及びデータ 11 ヘツダ・メツセージと、ヘツダ（データ
を持つ）メツセージとは両方共ヘツダ専用
メツセージであり、そのホーマツトは第１
２Ａ図について前述した。ヘツダ（データ
を持つ）メツセージはヘツダ情報の他のフ
イールドが記憶されているところから離れ
た場所にある送信サブシステムの局部メモ
リーから得られたであろうそのヘツダ・デ
ータ・フイールドのデータ情報を含む。こ
のヘツダ・データ情報を得る目的のため
に、DMAはヘツダ及びデータ・メツセー
ジのデータ部を得るために使用する方法と
同じ方法によつて、DSAレジスタ３６４
及びDEAレジスタ３７４を使用する。他
方、ヘツダ・メツセージは別に得なければ
ならないようなヘツダ・データ・フイール
ドの情報を含まない。 ヘツダ及びデータ・メツセージは第１２
Ｂ図について前述したホーマツトを有す
る。 レシーブ コマンド・テーブル＃１のレシーブ
（RECEIVE）メツセージは各受信したメ
ツセージの着信先アドレス・フイールド
と、イニシヤライズ・コマンドを実行した
ときにSADDレジスタに供給された各唯一
の局域はサブシステム・アドレス・バイト
とをアドレス・チエツク回路１８４におい
て比較するよう、システム・インタフエー
ス・チツプに指令を発する。ビツト２〜12
はこのコマンドでは使用されない。ビツト
13は非常に“０”である。ビツト１が
“１”であれば、各メツセージの着信先ア
ドレスがサブシステム・アドレスのために
チエツクされる。ビツト１が“０”であれ
ば、サブシステム・アドレスのためにはチ
エツクされず、ロード・マスク・コマンド
によつて指定されるそれより全体的な放送
アドレス又はグループ・アドレスのみのた
めにチエツクされる。 ロード・マスク ロード・マスク・コマンドはシステム・
インタフエース・チツプに指令してアドレ
ス・チエツク回路１８４（第１５図）のマ
スク・レジスタに放送アドレス又はグルー
プ・アドレスを負荷させる。ビツト１〜８
はグループ・アドレスに表示し、それら着
信先アドレス・フイールドのマツチング・
グループ・アドレスがサブシステムに受信
される。下記のコマンド・テーブル＃３は
コマンド・レジスタ４００のビツト１〜８
の値と、そこから得られ、複写又は受信さ
れるメツセージとを表示する。

【表】 そこに示した着信先アドレスは16進数で
あり、１バイトに等しい。もし、ビツト１
〜８が全部“０”であれば、グループ・ア
ドレスによつて指定された（複数の）グル
ープのどれもが共同するサブシステムの着
信先ではない。 ステータス・レジスタ４０２はシステ
ム・インタフエース・チツプのステータス
を含む。ステータス・レジスタの内容は第
２５図に例示されている。そこに見られる
ように、ビツト８及びビツト13〜32は常に
“０”である。ビツト１〜８はシステム・
インタフエース・チツプ１３６の入力ステ
ータスを表わし、ビツト４〜７はシステ
ム・インタフエース・チツプ（SIC）コー
ドを含み、ビツト９〜12はシステム・イン
タフエース・チツプの出力ステータスを表
わす。SICコードは１以上のシステム・バ
ス・インタフエースがサブシステムのＰ−
Ｍバスに接続されている場合にのみ使用さ
れて、サブシステムのプロセツサに対する
システム・バス・インタフエース（又は
SIC）の識別に使用される。この構成は第
９乃至第１１図において前述したが、この
発明のどのような面にも関係しない。 下記ステータス・テーブル＃１はシステ
ム・インタフエース・チツプの種々の出力
（送信）ステータスの状態と、それらに対
応するビツト９〜12の値を例示する。 ステータス・テーブル＃１出力ステータス ビツト９〜12 出力ステータス使用不能 000X 出力完了 100＋ 出力エラー（バツフア・アンダフロ）
110＋ 出力エラー（メモリー・エラー） 101＋ 出力エラー（リトライ超過） 111＋ ステータス・テーブル＃１では、“Ｘ”
は“無関心”の値を表示し、“＋”は“０”
か又は“１”のいずれかを表示する。 ステータス・テーブル＃１に表示されて
いる出力完了ステータスはシステム・イン
タフエース・チツプ１３６がメツセージの
送信に成功したときに発生する。出力エラ
ー（バツフア・アンダフロ）ステータスは
システム・インタフエース・チツプがバツ
フア・アンダフロ状態、すなわち、そのシ
ステム・インタフエース・チツプと共同す
るサブシステムがデータ・バイトを充分早
く供給せず、そのため、メツセージ制御回
路１４４が受信したバイトをすべて送信し
て、メツセージ送信の中間でサブシステム
からの新たなデータ・バイトを待つている
ときに発生する。出力エラー（メモリー・
エラー）ステータスは送信のために局部メ
モリーからフエツチされたデータが修正不
能エラー（ダブル・ビツト・エラーのよう
な）を持つときに発生する。出力エラー
（リトライ超過）ステータスはシステム・
インタフエース・チツプが、第１５図に従
つて前述したリトライ回路２０４の制御に
基づき、所定の最高リトライ数を試みた後
もメツセージの送信に成功することができ
なかつたときに発生する。 出力ステータス状態のすべてについて
（出力ステータス使用不能を除き）、ビツト
12の値は“０”又は“１”のどちらでもよ
い。第２７図乃至第３１図において後述す
るこの発明の好ましい実施例の１つにおい
て、システム・バスは実際には２つの別個
な“システム・バス”又は“チヤンネル”
である。各これらシステム・バス又はチヤ
ンネルはスター・カプラと各サブシステム
へ及び各サブシステムからの送信ラインを
含む。ビツト12が“０”であれば、それは
メツセージがチヤンネルの１つ（チヤンネ
ルＡ）に送信されていることを表示し、又
“１”は他のチヤンネル（チヤンネルＢ）
にメツセージが送信されていることを表示
する。 ステータス・レジスタの入力ステータ
ス・フイールドはシステム・インタフエー
ス・チツプ１３６の入力ステータスを表示
する。下記のステータス・テーブル＃２に
は、入力ステータス・フイールドのビツト
１〜３の値と、それらに対応する入力（受
信）ステータス状態とを表示する。 ステータス・テーブル＃２入力ステータス ビツト１〜３ 入力ステータス使用不能 000 メールボツクスが空でない 100 入力バツフア・オーバフロ（メツセージ拒
絶） 010 メールボツクス・オーバフロ（メツセージ
拒絶されず） 001 メールボツクス（メツセージ拒絶） 110 メールボツクスが空でないステータスは
システム・インタフエース・チツプ１３６
がメールボツクス３５０にメツセージを受
信し受入れたときに発生する。入力バツフ
ア・オーバフロ（メツセージ拒絶）ステー
タスはシステム・インタフエース・チツプ
がメツセージを受信したが、RFIFO１９
０（第１５図）又はその共同するバツフア
（図示していない）がオーバフロしたため
に、そのメツセージのすべてを局部メモリ
ーに転送することができなかつたときに発
生する。そのような場合にはメツセージは
拒絶される。メールボツクス・オーバフロ
（メツセージは拒絶されない）ステータス
は、システム・インタフエース・チツプが
メツセージを受信することはしたが、メー
ルボツクスが満ぱいであるため、ヘツダ情
報の全部はエントリとして局部メモリーに
転送することができなかつたときに発生す
る。しかし、記憶されなかつたバイトはす
べてメツセージ制御回路１４４のバツフア
にあるので後でメールボツクス３５０に記
憶することができる。そのメツセージは拒
絶されない。メールボツクス・オーバフロ
（メツセージ拒絶）ステータスはシステ
ム・インタフエース・チツプがメツセージ
を受信したがメールボツクスが満ぱいのた
め、ヘツダ情報の全部を局部メモリーに転
送することができなかつたときにも発生す
る。この場合、メツセージ制御回路１４４
に記憶するべきバイトが多過ぎたためにメ
ツセージは拒絶される。メールボツクス・
オーバフロ（メツセージが拒絶されない）
及びメールボツクス・オーバフロ（メツセ
ージ拒絶）ステータス状態はその両方とも
第２３図において簡単に前述した。 スワンプ回路１６０及び遊び検出回路１６２ 第２６図は、第１４図について前述したスワ
ンプ回路１６０及び遊び検出回路１６２の作用
の遂行に使用される回路を例示する。スワンプ
回路１６０は立上り端リトリガラブル・ワンシ
ヨツト４０４とアンド・ゲート４０５とを含
む。ワンシヨツト４０４の入力はバス・レシー
バ５８を使用してシステム・バスの符号化され
たメツセージ又は信号を受信するように接続さ
れる。アンド・ゲート４０５の一方の入力はシ
ステム・バスからの信号を受信し、他方の入力
はワンシヨツト４０４の反転出力の信号を受信
する。アンド・ゲート４０５の出力はスワンプ
回路１６０がシステム・バスにスワンプ状態又
はエラーを検出したときに可能化される前述の
信号REERである。 ワンシヨツト４０４の反転出力はシステム・
バスの信号が“１”になつたときに、“０”又
は“ロー”の値になり、システム・バスにおけ
る符号化された信号の普通のパルス幅よりわず
かに長い期間中“０”に保持される。従つて、
システム・バスにスワンプ状態が存在せず、受
信したメツセージのパルス幅が正しい場合に
は、アンド・ゲート４０５の出力における信号
RERRは“０”のままである。メツセージの１
又はそれ以上のパルスが広過ぎるというスワン
プ状態があるときには、ワンシヨツト４０４の
出力は、システム・バスからの信号又はパルス
がまだ“１”の状態にあるときに、それと同時
刻“１”に戻ることになる。そのため、アン
ド・ゲート４０５の出力における信号RERRは
“１”となる。 第２６図に見られる遊び検出回路１６２は立
下り端リトリガラブル・ワンシヨツト４０６と
アンド・ゲート４０７とを含む。ワンシヨツト
４０６はバス・レシーバ５８を使用してシステ
ム・バスからの符号化メツセージ又は信号をそ
の入力に受信する。アンド・ゲート４０７はそ
の一入力にワンシヨツト４０６の反転出力の信
号を受信し、システム・バスからの信号を第２
の反転入力に受信する。ワンシヨツト４０６の
反転出力はシステム・バスの信号がパルス間で
“０”の値になつたときに“０”の値になり、
そのメツセージの普通のパルス間の間隔よりわ
ずかに長い期間中、“０”の値のままに保たれ
る。 システム・バスに遊び状態がなく、パルス間
の間隔が正しい長さであれば、アンド・ゲート
４０７の出力における信号RIDLEは“０”に
維持される。遊び状態が存在して、システム・
バスのパルス間の間隔がメツセージの通常のパ
ルス間の間隔より長い場合には、ワンシヨツト
４０６の出力は、システム・バスの信号がまた
“０”のままであるのに、値“１”に戻される。
そのため、アンド・ゲート４０７の出力におけ
る信号RIDLEは“１”となるであろう。 Ｊ デユアル−チヤンネル・データ処理システム
４１０ 第２７図はデータ処理システム４１０を表わ
す。第１図乃至第３図に例示するデータ処理シ
ステム１０同様、データ処理システム４１０は
各々単独のコンピユータ・キヤビネツトの中に
収容されている複数の局４１２を含む。各局４
１２は共同するケーブル４１４Ａによつてスタ
ー・カプラ４１６Ａにリンクされ、共同するケ
ーブル４１４Ｂを使用して第２のスター・カプ
ラ４１６Ｂにリンクされる。各ケーブル４１４
Ａ，４１４Ｂは一対の光学繊維から成る。第１
図乃至第３図のデータ処理システム１０のケー
ルブ１４同様、各ケーブル４１４Ａ，４１４Ｂ
の１本の繊維はそれに共同する局からの信号を
スター・カプラの一方に搬送し、各ケーブルの
他方の繊維がそのスター・カプラからの信号を
局に返送するように動作する。 以下、データ処理システム４１０の発明部分
を説明するために、全ケーブル４１４Ａ，４１
４Ｂ（それに接続されている局内の線を含む）
と両スター・カプラ４１６Ａ，４１６Ｂとは集
合的にデユアル−チヤンネル・システム・バ
ス”と呼ぶことにする。その上、ケーブル４１
４Ａ（それに接続されている局内の線を含む）
とスター・カプラ４１６Ａとはシステム・バス
の“チヤンネルＡ”と呼び、ケーブル４１４Ｂ
（それに接続されている局内の線を含む）とス
ター・カプラ４１６Ｂとをシステム・バスの
“チヤンネルＢ”と呼ぶことにする。 第２７図の前述から明らかになつたであろう
ように、局４１２のどれか１つから発信するメ
ツセージはチヤンネルＡかチヤンネルＢのどち
からかを介して送信することができる。例え
ば、もしメツセージがチヤンネルＡを介して送
信されるなら、該メツセージは共同するケーブ
ル４１４Ａの２本の光学繊維（又はフアイバ）
のうちの１本を介して発信局からスター・カプ
ラ４１６Ａに送信される。次に、スター・カプ
ラ４１６Ａは該信号を同じケーブル４１４Ａの
２本の光学繊維のうちのもう一方を介して発信
局の方に返信し、又ほかのケーブルのすべて４
１４Ａを介して、そのシステム４１０のすべて
ほかの局にも送信する。同様に、信号は共同す
るケーブル４１４Ｂの２本の光学繊維のうちの
１本を使用して、局４１２のいずれか１つから
スター・カプラ４１６Ｂに送信することができ
る。次に、スター・カプラ４１６Ｂは該信号を
発信局と共にシステム４１０のほかのすべての
局に対して、ケーブル４１４Ｂを介し、返信す
る。 データ処理システム４１０における２本のチ
ヤンネルの使用は単一チヤンネル・システム・
バスの使用（第１図乃至第３図のデータ処理シ
ステム１０に例示しているようなもの）より
数々の顕著な利点を有する。特に、第２７図の
デユアル−チヤンネル・サブシステムは、もし
他方のチヤンネルが故障したときには、もう一
方のチヤンネルを独占的に使用することができ
るので、システムの信頼性を増大することがで
きる。その上、２本のチヤンネルの使用はメツ
セージ送信に対するシステム・バスの利用可能
性を増加する。すなわち、第１局が１本のチヤ
ンネルを介してメツセージを第２局に送信して
いる間に、どのメツセージもほかのメツセージ
に干渉を与えることなく、それと同時に第３局
からそのメツセージをもう一方のチヤンネルを
介して第４局に送信することができる。 第２８図は局４１２の１つを詳細に表わす。
例示する局４１２に接続されているケーブル４
１４Ａは一対の光学繊維４１８Ａ，４２０Ａで
構成される。同様にして、ケーブル４１４Ｂは
一対の光学繊維４１８Ｂ，４２０Ｂで構成され
る。ケーブル４１４Ａ，４１４Ｂは局又はキヤ
ビネツトの中で光学インタフエース４３２によ
つて内部送信電線４１８AA，４２０AA，４
１８BA，４２０BAに接続される。光学イン
タフエース４３２は光学ソース（発光源）４３
４，４３５と光学検出器（受光器）４３６，４
３７を含む。光学ライン（繊維）４２０Ａ，４
２０Ｂの光学信号は光学検出器４３６，４３７
において、ライン（電線）４２０AA，４２０
BAに送信するために電気信号に変換される。
逆に、電線４１８AA，４１８BAにあるメツ
セージを表わす電気信号は光学ソース４３４，
４３５において、光学ライン４１８Ａ，４１８
Ｂに送信するために光信号に変換される。 各局４１２は第２８図に例示するように、プ
ロセツサ・モジユール４２４Ａ、メモリー・モ
ジユール４２４Ｂ、Ｉ／Ｏモジユール４２４Ｃ
を含む複数のサブシステムを有する。モジユー
ル４２４Ａ，４２４Ｂ，４２４Ｃ各各は、各１
個のシステム・バス・インタフエース４２８を
介してライン４１８AA，４２０AA及びライ
ン４１８BA，４２０BAの両ラインに接続又
は結合される。 第１図のデータ処理システム１０同様、デー
タ処理システム４１０の局４１２の１つは、シ
ステム４１０に使用されている局４１２が１つ
だけの場合には、回送電信路又は返送電信路を
設けることができる。２チヤンネルのシステム
４１０の場合に返信路を設けた模範的配線パタ
ーン４４０を第２９図に表わす。該配線パター
ン４４０は返信電線４１８AA，４２０AAに
接続された送信電線４６２Ａと、送信電線４１
８BA，４２０BAに接続された送信電線４６
２Ｂとを含む。配線パターン４４０は第２８図
の局４１２の光学インタフエース４３２がある
場所に設けられる。その場合には、ほかの局が
ないので、当然そこに例示されている光学イン
タフエース及び光ケーブル４１４Ａ，４１４Ｂ
は不要である。 配線パターン４４０は１個の局４１２だけを
持つシステム４１０に使用することができる
が、システム４１０に２つの局４１２がある場
合、各局４１２はスター・カプラ４１６Ａ，４
１６Ｂを使用せずに２つのスター・カプラの
各々の動作を遂行するため、電線４１８Ａ，４
２０AA，４１８BA，４２０BAの開放又は自
由端（第２８図の左手側の方に）に配線パター
ン４４０の１つを接続することができることに
注意を要する。ライン４１８Ａ，４２０Ａ，４
１８Ｂ，４２０Ｂは外部のスター・カプラを用
いずに２つの局を直接リンクすることができ
る。 Ｋ システム・バス・インタフエース４２８ 第３０図は、各システム・バス・インタフエ
ース４２８の中にある簡略化した形式の主な回
路ブロツクを表わす。そこに見られるように、
システム・バス・インタフエース４２８はシス
テム・インタフエース・チツプ５３６と２チヤ
ンネル・アダプタ５３８とを含む。システム・
インタフエース・チツプ５３６は下述すること
を除き、第１３図乃至第２５図において前述し
たシステム・インタフエース・チツプ１３６に
類似する。２チヤンネル・アダプタ５３８は同
様に、２チヤンネル・アダプタが単一チヤンネ
ル・システム・バスではなく、デユアル・チヤ
ンネル・システム・バスのチヤンネルＡ及びチ
ヤンネルＢ両方に接続するための回路を含むと
いうことを除き、第１３図及び１４図に表わし
たチヤンネル・アダプタ１３８に類似する。 第３１図は、システム・バス・インタフエー
ス４２８のシステム・インタフエース・チツプ
５３６及び２チヤンネル・アダプタ５３８の詳
細を表わす。そこに見られるように、システ
ム・インタフエース・チツプ５３６はDMA回
路５４０、コマンド及びステータス・レジスタ
５４２、及びメツセージ制御回路５４４を含
む。 第３１図の２チヤンネル・アダプタ５３８は
バス５５０でメツセージ制御回路５４４に接続
されたシリアライザ５５４を含。シリアライザ
５５４はシステム・バスに送信されるべきメツ
セージ制御回路５４４からのメツセージを直列
にする。シリアライザの出力に現われた直列ビ
ツトのメツセージはエンコーダ５５６で符号化
されてチヤンネル選択回路６１０に送られる。
チヤンネル選択回路６１０はメツセージ制御回
路５４４からの信号（第３１図には図示してい
ない）によつて制御され、バス・ドライバ４４
６Ａを使用してチヤンネルＡか、バス・ドライ
バ４４６Ｂを使用してチヤンネルＢのどちらか
にメツセージを送信する。 デユアル−チヤンネル・システム・バスを通
して送信されてきたメツセージはチヤンネルＡ
からバス・レシーバ４５８Ａに受信されるか、
又はチヤンネルＢからバス・レシーバ４５８Ｂ
に受信される。バス・レシーバ４５８Ａに受信
したメツセージはデコーダ５５８Ａ、スワンプ
回路５６０Ａ、遊び検出回路５６２Ａに送られ
る。デコーダ５５８Ａでデコード（又は復調）
されたメツセージはデ・シリアライザ５６４Ａ
に供給されてデ・シリアライズ（並列に復元）
され、バス５５２Ａを用いてメツセージ制御回
路５４４に送られる。同様にして、バス・レシ
ーバ４５８Ｂに受信したメツセージはデコーダ
５５８Ｂ、スワンプ回路５６０Ｂ、遊び検出回
路５６２Ｂに送られる。デコーダ５５８Ｂでデ
コード（又は復調）されたメツセージは、次に
デ・シリアライザ５６４Ｂに供給され、そこで
デ・シリアライズ（又は並列に復元）され、バ
ス５５２Ｂを介してメツセージ制御回路５５４
に供給される。 メツセージ制御回路５４４の送信作用、
DMA５４０コマンド及びステータス・レジス
タ５４２は本質的には第１４図乃至第２５図に
ついて前述したシングル・チヤンネル・システ
ム・バスのDMA１４０、コマンド及びステー
タス・レジスタ１４２、及びメツセージ制御回
路１４４を参照して前述した方法と同じ方法で
動作する。勿論、メツセージ制御回路５４４の
送信制御回路（第３１図に図示していない）は
２本のチヤンネル（チヤンネルＡ又はチヤンネ
ルＢ）のどちらがサブシステムからの各メツセ
ージの送信に使用されるかを決定しなければな
らない。その決定は次の３基準に従つて行われ
る。 (1) 遊び１チヤンネルだけの場合、その遊びチ
ヤンネルがメツセージの送信に使用される。 (2) ２チヤンネルとも遊びの場合、システメ・
バスを介して最後のメツセージ送信中に使用
されなかつたチヤンネルがそのメツセージの
送信に使用される。 (3) どちらのチヤンネルも遊びでない場合、最
初に遊びになつたチヤンネルがメツセージの
送信に使用される。 上記の３基準の使用は２チヤンネル間の“負
荷の均等化”を図ることを保証する。“負荷の
均等化”によつて、システム・バスの使用は２
チヤンネル間で等しく又はやや等しく分けられ
る。メツセージの送信が２チヤンネル間で等し
く分けられると、各チヤンネルは一方のチヤン
ネルだけが他方のチヤンネルより頻繁に使用さ
れる場合よりも、“ビズイ”又は使用中状態が
少なくなるため、負荷の均等化は“コンテンシ
ヨン・ガーブル”を減少させる傾向に導く。 各サブシステムとその共同するDMA５４０
及びメツセージ制御回路５４４は一度に１メツ
セージを送信するだけであり、メツセージを送
信するのに１チヤンネルだけを使用するであろ
うが、メツセージ制御回路５４４は２チヤンネ
ルから同時に２つのメツセージを受信すること
ができなければならない。これは、すべてのサ
ブシステムと共同するメツセージ制御回路５４
４は、それがアドレスされたサブシステムでな
くても、第１図乃至第２６図のシングル・チヤ
ンネルの実施例について前述したようなメツセ
ージのエラーをチエツクするために、すべての
メツセージを受信し、監視しなければならない
ために必要である。従つて、一対のバス・レシ
ーバ４５８Ａ，４５８Ｂ、デコーダ５５８Ａ，
５５８Ｂ、スワンプ回路５６０Ａ，５６０Ｂ、
遊び検出回路５６２Ａ，５６２Ｂ、シリアライ
ザ５６４Ａ，５６４Ｂ及びバス５５２Ａ，５５
２Ｂはメツセージ制御回路５４４がチヤンネル
Ａ及びチヤンネルＢの各々のメツセージを同時
に受信できるようにする。メツセージ制御回路
５４４のメツセージ受信作用と共同する回路の
多くは、メツセージ制御回路５４４が各サブシ
ステム独自のサブシステム・アドレス又はグル
ープ・アドレスが一致するかどうか前述の両メ
ツセージの着信先アドレス・フイールドをチエ
ツクできるように、又CRCエラー・スワン
プ・エラー・及び遊びエラー等のチエツクのた
めに両メツセージをチエツクしうるように、二
重に設けられる。 第３２図は、２チヤンネル・システムのメツ
セージ制御回路５４４の簡略図を例示する。そ
こに見られるように、メツセージ制御回路５４
４は全体として第１５図のメツセージ制御回路
１４４と同一回路ブロツクを含む。特に、メツ
セージ制御回路５４４はMUX５７０、CRC発
生回路５７２、XFIFO５７４、MUX５７６、
GFIFO５７８、比較回路５８０、RFIFO５９
０、リトライ回路６０４、送信制御回路５９
６、受信制御回路５９８、モニタ（監視）制御
回路６００を含む。これら回路ブロツクは全体
的に第１５図のものと同様な名称とされ、その
夫々と類似する番号が付された回路ブロツクに
対応する。 勿論、モニタ制御回路６００はＡ及びＢ両チ
ヤンネルの遊び状態を監視しなければならな
い。これは、第３２図には信号表示
（Ａ又はＢ）で表示してある。信号は実
際には、クロツク信号X0及びX1によつて時間
多重化された２つの成分から成り、各成分はそ
れらチヤンネルの１つの遊び状態を表示する。
信号CNLAVAIL＠０はモニタ制御回路６００
から送信制御回路５９６に供給されて、少くと
もチヤンネルの１つが遊びであり、送信可能で
あるということを表示する。信号ACNLSEL
＠０はモニタ制御回路６００からチヤンネル選
択回路６１０（第３１図）に供給され、上記基
準に従つて、２本のチヤンネルのどちらがメツ
セージの送信のために選ばれるかを表示する。
信号＠０と＠０とはモニ
タ制御回路６００から受信制御回路５９８に供
給され、チヤンネルＡ及びチヤンネルＢが夫々
遊びではなく、メツセージが受信されるべきで
あるときを表示する。 第３２図には、レシーバ・アドレス・チエツ
ク回路５８４Ａ、CRCチエツク回路５８６Ａ、
ポストアンブル・ガーブル検出回路５８８Ａが
見られ、すべてシステム・バスのチヤンネルＡ
のメツセージだけを受信するように接続されて
いる。レシーバ・アドレス・チエツク回路５８
４Ｂ、CRCチエツク回路５８６Ｂ、ポストア
ンブル・ガーブル検出回路５８８Ｂ等はすべて
システム・バスのチヤンネルＢのメツセージの
みを受信するように接続されている。 システム・バスのチヤンネルＡに受信したメ
ツセージの着信先アドレス・フイールドはレシ
ーバ・アドレス・チエツク回路５８４Ａにおい
てチエツクされる。もし、共同するサブシステ
ム独自のサブシステム・アドレス又はグルー
プ・アドレスのいずれかが着信先アドレス・フ
イールドにあれば、信号＠０は受信
制御回路５９８に送出される。CRCチエツク
回路５８６ＡはチヤンネルＡのメツセージの
CRCエラーをチエツクし、信号ACRCOK＠０
がCRCエラーを表示して受信制御回路５９８
に送出される。ポストアンブル・ガーブル検出
回路５８８ＡはチヤンネルＡのメツセージのポ
ストアンブルをチエツクし、受信制御回路５９
８に信号AZRO＠０を供給してポストアンブル
がガーブルされていることを表示する。 同様な方式で、チヤンネルＢのメツセージの
着信先アドレス・フイールドがレシーバ・アド
レス・チエツク回路５８４Ｂによつてチエツク
され、信号＠０が受信制御回路５
９８に供給され、着信先アドレス・フイールド
が共同するサブシステム独自のサブシステム・
アドレス又はグループ・アドレスを含むことを
表示する。CRCチエツク回路５８６Ｂはチヤ
ンネルＢのメツセージのCRCエラーをチエツ
クして、CRCエラーを表示するための信号
BCRCOK＠０を出力する。最後に、ポストア
ンブル・ガーブル検出回路５８８Ｂはチヤンネ
ルＢのメツセージのポストアンブルをチエツク
して、ポストアンブルがガーブルされているこ
とを表示する信号BZRO＠０を出力する。 メツセージ制御回路５４４がチヤンネルＡ又
はチヤンネルＢのメツセージにエラーを検出し
たときに、そのポストアンブルをガーブルする
ことによつてそのメツセージをアボート（送信
中止）する。従つて、受信制御回路５９８はチ
ヤンネルＡのメツセージのポストアンブルをガ
ーブルするために、第３３図で説明するガーブ
リング回路に対して信号AABORTを出力し、
チヤンネルＢのメツセージをポストアンブルを
ガーブルするために、同じ回路に信号
BABORTを供給する。 勿論、チヤンネルＡ及びチヤンネルＢに同時
に送信され、着信先で受信されたメツセージは
両方とも夫々の着信先アドレス・フイールドに
同じアドレスを含む可能性はある。受信制御回
路５９８はメツセージ制御回路５４４に最初に
受信したメツセージのみをRFIFO５９０に送
るであろう。もう一方のメツセージが同一サブ
システムのアドレスを含んでいれば、それは拒
絶され、そのポストアンブルはガーブルされ
る。もし、チヤンネルＡ及びＢの両メツセージ
が同時に受信された場合、受信制御回路５９８
は常に２本のチヤンネルのうちの予め定められ
たチヤンネルのメツセージを選ぶようにプログ
ラムされる。特定の回路では、同一着信先を持
つ２つのメツセージが同時に受信された場合に
は、常にチヤンネルＡが選ばれるようにしてい
る。その上、夫々クロツク信号X0及びX1の実
施可能な位相を利用して多重化されたチヤンネ
ルＡ及びＢのメツセージは容易にデマルチプレ
ツクス（多重化信号を分離復元する）すること
ができる。 サブシステムからメツセージが送信されたと
きに、そのメツセージ情報は第１５図の
GFIFO１７８について前述した方式と同じ方
式でGFIFO５７８に記憶される。しかし、比
較回路５８０はチヤンネルＡ又はチヤンネルＢ
のどちらかのメツセージを受信するように接続
される。チヤンネルＡが送信するために選ばれ
た場合、比較回路５８０はGFIFO５７８のメ
ツセージの各バイトとチヤンネルＡに受信した
各バイトとを比較する。 又一方、チヤンネルＢが送信のために選ばれ
た場合には、比較回路５８０はGFIFO５７８
のメツセージの各バイトとチヤンネルＢから受
信した各バイトとを比較する。 第３３図は、第３０図及び第３１図の２チヤ
ンネル・アダプタ５３８に簡略形式で表わされ
ているチヤンネル選択回路６１０の作用を達成
するために使用しうるようにした特定の回路を
例示する。又、チヤンネルＡ又はチヤンネルＢ
のどちらかのメツセージを選択的にガーブルす
るように、チヤンネル選択回路６１０と共同す
るガーブリング回路６１１が例示してある。 チヤンネル選択回路６１０は２つのアンド・
ゲート６１２，６１４を含む。アンド・ゲート
６１２の反転入力には信号＠０が
受信され、アンド・ゲート６１２の非反転入力
には信号ACNLSELと符号化メツセージとが
受信される。信号＠０及び
ACNLSELは、又アンド・ゲート６１４の反
転入力にも受信され、符号化メツセージはアン
ド・ゲート６１４の非反転入力にも受信され
る。信号ACNLSELが“１”のときに、符号
化メツセージはアンド・ゲート６１２を通過
し、更にチヤンネルＡを通して送信するため
に、ガーブリング回路６１１を介してバス・ド
ライバ４４６Ａに送られる。信号ACNLSEL
が“０”のときには、符号化メツセージはアン
ド・ゲート６１４を通過し、更にチヤンネルＢ
を通して該メツセージを送信するために、ガー
ブリング回路６１１を介してバス・ドライバ４
４６Ｂに送られる。 ガーブリング回路６１１はチヤンネルＡ又は
チヤンネルＢのどちらかにガーブル信号を選択
的に送信するように使用することができる。ガ
ーブリング回路６１１はチヤンネルＡのメツセ
ージをガーブルするアンド・ゲート６１５とオ
ア・ゲート６１６とを含む。アンド・ゲート６
１５は一群の“１”又は低周波パルスの形式の
ガーブル信号と、第３２図において前述した信
号AABORTとを受信する。アンド・ゲートの
出力はオア・ゲート６１６に供給される。又、
オア・ゲート６１６はチヤンネル選択回路から
チヤンネルＡのための符号化メツセージを受信
する。更に又、ガーブリング回路はアンド・ゲ
ート６１７及びオア・ゲート６１８を含む。ア
ンド・ゲート６１７は“１”の形のガーブル信
号と第３２図において前述した信号BABORT
とを受信する。アンド・ゲート６１７の出力は
チヤンネル選択回路からのチヤンネルＢのため
の符号化メツセージと共にオア・ゲート６１８
に送られる。AABORT信号が可能化されて
“１”になつたときに、一群の“１”がアン
ド・ゲート６１５及びオア・ゲート６１６を通
して送信され、システム・バスのチヤンネルＡ
に送信される。信号BABORTが“１”に可能
化されたときに、一群の“１”がアンド・ゲー
ト６１７及びオア・ゲート６１８を通して送信
され、システム・バスのチヤンネルＢに送られ
る。 Ｌ リトライ回路６０４ 第３４図には、２チヤンネル・システムのメ
ツセージ制御回路５４４のリトライ回路６０４
の詳細が表わされている。リトライ回路６０４
はリトライ・カウンタ（CNT）６２０、リト
ライ・タイマ６２２、制御回路６２４を含む。
第１図乃至第２６図の１チヤンネル・システ
ム・バスについて前述したように、リトライ回
路６０４はリトライ可能なエラーが発生したと
きに、メツセージの送信をリトライする。リト
ライ間のリトライ間隔はリトライ・タイマ６２
２によつて決められ、それは下記で明らかにす
るだろう方法に従い、リトライ可能エラーを持
つ複数のサブシステムが同時にリトライしない
ようにするために、各サブシステムと共同する
リトライ回路ごとに異なる時間となるようセツ
トされる。更に、リトライ・カウンタ６２０は
所定の最大リトライ数を許すように働く。 リトライ・カウンタ（CNT）６２０はその
第１段に“１”を受信するように配線すること
ができる８−ビツト・シフト・レジスタを含
む。リトライ・カウンタ６２０は制御回路から
信号RCNTSHFT^*０を受信し、その８段を通
して“１”をシフトし、“１”が第８段に達し
たときに、信号8＠０を制御回路に返
送する。リトライ・タイマは１セツト８個のア
ンド・ゲート６２８の出力に現われたビツトを
負荷するように接続されたリトライ・タイマ・
カウンタ（SADC）６２６を含む。アンド・ゲ
ート６２８はリトライ・カウンタ６２０の８ビ
ツトと、第１５図のアドレス・チエツク回路１
８４について前述したレジスタSADDから受信
した共同するサブシステム独自のサブシステ
ム・アドレスの８ビツトとを並列に論理的に結
合する。SADDカウンタ６２６がそこに負荷さ
れた値から値“０”まで減算されたときに、制
御回路６２４に信号TRMCNT＠０を供給す
る。 制御回路６２４は外部クロツク源からシステ
ム・インタフエース・チツプ５３６に供給され
たリトライ・クロツク信号を受信す
る。該制御回路は、又リトライ可能エラーを表
示する信号RTYERR＠０を受信し、リトラ
イ・タイマ６２２の作動期間が完了し、メツセ
ージのリトライが行われるべきときに、それを
表示する信号RTYRDY＠０を供給する。 リトライ回路６０４の動作は動作の流れ又は
シーケンス“RTYERR”として第３５図に例
示されている。第３５図に見られるように、リ
トライ回路６０４はまず、リトライ・カウンタ
（CNT）６２０がフルカウントに達したかどう
かを確認する（工程630）。カウンタがフルカウ
ントに達した場合、リトライ回路は所定の最高
回数（８回）だけメツセージのリトライを試み
たが、そのリトライは不成功であつたことをプ
ロセツサに通知する（工程632）。そのシーケン
スはそれで終了する。リトライ・カウンタ６２
０がそのフルカウントに達しなかつた場合、リ
トライ回路は最後のトライが行われたチヤンネ
ルが遊びであつたかどうかを確認する（工程
634）。該チヤンネルが遊びでなかつた場合、リ
トライ回路はリトライ・クロツクの次
のパルスを待つ（工程626）。動作の流れはチヤ
ンネルが工程634で遊びになるまで工程634及び
636を通して続けられる。チヤンネルが遊びに
なるまで待つことにより、送信をリトライして
いるすべてのサブシステムはちようど同じ点か
らリトライ・タイマ６２２のリトライ期間を時
刻し始めるだろう。しかし、リトライ期間は各
リトライ回路６０４によつて異るため、それが
更に２つのサブシステムが同時に又は同一コン
テンシヨン・ウインドウ内でリトライする可能
性を少くする。 最後のリトライが行われたチヤンネルが工程
634で遊びとなつたときに、リトライ・カウン
タ（CNT）６２０は増算され（工程638）、リ
トライ・タイマ６１２がアンド・ゲート６２８
の出力で負荷され、次のリトライ・クロツク
TSTRBを待つ（工程640）。リトライ・クロツ
クを受信したときに、両チヤンネルともビジイ
又は使用中であれば、送信のリトライは無意味
となるため、まずどちらかのチヤンネルが遊び
であるかどうかを確認する。どのチヤンネルも
遊びでない場合、シーケンスは次のリトライ・
クロツクを待ち（工程644）、再び工程６４２で
どちらかのチヤンネルが遊びかどうかを確認す
る。次に、一方のチヤンネルが遊びとなつたと
きに、次のシーケンスでリトライ・タイマ６２
２のSADCカウンタ６２６が“０”の値に達し
たかどうかを確認し（工程646）、もし達してい
ない場合、リトライ回路はSADCカウンタ６２
６を減算し（工程648）、次のリトライ・クロツ
クを待つ（工程650）。工程642，646はリトラ
イ・タイマのカウンタが工程646で“０”に達
するまで繰返えされる。 リトライ・タイマのカウンタが“０”に達し
たときに、送信はリトライされ（工程652）、も
し、送信が成功しなかつたら（工程654）、リト
ライ・カウンタ６２０は“０”にリセツトされ
（工程656）、そのシーケンスは終了する。送信
が成功しなかつた場合、そのシーケンスは工程
630に戻り、送信が成功するか又はリトライ・
カウンタ６２０が工程630でそのフルカウント
に達し、プロセツサが工程632においてその最
高不成功リトライ数に達したという通知を受け
るかするまで繰返えされる。