JPS5843628A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5843628A JPS5843628A JP56141901A JP14190181A JPS5843628A JP S5843628 A JPS5843628 A JP S5843628A JP 56141901 A JP56141901 A JP 56141901A JP 14190181 A JP14190181 A JP 14190181A JP S5843628 A JPS5843628 A JP S5843628A
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- JP
- Japan
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- transistor
- current
- trq4
- output
- emitter
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本ｉｕｉは工建ツＩフォロワ回路を會む論ｉｉａ路に関
する。
する。
工電ツＩフォａワー路を含む論理回路は、工電ッーフ＃
ロワトランジスタの出力同士を結線するＯみで極めて高
速に動作すゐワイヤードＯＲ論理が構成可能であ）、出
力インピーダンスが低いため、容量性負荷に対する駆動
能力が高く、ＩＦ＃にＩＣＬ４１の電流切換置論ＩＩａ
路の出力部として広く使用されている。第ｉｌｌは、従
来よ勤使用されている工電ツタフォロワ回路の応用例を
示す図である。工電ツＩフォロワ回路は、出力波形Ｏ立
上が、ＤＫ対しては、入力側のインピーダンスがトラン
ジスＩｔ）１７１１１１ Ｋ変換されて極めて低い出力
インピーダンスが得られ、＆ため負荷容量の変化に対し
ても、工電ツタフォａワのバイアス電流に依存せずほぼ
一定の動作時間が得られ為ＯＫ対し、出力液形の立下が
如に対しては、トランジスタには無関係にそのバイアス
電１！ＩＮ （一般に抵抗）のインピーダンスと負荷容
量の時定数で動作時間が決定されゐことが棗〈知られて
いる。
ロワトランジスタの出力同士を結線するＯみで極めて高
速に動作すゐワイヤードＯＲ論理が構成可能であ）、出
力インピーダンスが低いため、容量性負荷に対する駆動
能力が高く、ＩＦ＃にＩＣＬ４１の電流切換置論ＩＩａ
路の出力部として広く使用されている。第ｉｌｌは、従
来よ勤使用されている工電ツタフォロワ回路の応用例を
示す図である。工電ツＩフォロワ回路は、出力波形Ｏ立
上が、ＤＫ対しては、入力側のインピーダンスがトラン
ジスＩｔ）１７１１１１ Ｋ変換されて極めて低い出力
インピーダンスが得られ、＆ため負荷容量の変化に対し
ても、工電ツタフォａワのバイアス電流に依存せずほぼ
一定の動作時間が得られ為ＯＫ対し、出力液形の立下が
如に対しては、トランジスタには無関係にそのバイアス
電１！ＩＮ （一般に抵抗）のインピーダンスと負荷容
量の時定数で動作時間が決定されゐことが棗〈知られて
いる。
この九め、エフツタフォ■ワトランジスタＩ６バイアス
電流はこの立下が勤時の動作速度の要求値から決定され
立上がり時間からみれば、か１ｋ〕無駄な電流が消費さ
れているといえる。又、この電流は出力レベルが高レベ
ル又辻低Ｖペルに安定して％／ｍ為時ＩＩｃ％常時流れ
てお勤、消費電力の点からも効率が悪くなっている。
電流はこの立下が勤時の動作速度の要求値から決定され
立上がり時間からみれば、か１ｋ〕無駄な電流が消費さ
れているといえる。又、この電流は出力レベルが高レベ
ル又辻低Ｖペルに安定して％／ｍ為時ＩＩｃ％常時流れ
てお勤、消費電力の点からも効率が悪くなっている。
仁の問題はトランジスタ自体の性能が悪く、多くのバイ
アス電流を必要としてい九時には配線容量等の出力寄生
容量等ははとんど無視でＩゐ１度であ〕考慮すゐ必要は
なかりた。しかるに、辺部、これらのバイポーラ論！Ｉ
Ｉ回路は集積−酪化が普通とな如しか４Ｌ８Ｉ、ＶＬａ
Ｉ化に向けてよ〕一層の高集積化が要求されて・いゐ、
この鳩舎、チップ金体の消費電力は冷却上０１１１１＠
からおのずと上限値があるため、単体の論Ｉｌａ路ある
いは工々ツ： ’１１，１１１ １フオロワ回路のツーは、、ｆｉぼ集積直に逆比例して
低減を計石必要がある。一方、配−容量に関しては集積
直の改善ＩＩ！に比較して大幅な改善は蓋めなつれて、
ゲートあた珈０平均−力配一長も又増加するため、その
動作速度へＯ影響の割合はより一層大きくな為、すなわ
ち、１ｌｌｌｉの従来回路において電流切換型回路ＩＩ
Ｏ電ｔ１１１１はトランジＸＺ自体Ｏ總少化に伜う性能
向上によ）、低減化が可能であるが、出カニ電ツタフォ
ロワトランジスタの電流は高集積化にようてもあｔ〕減
少が蓋めない負荷配線容量から決定されるため、大幅な
減少が１ｍｓと１に−）て＞６、高集積化を進める上で
の問題点とＩｋりでいる。
アス電流を必要としてい九時には配線容量等の出力寄生
容量等ははとんど無視でＩゐ１度であ〕考慮すゐ必要は
なかりた。しかるに、辺部、これらのバイポーラ論！Ｉ
Ｉ回路は集積−酪化が普通とな如しか４Ｌ８Ｉ、ＶＬａ
Ｉ化に向けてよ〕一層の高集積化が要求されて・いゐ、
この鳩舎、チップ金体の消費電力は冷却上０１１１１＠
からおのずと上限値があるため、単体の論Ｉｌａ路ある
いは工々ツ： ’１１，１１１ １フオロワ回路のツーは、、ｆｉぼ集積直に逆比例して
低減を計石必要がある。一方、配−容量に関しては集積
直の改善ＩＩ！に比較して大幅な改善は蓋めなつれて、
ゲートあた珈０平均−力配一長も又増加するため、その
動作速度へＯ影響の割合はより一層大きくな為、すなわ
ち、１ｌｌｌｉの従来回路において電流切換型回路ＩＩ
Ｏ電ｔ１１１１はトランジＸＺ自体Ｏ總少化に伜う性能
向上によ）、低減化が可能であるが、出カニ電ツタフォ
ロワトランジスタの電流は高集積化にようてもあｔ〕減
少が蓋めない負荷配線容量から決定されるため、大幅な
減少が１ｍｓと１に−）て＞６、高集積化を進める上で
の問題点とＩｋりでいる。
零発−〇ｌ的は、この問題を屡決しょシタいバイアス電
流で負荷容量に対す為よに高い駆動能力を有し、動作適
度の向上を計うた新規なエフツＩフォロワ■路を提供す
ることにあ為。
流で負荷容量に対す為よに高い駆動能力を有し、動作適
度の向上を計うた新規なエフツＩフォロワ■路を提供す
ることにあ為。
すなわち本発−は、；レフＩが菖１Ｏ１ＥＩＩに接“ｈ
、 ／＜−ｘ、、−駒軒け１゛″ｆ１′Ｉ構造ｔ）ＮＰ
Ｎ Ｃ，ＰＮＰ））ランジｘｐＯ菖１のエフツタは、コ
レタＩがＷｔ＊Ｏ電源ＫＩＩ続されたＰ）ＩＦ （ＮＰ
）ｉ））うｙジスＩＯペースにダイオードを介して接続
され、ＩＥ！の工ｔｙ夕はこ０ＰＮＰ （ＮＰＮ））ラ
ンジスタのエフツタと結−されて輿・力端子を形成し、
入力の立下がり（立上がり）時にζ０ＰＮＰ （ＮＰＮ
））ランジス−を一時的に導通させることｋより、その
動作速度を改善した仁とを轡黴とす為工（ツタフォロワ
論理回路であ為。
、 ／＜−ｘ、、−駒軒け１゛″ｆ１′Ｉ構造ｔ）ＮＰ
Ｎ Ｃ，ＰＮＰ））ランジｘｐＯ菖１のエフツタは、コ
レタＩがＷｔ＊Ｏ電源ＫＩＩ続されたＰ）ＩＦ （ＮＰ
）ｉ））うｙジスＩＯペースにダイオードを介して接続
され、ＩＥ！の工ｔｙ夕はこ０ＰＮＰ （ＮＰＮ））ラ
ンジスタのエフツタと結−されて輿・力端子を形成し、
入力の立下がり（立上がり）時にζ０ＰＮＰ （ＮＰＮ
））ランジス−を一時的に導通させることｋより、その
動作速度を改善した仁とを轡黴とす為工（ツタフォロワ
論理回路であ為。
第２図は本発ＷＡＯ臭体的な一実施例を示す図である。
以下、１１２図によ勤本発明の詳細な説明する。本発明
によるエフータフォロワ■路は、・マルチエミッタを有
するエミッタフォロワ用゛トランジスタＱｓと、寄生電
荷放電用ＰＮＰ）ランジスタＱ４及びそのバイアス回路
を構成するダイオードＤ１及び抵抗８龜からなる０本−
路では、抵抗ＲＬＲ＆、トランジメＪＱｓ、Ｑｓ及び電
流源１１で構成され要電流切換−輪ｉａａ賂の出力回路
に使用された例が示されてい為。命、・説−を容品とす
るため、ＮＰＮＡ−ＰＮＰ）ランジスＩのペーメエ々ツ
タ間順方向電圧が尋しいと仮定す為と、ダイオードＤ１
ｒＰＮ？）ランジス／Ｑ４はカレントミラー回路ｔ−形
威す為ととＫｌｋｂ、）ランジスタＱ４を流れ為電流は
抵抗ＲｓＫよ〉決定されたダイオードＤ１のパイアヌ電
Ｉ！に等しい値をと為、Ｉ！うて、命Ｄｉ、Ｑ４Ｋｍ！
れる電線を各々前記第１ｍの電線Ｉ。
によるエフータフォロワ■路は、・マルチエミッタを有
するエミッタフォロワ用゛トランジスタＱｓと、寄生電
荷放電用ＰＮＰ）ランジスタＱ４及びそのバイアス回路
を構成するダイオードＤ１及び抵抗８龜からなる０本−
路では、抵抗ＲＬＲ＆、トランジメＪＱｓ、Ｑｓ及び電
流源１１で構成され要電流切換−輪ｉａａ賂の出力回路
に使用された例が示されてい為。命、・説−を容品とす
るため、ＮＰＮＡ−ＰＮＰ）ランジスＩのペーメエ々ツ
タ間順方向電圧が尋しいと仮定す為と、ダイオードＤ１
ｒＰＮ？）ランジス／Ｑ４はカレントミラー回路ｔ−形
威す為ととＫｌｋｂ、）ランジスタＱ４を流れ為電流は
抵抗ＲｓＫよ〉決定されたダイオードＤ１のパイアヌ電
Ｉ！に等しい値をと為、Ｉ！うて、命Ｄｉ、Ｑ４Ｋｍ！
れる電線を各々前記第１ｍの電線Ｉ。
Ｏ手分に設電すれば、全体の消−電流は磐しい仁とに１
に為、ζＯ状態で、★ず入力波形が立上が如Ｑｓ（）ぺ
−Ｘｔ）立″上が勤時を考えると、このＷＩＩ紘前遮の
ように：Ｌ電フッタフォロワインピーダンス変換作用゛
によシ、バイアス電１！Ｋｍ関係に二蝋であ珈、Ｑ４
ＤＩ及びＲ１はその動作に影響しｆｋへすなわち、立上
が）時に関しては第１−の従来回路と金（同一の動作と
考えられ為。 □次に入力が立下が勤、Ｑｓのペー
ス電位の立下がり時を考え為。
に為、ζＯ状態で、★ず入力波形が立上が如Ｑｓ（）ぺ
−Ｘｔ）立″上が勤時を考えると、このＷＩＩ紘前遮の
ように：Ｌ電フッタフォロワインピーダンス変換作用゛
によシ、バイアス電１！Ｋｍ関係に二蝋であ珈、Ｑ４
ＤＩ及びＲ１はその動作に影響しｆｋへすなわち、立上
が）時に関しては第１−の従来回路と金（同一の動作と
考えられ為。 □次に入力が立下が勤、Ｑｓのペー
ス電位の立下がり時を考え為。
會ず出力０ＵＴＫ配曽等に書間すゐ寄生容量Ｃ−が攬と
んどない鳩舎、エフツＩ）＃ロワＱｓＯ！′つＯ工″電
ツーの付加番量は共にトランジメＪ１＋分薯直の観めで
僅か電値であ勤１両方Ｏ：ｃ電ツーはそのペース入力電
位の変化ＫＩｉじて同一時間で変化し、そのパイプ・ス
ミ流値は一定に保たれｉ＝従りて、新規に追加されたＱ
４ Ｄｔ及びＲ，は工建ツタフォロワトランジスタＱｓ
のバイアス電流を供給すゐ以外に何ら特別な動作は行な
わず、その影響は危い。
んどない鳩舎、エフツＩ）＃ロワＱｓＯ！′つＯ工″電
ツーの付加番量は共にトランジメＪ１＋分薯直の観めで
僅か電値であ勤１両方Ｏ：ｃ電ツーはそのペース入力電
位の変化ＫＩｉじて同一時間で変化し、そのパイプ・ス
ミ流値は一定に保たれｉ＝従りて、新規に追加されたＱ
４ Ｄｔ及びＲ，は工建ツタフォロワトランジスタＱｓ
のバイアス電流を供給すゐ以外に何ら特別な動作は行な
わず、その影響は危い。
次に出力０ＵＴＫ配−等に書間する寄生容量ＣＩがある
場合を考えると、入力の立下が）Ｋ応じて、Ｑｓのペー
ス電位も低下し九時、Ｄ、に接続された側のエフツＩは
寄生容量もないためペース電位に追従して急速に低下し
、それに応じてＰＮＰ）ランジスタＱ４のペース電位も
ほとんど遅れなく低下する。一方、０ＵＴＫ接続された
側ＯＱ ｓのエンツタ電位は寄生容量Ｃ＝Ｏ影響でＱｓ
のペース電位が低下しても、それに追従はせず、出力イ
ンピーダンスとＣＩの時定数で徐々に放電され、多少の
時間遅れを生ずる。
場合を考えると、入力の立下が）Ｋ応じて、Ｑｓのペー
ス電位も低下し九時、Ｄ、に接続された側のエフツＩは
寄生容量もないためペース電位に追従して急速に低下し
、それに応じてＰＮＰ）ランジスタＱ４のペース電位も
ほとんど遅れなく低下する。一方、０ＵＴＫ接続された
側ＯＱ ｓのエンツタ電位は寄生容量Ｃ＝Ｏ影響でＱｓ
のペース電位が低下しても、それに追従はせず、出力イ
ンピーダンスとＣＩの時定数で徐々に放電され、多少の
時間遅れを生ずる。
ところで、この出力はＰＮＰ）ランジスＪＱａの、１：
、・：、、。
、・：、、。
二定ツタにも接続されていゐためＱｓのペース電位が低
下するにつれて、ＰＮＰ）ランジスタロ４０ベース・エ
イツタ間順方向電圧は増加してよ勤深いオン状態となり
出力インピーダンスが下がりて寄生容量ｃｌの電荷は急
速に放電畜れる。放電後はＱａＯバイアス電流値は再び
定常値Ｋｊ［る。
下するにつれて、ＰＮＰ）ランジスタロ４０ベース・エ
イツタ間順方向電圧は増加してよ勤深いオン状態となり
出力インピーダンスが下がりて寄生容量ｃｌの電荷は急
速に放電畜れる。放電後はＱａＯバイアス電流値は再び
定常値Ｋｊ［る。
これら一連の動作は入力の立下が）時に瞬間的に行われ
、定常状態では無関係となる。すなわち、工ｔｙＪフォ
ロワＦランジスタＱｓｔ）２つのエフツＩの寄生容量の
差に起因する立下がり応答時間の違いを検出して、電流
バイパス用ＰＮＰ ）ランジスタｑ４を瞬間的により深
い導通状態とし、出力インピーダンスを下げて寄生容量
Ｃ，の電荷を放電することｋよ如、全体として高速に動
作することを特徴としている。
、定常状態では無関係となる。すなわち、工ｔｙＪフォ
ロワＦランジスタＱｓｔ）２つのエフツＩの寄生容量の
差に起因する立下がり応答時間の違いを検出して、電流
バイパス用ＰＮＰ ）ランジスタｑ４を瞬間的により深
い導通状態とし、出力インピーダンスを下げて寄生容量
Ｃ，の電荷を放電することｋよ如、全体として高速に動
作することを特徴としている。
従来回路では立下が抄時の応答を早めるために直流的に
も一定の低インピーダンス化を計重必要があり、これが
消費電力の増加を招いていた。しかるに本発明では立上
が如時にはインピーダンス変換作用により直流的なパ≧
アス電流は少なくて嵐□ い点に着目し、立下がｂ時１ｃ％その瞬間のみダイナ櫂
ツクに低インピーダンス化を針）、それ以外の定常状態
では立上が静時間が許すＳ＊に高インピーダンス化して
低消費電力化が可能となうており、動作的に全く新規な
エイツタフォロワ回路を構成している。
も一定の低インピーダンス化を計重必要があり、これが
消費電力の増加を招いていた。しかるに本発明では立上
が如時にはインピーダンス変換作用により直流的なパ≧
アス電流は少なくて嵐□ い点に着目し、立下がｂ時１ｃ％その瞬間のみダイナ櫂
ツクに低インピーダンス化を針）、それ以外の定常状態
では立上が静時間が許すＳ＊に高インピーダンス化して
低消費電力化が可能となうており、動作的に全く新規な
エイツタフォロワ回路を構成している。
上配説調では、エイツタフォロワＱ、等ＫＮＰＮ。
バイパス用トランジスタＱａＫのみＰＮＰを使用してい
るが、これを入れ替えても同様な動作により、立上がり
時間を改善可能なことは自明である。
るが、これを入れ替えても同様な動作により、立上がり
時間を改善可能なことは自明である。
本発明は工にツタ７才ロワ出力間でワイヤード億論履を
とる場合にも何ら支障なく使用でき、容量駆動能力の高
い高速論理回路を構成することが可能である。
とる場合にも何ら支障なく使用でき、容量駆動能力の高
い高速論理回路を構成することが可能である。
以上の説明で明らかなように、本発明によれば従来の工
２ツタフォロワトランジスタをマルチエミッタ構造とし
、そのバイアス電流をアクティブにバイアスされたＰＮ
Ｐ ）ランジスタにより印加することＫより、出力の立
下が勤時に出力インピーダンスを一時的に減少させて寄
生容量に起因する立下がｂ時間の遅れを改善するエンツ
タ７才ロワ回路が提供可能となゐ。
２ツタフォロワトランジスタをマルチエミッタ構造とし
、そのバイアス電流をアクティブにバイアスされたＰＮ
Ｐ ）ランジスタにより印加することＫより、出力の立
下が勤時に出力インピーダンスを一時的に減少させて寄
生容量に起因する立下がｂ時間の遅れを改善するエンツ
タ７才ロワ回路が提供可能となゐ。
本発明は今後一層の高集積化が予想されるバイポーラＬ
８Ｉにおいて低電力化に伴う寄生容量の駆動能力の低下
に対して改善効果が大きく、その利用範囲祉広い。
８Ｉにおいて低電力化に伴う寄生容量の駆動能力の低下
に対して改善効果が大きく、その利用範囲祉広い。
鎮１図は従来よ）あるエヤツタフォロワ回路を示す図、
菖２図は本発明実施例によるエンツタフォロワ回路の応
用例を示す図、である。
菖２図は本発明実施例によるエンツタフォロワ回路の応
用例を示す図、である。
Claims (1)
- 工電ツＩフォロワ回路を含む論理回路において、ベース
を入力端子とする！ルチェ々ツタ構造のＮＰＮ （ＰＮ
Ｐ））ランジスタの；レフＩが第１の電源に接続され、
該ｉルチェ電ツタトランジスタ０ＩＥＩの工電ツタは、
コレクタがＩＩＥ！の電ＩＩ［Ｋ接続されたＰＮＰ （
ＮＰＮ））ランジスタのペースにダイオードを介して接
続され、前記マルチエミッタトランジスタ０１１１Ｌ２
の工々ツＩは該ＰＮＰ（ＮＰＮ））ランジスＩの工電ツ
ーと結線されて出力端子ｔ−影形成、前記！ルチェ電ツ
Ｉトランジスタの入力の立下が勤（立上がｂ＞時に、該
ＰＮＰ（ＮＰＮ））ランジヌＱ−一時的に導通させてス
イッチｙダ動作速度を改善した工電ツタ７オａワ回路を
會むことｔ−轡徴とす為論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141901A JPS5843628A (ja) | 1981-09-09 | 1981-09-09 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141901A JPS5843628A (ja) | 1981-09-09 | 1981-09-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843628A true JPS5843628A (ja) | 1983-03-14 |
Family
ID=15302788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141901A Pending JPS5843628A (ja) | 1981-09-09 | 1981-09-09 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843628A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167542A1 (en) * | 1983-12-22 | 1986-01-15 | Advanced Micro Devices, Inc. | Transient active pull-down |
| EP0175522A2 (en) * | 1984-09-07 | 1986-03-26 | Advanced Micro Devices, Inc. | Voltage temperature compensated hysteresis type line receiver circuit |
| JPS63272109A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01212119A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | 論理ｌｓｉ |
| EP0336396A2 (en) * | 1988-04-08 | 1989-10-11 | Kabushiki Kaisha Toshiba | Non-saturation type logic circuit |
-
1981
- 1981-09-09 JP JP56141901A patent/JPS5843628A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0167542A1 (en) * | 1983-12-22 | 1986-01-15 | Advanced Micro Devices, Inc. | Transient active pull-down |
| EP0175522A2 (en) * | 1984-09-07 | 1986-03-26 | Advanced Micro Devices, Inc. | Voltage temperature compensated hysteresis type line receiver circuit |
| JPS63272109A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01212119A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | 論理ｌｓｉ |
| EP0336396A2 (en) * | 1988-04-08 | 1989-10-11 | Kabushiki Kaisha Toshiba | Non-saturation type logic circuit |
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