JPH01212119A - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
- Publication number
- JPH01212119A JPH01212119A JP3685388A JP3685388A JPH01212119A JP H01212119 A JPH01212119 A JP H01212119A JP 3685388 A JP3685388 A JP 3685388A JP 3685388 A JP3685388 A JP 3685388A JP H01212119 A JPH01212119 A JP H01212119A
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- JP
- Japan
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- circuit
- wired
- emitter
- logic
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- Granted
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- 238000001378 electrochemiluminescence detection Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタにより構成される論
理ＬＳＩに関し、特にＥＣＬを基本回路としてマスター
スライス法により形成される論理ＬＳＩを高速化させる
のに適した技術に関する。
理ＬＳＩに関し、特にＥＣＬを基本回路としてマスター
スライス法により形成される論理ＬＳＩを高速化させる
のに適した技術に関する。
゛ 〔従来の技術〕
従来よりマスタースライス法により形成される論理ＬＳ
Ｉ（以下マスタースライスＬＳＩと称スる）を構成する
基本回路として、第４図に示すようなＥＣＬが知られて
いる。
Ｉ（以下マスタースライスＬＳＩと称スる）を構成する
基本回路として、第４図に示すようなＥＣＬが知られて
いる。
ＥＣＬは通常複数のＥＣＬの出力ノードな互いに接続す
ることにより、ワイアード・オワをとることができ、ま
た消費電力の増加がなく、かつワイアード・オワ論理に
よる遅延時間の増加もないのでマスタースライスＬＳＩ
において多用されている。
ることにより、ワイアード・オワをとることができ、ま
た消費電力の増加がなく、かつワイアード・オワ論理に
よる遅延時間の増加もないのでマスタースライスＬＳＩ
において多用されている。
第４図においてマルチエミッタ構成のトランジスタＱ、
、 抵抗ｎｓ、Ｒ，からなるエミッタフォロワ回路は、
出力波形の立上りに対しては極めて低い出力インピーダ
ンスが得られる為、負荷容量Ｃ１゜Ｃ２が増大しても比
較的高速動作が得られるのに対し、出力波形の立下りに
対しては抵抗Ｒｓ 、 Ｒ４と負荷容量Ｃ１，Ｃ２の時
定数により動作速度が決定される。したがって、高速動
作を要求されるＥＣＬでは、抵抗Ｒｓ 、 Ｒ４は小さ
な値が選択されるが、出力が高レベル又は低レベルに安
定している時にも常時抵抗Ｒ３、Ｒ４に電流が流れる為
、消費電力の点から効率が悪い。この問題は近年、ＬＳ
Ｉ、ＶＬＳＩ化にむけてより一層の高集積化が要求され
ている上でより一層深刻となってきている。すなわち、
チップ全体の消費電力の制御により、抵抗Ｒ１，Ｒ，の
値も大きくする必要があるので、出力の立下り遅延時間
の増加が高集積化を進める上で動作速度の低下を招いて
いる。
、 抵抗ｎｓ、Ｒ，からなるエミッタフォロワ回路は、
出力波形の立上りに対しては極めて低い出力インピーダ
ンスが得られる為、負荷容量Ｃ１゜Ｃ２が増大しても比
較的高速動作が得られるのに対し、出力波形の立下りに
対しては抵抗Ｒｓ 、 Ｒ４と負荷容量Ｃ１，Ｃ２の時
定数により動作速度が決定される。したがって、高速動
作を要求されるＥＣＬでは、抵抗Ｒｓ 、 Ｒ４は小さ
な値が選択されるが、出力が高レベル又は低レベルに安
定している時にも常時抵抗Ｒ３、Ｒ４に電流が流れる為
、消費電力の点から効率が悪い。この問題は近年、ＬＳ
Ｉ、ＶＬＳＩ化にむけてより一層の高集積化が要求され
ている上でより一層深刻となってきている。すなわち、
チップ全体の消費電力の制御により、抵抗Ｒ１，Ｒ，の
値も大きくする必要があるので、出力の立下り遅延時間
の増加が高集積化を進める上で動作速度の低下を招いて
いる。
この問題を解決する為の回路として、第５図に示すＥＣ
Ｌが知られている（昭和５６年特許願第ア ８９１３０号、昭和５６年特許願第１４１９０１号）。
Ｌが知られている（昭和５６年特許願第ア ８９１３０号、昭和５６年特許願第１４１９０１号）。
第５図の従来の回路ではＮＰＮトランジスタＱ４とＰＮ
ＰトランジスタＱ、により一対の相補型トランジスタを
形成し出力３に接続され、またＮＰＮトランジスタＱ、
とＰＮＰ トランジスタＱ、により一対の相補型トラン
ジスタを形成し出力４に接続されることによりエミッタ
・フォロワ回路が構成されている。ここで、出力波形の
立上り時には出力３及び４に接続されているトランジス
タＱ４のエミッタにより、第４図同様高速動作が得られ
る。
ＰトランジスタＱ、により一対の相補型トランジスタを
形成し出力３に接続され、またＮＰＮトランジスタＱ、
とＰＮＰ トランジスタＱ、により一対の相補型トラン
ジスタを形成し出力４に接続されることによりエミッタ
・フォロワ回路が構成されている。ここで、出力波形の
立上り時には出力３及び４に接続されているトランジス
タＱ４のエミッタにより、第４図同様高速動作が得られ
る。
次に出力波形の立下り時には、上記トランジスタＱ４が
瞬時オフ、ＰＮＰトランジスタＱ、及びＱ。
瞬時オフ、ＰＮＰトランジスタＱ、及びＱ。
が瞬時より深いオン状態となるので出力インピーダンス
が下がって、負荷容量Ｃ１，Ｃ２が比較的大きい値であ
っても高速動作が得られる。また、出力が高レベル又は
低レベルに安定している時のエミッタ・フォロワ回路の
消費電流は抵抗Ｒ５によってのみ制限されるが、Ｒ８に
は負荷容量が存在しない為、比較的高抵抗でよい。すな
わち、第５図のＥＣＬは高速動作・低消費電力の両方を
満足している。
が下がって、負荷容量Ｃ１，Ｃ２が比較的大きい値であ
っても高速動作が得られる。また、出力が高レベル又は
低レベルに安定している時のエミッタ・フォロワ回路の
消費電流は抵抗Ｒ５によってのみ制限されるが、Ｒ８に
は負荷容量が存在しない為、比較的高抵抗でよい。すな
わち、第５図のＥＣＬは高速動作・低消費電力の両方を
満足している。
第４図のＥＣＬでは、マスタースライスＬＳＩとして、
高集積になるにつれ、出力波形の立下り動作速度が遅く
なるという欠点があり、第５図回路ではワイアード・オ
ワ論理が構成できないという欠点がある。第４図のＥＣ
Ｌを４回路使用したワイアード・オワの６例を第３図に
示す。ワイアード・オワは、消費電力の増加がなく、か
つ遅延時間も無視できる論理である為、論理ＬＳＩとし
て非常に有効な手段である。ここで、第３図のＮＯＲ回
路（Ｇ、〜Ｇ４）を第５図にて形成した場合を考えてみ
る。たとえばＮＯＲ回路Ｇ１の出力を高レベル、ＮＯＲ
回路Ｇ２の出力を低レベルとすれば、ＮＯＲ回路Ｇ１の
トランジスタＱ１がＯＮ状態、ＮＯＲ回路Ｇ２のトラン
ジスタＱ５（もしくはＱ−ａ）がＯＮ状態となるので、
ワイアード・オワ（Ｇ、）出力レベルは定まらなくなる
。またＮＯＲ回路Ｇ１の出力からＮＯＲ回路Ｇ２の出力
に大電流が流れるので、消費電力の増加、配線のマイグ
レーション等の問題が生じてくる。
高集積になるにつれ、出力波形の立下り動作速度が遅く
なるという欠点があり、第５図回路ではワイアード・オ
ワ論理が構成できないという欠点がある。第４図のＥＣ
Ｌを４回路使用したワイアード・オワの６例を第３図に
示す。ワイアード・オワは、消費電力の増加がなく、か
つ遅延時間も無視できる論理である為、論理ＬＳＩとし
て非常に有効な手段である。ここで、第３図のＮＯＲ回
路（Ｇ、〜Ｇ４）を第５図にて形成した場合を考えてみ
る。たとえばＮＯＲ回路Ｇ１の出力を高レベル、ＮＯＲ
回路Ｇ２の出力を低レベルとすれば、ＮＯＲ回路Ｇ１の
トランジスタＱ１がＯＮ状態、ＮＯＲ回路Ｇ２のトラン
ジスタＱ５（もしくはＱ−ａ）がＯＮ状態となるので、
ワイアード・オワ（Ｇ、）出力レベルは定まらなくなる
。またＮＯＲ回路Ｇ１の出力からＮＯＲ回路Ｇ２の出力
に大電流が流れるので、消費電力の増加、配線のマイグ
レーション等の問題が生じてくる。
本発明によれば、差動回路とエミッタ・フォロワ回路か
ら成る論理回路を基本回路とした論理ＬＳＩであって、
エミッタ・フォロワ回路はベースが差動回路に接続され
、コレクタが高位側電源に接続された第１のＮＰＮトラ
ンジスタと、ベースがトランジスタ・ダイオードを介し
差動回路に接続され、コレクタが低位側電源に接続され
た第２のＰＮＰトランジスタからなり、第２のＰＮＰト
ランジスタのエミッタは、第１のＮＰＮトランジスタの
エミッタと接続され出力端子とする構成の論理ＬＳＩに
おいて、エミッタ・フナ２フ回路が構成される箇所に、
予め複数個の抵抗素子が形成され、ＬＳＩ内部にワイア
ード・オワを構成する場合にのみ、第２のＰＮＰ トラ
ンジスタのエミッタと出力端子の接続を切り離し、かわ
りに抵抗素子が出力端子と接続されることを特徴とする
論理ＬＳＩが得られる。本発明ではさらに、上記論理Ｌ
ＳＩがマスタースライス法によって構成される論理ＬＳ
Ｉであるものにおいて、出力端子に接続されるべき第２
のＰＮＰ トランジスタのエミッタと抵抗素子の接続切
り換えをマスタースライス法による配線形成時に行なう
ことを特徴とする論理ＬＳＩが得られる。
ら成る論理回路を基本回路とした論理ＬＳＩであって、
エミッタ・フォロワ回路はベースが差動回路に接続され
、コレクタが高位側電源に接続された第１のＮＰＮトラ
ンジスタと、ベースがトランジスタ・ダイオードを介し
差動回路に接続され、コレクタが低位側電源に接続され
た第２のＰＮＰトランジスタからなり、第２のＰＮＰト
ランジスタのエミッタは、第１のＮＰＮトランジスタの
エミッタと接続され出力端子とする構成の論理ＬＳＩに
おいて、エミッタ・フナ２フ回路が構成される箇所に、
予め複数個の抵抗素子が形成され、ＬＳＩ内部にワイア
ード・オワを構成する場合にのみ、第２のＰＮＰ トラ
ンジスタのエミッタと出力端子の接続を切り離し、かわ
りに抵抗素子が出力端子と接続されることを特徴とする
論理ＬＳＩが得られる。本発明ではさらに、上記論理Ｌ
ＳＩがマスタースライス法によって構成される論理ＬＳ
Ｉであるものにおいて、出力端子に接続されるべき第２
のＰＮＰ トランジスタのエミッタと抵抗素子の接続切
り換えをマスタースライス法による配線形成時に行なう
ことを特徴とする論理ＬＳＩが得られる。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の論理ＬＳＩにおける基本回路であるＥ
ＣＬの構成図である。第１図において、予め抵抗Ｒｓ
、’ Ｒ４がエミッタ・フォロワ回路部に形成されてい
る。この実施例では抵抗Ｒｓ 、 Ｒ４の片端は低位側
電源６に接続されている。ここで、出力３，４ともにワ
イアード・オワを必要としない場合、ａ−ｂ、 ｃ−ｄ
、 ｃ−ｅ、 ｆ−ｇ、 ｈ−ｉ間を接続し、ｊ −に
、 １−ｍ間を切り離してやれば、回路は第５図の従来
例と一致する。次に、出力４のみワイアード・オワ論理
を行なう場合の接続を第２図に示す。ここで、出力４は
動作速度（特に立下り遅延時間）あるいは消費電力の点
で出力３に比べ問題があるが、ワイアード・オワ論理が
可能であることからマスタースライスＬＳＩ全体からみ
れば、消費出力、動作速度において効果がある。
ＣＬの構成図である。第１図において、予め抵抗Ｒｓ
、’ Ｒ４がエミッタ・フォロワ回路部に形成されてい
る。この実施例では抵抗Ｒｓ 、 Ｒ４の片端は低位側
電源６に接続されている。ここで、出力３，４ともにワ
イアード・オワを必要としない場合、ａ−ｂ、 ｃ−ｄ
、 ｃ−ｅ、 ｆ−ｇ、 ｈ−ｉ間を接続し、ｊ −に
、 １−ｍ間を切り離してやれば、回路は第５図の従来
例と一致する。次に、出力４のみワイアード・オワ論理
を行なう場合の接続を第２図に示す。ここで、出力４は
動作速度（特に立下り遅延時間）あるいは消費電力の点
で出力３に比べ問題があるが、ワイアード・オワ論理が
可能であることからマスタースライスＬＳＩ全体からみ
れば、消費出力、動作速度において効果がある。
出力３，４ともにワイアード・オワ論理を行なう場合は
ｊ−に、 ｌ−ｍ間を接続し、ｆ−ｇ、ｈ−１間を切
り離すことにより実現できる。さらに、消費電力低減の
為、ａ−ｂ間を切り離してやれば、回路は第４図の従来
例と一致する。
ｊ−に、 ｌ−ｍ間を接続し、ｆ−ｇ、ｈ−１間を切
り離すことにより実現できる。さらに、消費電力低減の
為、ａ−ｂ間を切り離してやれば、回路は第４図の従来
例と一致する。
ここで、抵抗Ｒｓ 、 Ｒａはワイアード・オワ論理形
成の為に用意されたものであるから、最近２出力端子に
１個あればよい。すなわち、ワイアード・オワは、マス
タースライスによる出力端子間の接続により実現される
ので、第１図において、出力３，４ともワイアード・オ
ワを必要とする場合は、抵抗Ｒ３，Ｒ４のいずれか片方
は他回路のエミッタ・フォロワ部に用意された同様の抵
抗を使用することが可能である。
成の為に用意されたものであるから、最近２出力端子に
１個あればよい。すなわち、ワイアード・オワは、マス
タースライスによる出力端子間の接続により実現される
ので、第１図において、出力３，４ともワイアード・オ
ワを必要とする場合は、抵抗Ｒ３，Ｒ４のいずれか片方
は他回路のエミッタ・フォロワ部に用意された同様の抵
抗を使用することが可能である。
以上説明したように、本発明はＥＣＬを基本回路とする
マスタースライスＬＳＩにあって、特に、−対の相補型
トランジスタ構成のエミッタ・フォロワ回路を有するＥ
ＣＬにおいて、各出力間のワイアード・オワ論理を可能
とし、これによりＬＳＩ全体の高速化、低消費電力化が
はかられるので、その効果は大きい。
マスタースライスＬＳＩにあって、特に、−対の相補型
トランジスタ構成のエミッタ・フォロワ回路を有するＥ
ＣＬにおいて、各出力間のワイアード・オワ論理を可能
とし、これによりＬＳＩ全体の高速化、低消費電力化が
はかられるので、その効果は大きい。
第１図は本発明の論理ＬＳＩの基本回路であるＥＣＬの
一実施例を示す回路構成図、第２図は第１図の実施例に
基づいた具体的接続例を示す回路接続図、第３図は論理
ＬＳＩにおけるワイアード・オワの構成例を回路記号を
用いて示すブロック図、第４図は従来のＥＣＬの一例を
示す回路接続図、第５図は従来のＥＣＬの他の一例を示
す回路接続図である。 １．２・・・・・・入力端子、３，４・・・・・・出力
端子、５・・・・・・高位側電源、６・・・・・・低位
側電源、７・・・・・・リファレンス電源、８・・・・
・・定電流源、Ｒ１−Ｒ６・・・・・・抵抗、Ｑ１〜Ｑ
６・・・・・・トランジスタ、Ｄｌ・・・・・・ダイオ
ード、Ｃ１，Ｃ２・・・・・・負荷容量、ａ”−’ｍ・
・・・・・接続点％ Ｇｌ〜Ｇ４・・・・・・ＮＯＲ回
路％ Ｇｓ・・・・・・ワイアード・オワ回路。 代理人 弁理士 内 原 晋 り３図 ６／八ベグ４・ ルジに囲Ｊみ（Ｅ乙ム）６３− ・
ワイｆ−Ｆ”、ｆフ回路
一実施例を示す回路構成図、第２図は第１図の実施例に
基づいた具体的接続例を示す回路接続図、第３図は論理
ＬＳＩにおけるワイアード・オワの構成例を回路記号を
用いて示すブロック図、第４図は従来のＥＣＬの一例を
示す回路接続図、第５図は従来のＥＣＬの他の一例を示
す回路接続図である。 １．２・・・・・・入力端子、３，４・・・・・・出力
端子、５・・・・・・高位側電源、６・・・・・・低位
側電源、７・・・・・・リファレンス電源、８・・・・
・・定電流源、Ｒ１−Ｒ６・・・・・・抵抗、Ｑ１〜Ｑ
６・・・・・・トランジスタ、Ｄｌ・・・・・・ダイオ
ード、Ｃ１，Ｃ２・・・・・・負荷容量、ａ”−’ｍ・
・・・・・接続点％ Ｇｌ〜Ｇ４・・・・・・ＮＯＲ回
路％ Ｇｓ・・・・・・ワイアード・オワ回路。 代理人 弁理士 内 原 晋 り３図 ６／八ベグ４・ ルジに囲Ｊみ（Ｅ乙ム）６３− ・
ワイｆ−Ｆ”、ｆフ回路
Claims (1)
- 差動回路とエミッタ・フォロワ回路から成る論理回路
を基本回路とした論理ＬＳＩであって、該エミッタ・フ
ォロワ回路はベースが差動回路に接続され、コレクタが
高位側電源に接続された第１のＮＰＮトランジスタと、
ベースがトランジスタ・ダイオードを介し差動回路に接
続され、コレクタが低位側電源に接続された第２のＰＮ
Ｐトランジスタとを含み、該第２のＰＮＰトランジスタ
のエミッタは前記第１のＮＰＮトランジスタのエミッタ
と接続され出力端子とする構成の論理ＬＳＩにおいて、
前記エミッタ・フォロワ回路が構成される箇所に、予め
複数個の抵抗素子が形成され、ＬＳＩ内部にワイアード
・オワを構成する場合にのみ前記第２のＰＮＰトランジ
スタのエミッタと出力端子の接続を切り離し、かわりに
前記抵抗素子が出力端子と接続されることを特徴とする
論理ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036853A JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036853A JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212119A true JPH01212119A (ja) | 1989-08-25 |
| JPH0795683B2 JPH0795683B2 (ja) | 1995-10-11 |
Family
ID=12481334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036853A Expired - Lifetime JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795683B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5761335A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Integrated circuit |
| JPS57152229A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Current switching type logical circuit |
| JPS5843628A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 論理回路 |
| JPS6223923A (ja) * | 1985-07-24 | 1987-01-31 | Nippon Steel Corp | 溶融金属への粉体供給量増減制御法 |
-
1988
- 1988-02-19 JP JP63036853A patent/JPH0795683B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5761335A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Integrated circuit |
| JPS57152229A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Current switching type logical circuit |
| JPS5843628A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 論理回路 |
| JPS6223923A (ja) * | 1985-07-24 | 1987-01-31 | Nippon Steel Corp | 溶融金属への粉体供給量増減制御法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795683B2 (ja) | 1995-10-11 |
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