JPH0795683B2 - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
- Publication number
- JPH0795683B2 JPH0795683B2 JP63036853A JP3685388A JPH0795683B2 JP H0795683 B2 JPH0795683 B2 JP H0795683B2 JP 63036853 A JP63036853 A JP 63036853A JP 3685388 A JP3685388 A JP 3685388A JP H0795683 B2 JPH0795683 B2 JP H0795683B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- emitter
- logic
- wired
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタにより構成される論
理LSIに関し、特にECLを基本回路としてマスタースライ
ス法により形成される論理LSIを高速化させるのに適し
た技術に関する。
理LSIに関し、特にECLを基本回路としてマスタースライ
ス法により形成される論理LSIを高速化させるのに適し
た技術に関する。
従来よりマスタースライス法により形成される論理LSI
（以下マスタースライスLSIと称する）を構成する基本
回路として、第４図に示すようなECLが知られている。
（以下マスタースライスLSIと称する）を構成する基本
回路として、第４図に示すようなECLが知られている。
ECLは通常複数のECLの出力ノードを互いに接続すること
により、ワイヤード・オワをとることができ、また消費
電力の増加がなく、かつワイヤード・オワ論理による遅
延時間の増加もないのでマスタースライスLSIにおいて
多用されている。
により、ワイヤード・オワをとることができ、また消費
電力の増加がなく、かつワイヤード・オワ論理による遅
延時間の増加もないのでマスタースライスLSIにおいて
多用されている。
第４図においてマルチエミッタ構成のトランジスタQ4,
抵抗R3,R4からなるエミッタフォロワ回路は、出力波形
の立上りに対しては極めて低い出力インピーダンスが得
られる為、負荷容量C1,C2が増大しても比較的高速動作
が得られるのに対し、出力波形の立下りに対しては抵抗
R3,R4と負荷容量C1,C2の時定数により動作速度が決定さ
れる。したがって、高速動作を要求されるECLでは、抵
抗R3,R4は小さな値が選択されるが、出力が高レベル又
は低レベルに安定している時にも常時抵抗R3,R4に電流
が流れる為、消費電力の点から効率が悪い。この問題は
近年、LSI,VLSI化にむけてより一層の高集積化が要求さ
れている上でより一層深刻となってきている。すなわ
ち、チップ全体の消費電力の制御により、抵抗R3,R4の
値も大きくする必要があるので、出力の立下り遅延時間
の増加が高集積化を進める上で動作速度の低下を招いて
いる。
抵抗R3,R4からなるエミッタフォロワ回路は、出力波形
の立上りに対しては極めて低い出力インピーダンスが得
られる為、負荷容量C1,C2が増大しても比較的高速動作
が得られるのに対し、出力波形の立下りに対しては抵抗
R3,R4と負荷容量C1,C2の時定数により動作速度が決定さ
れる。したがって、高速動作を要求されるECLでは、抵
抗R3,R4は小さな値が選択されるが、出力が高レベル又
は低レベルに安定している時にも常時抵抗R3,R4に電流
が流れる為、消費電力の点から効率が悪い。この問題は
近年、LSI,VLSI化にむけてより一層の高集積化が要求さ
れている上でより一層深刻となってきている。すなわ
ち、チップ全体の消費電力の制御により、抵抗R3,R4の
値も大きくする必要があるので、出力の立下り遅延時間
の増加が高集積化を進める上で動作速度の低下を招いて
いる。
この問題を解決する為の回路として、第５図に示すECL
が知られている（昭和56年特許願第89130号，昭和56年
特許願第141901号）。
が知られている（昭和56年特許願第89130号，昭和56年
特許願第141901号）。
第５図の従来の回路ではNPNトランジスタQ4とPNPトラン
ジスタQ5により一対の相補型トランジスタを形成し出力
３に接続され、またNPNトランジスタQ4とPNPトランジス
タQ6により一対の相補型トランジスタを形成し出力４に
接続されることによりエミッタ・フォロワ回路が構成さ
れている。ここで、出力波形の立上り時には出力３及び
４に接続されているトランジスタQ4のエミッタにより、
第４図同様高速動作が得られる。次に出力波形の立下り
時には、上記トランジスタQ4が瞬時オフ,PNPトランジス
タQ5及びQ6が瞬時より深いオン状態となるので出力イン
ピーダンスが下がって、負荷容量C1,C2が比較的大きい
値であっても高速動作が得られる。また、出力が高レベ
ル又は低レベルに安定している時のエミッタ・フォロワ
回路の消費電流は抵抗R5によってのみ制限されるが、R5
には負荷容量が存在しない為、比較的高抵抗でよい。す
なわち、第５図のECLは高速動作・低消費電力の両方を
満足している。
ジスタQ5により一対の相補型トランジスタを形成し出力
３に接続され、またNPNトランジスタQ4とPNPトランジス
タQ6により一対の相補型トランジスタを形成し出力４に
接続されることによりエミッタ・フォロワ回路が構成さ
れている。ここで、出力波形の立上り時には出力３及び
４に接続されているトランジスタQ4のエミッタにより、
第４図同様高速動作が得られる。次に出力波形の立下り
時には、上記トランジスタQ4が瞬時オフ,PNPトランジス
タQ5及びQ6が瞬時より深いオン状態となるので出力イン
ピーダンスが下がって、負荷容量C1,C2が比較的大きい
値であっても高速動作が得られる。また、出力が高レベ
ル又は低レベルに安定している時のエミッタ・フォロワ
回路の消費電流は抵抗R5によってのみ制限されるが、R5
には負荷容量が存在しない為、比較的高抵抗でよい。す
なわち、第５図のECLは高速動作・低消費電力の両方を
満足している。
第４図のECLでは、マスタースライスLSIとして、高集積
になるにつれ、出力波形の立下り動作速度が遅くなると
いう欠点があり、第５図回路ではワイヤード・オワ論理
が構成できないという欠点がある。第４図のECLを４回
路使用したワイヤード・オワの例を第３図に示す。ワイ
ヤード・オワは、消費電力の増加がなく、かつ遅延時間
も無視できる論理である為、論理LSIとして非常に有効
な手段である。ここで、第３図のNOR回路（G1〜G4）を
第５図にて形成した場合を考えてみる。たとえばNOR回
路G1の出力を高レベル,NOR回路G2の出力を低レベルとす
れば、NOR回路G1のトランジスタQ1がON状態、NOR回路G2
のトランジスタQ5（もしくはQ6）がON状態となるので、
ワイヤード・オワ（G5）出力レベルは定まらなくなる。
またNOR回路G1の出力からNOR回路G2の出力に大電流が流
れるので、消費電力の増加，配線のマイグレーション等
の問題が生じてくる。
になるにつれ、出力波形の立下り動作速度が遅くなると
いう欠点があり、第５図回路ではワイヤード・オワ論理
が構成できないという欠点がある。第４図のECLを４回
路使用したワイヤード・オワの例を第３図に示す。ワイ
ヤード・オワは、消費電力の増加がなく、かつ遅延時間
も無視できる論理である為、論理LSIとして非常に有効
な手段である。ここで、第３図のNOR回路（G1〜G4）を
第５図にて形成した場合を考えてみる。たとえばNOR回
路G1の出力を高レベル,NOR回路G2の出力を低レベルとす
れば、NOR回路G1のトランジスタQ1がON状態、NOR回路G2
のトランジスタQ5（もしくはQ6）がON状態となるので、
ワイヤード・オワ（G5）出力レベルは定まらなくなる。
またNOR回路G1の出力からNOR回路G2の出力に大電流が流
れるので、消費電力の増加，配線のマイグレーション等
の問題が生じてくる。
本発明によれば、差動回路の出力を受ける単一の一導電
型マルチエミッタトランジスタを有するエミッタフォロ
ア回路のエミッタ出力端の各々に対応して抵抗負荷及び
プッシュプル論理用のトランジスタ負荷回路を用意し、
これらの回路と対応するエミッタ出力端とを選択的に接
続可能となしたことを特徴とする論理LSIが得られる。
本発明ではさらに、上記論理LSIがマスタースライス法
によって構成される論理LSIであるものにおいて、出力
端子に接続されるべき第２のPNPトランジスタのエミッ
タと抵抗素子の接続切り換えをマスタースライス法によ
る配線形成時に行なうことを特徴とする論理LSIが得ら
れる。
型マルチエミッタトランジスタを有するエミッタフォロ
ア回路のエミッタ出力端の各々に対応して抵抗負荷及び
プッシュプル論理用のトランジスタ負荷回路を用意し、
これらの回路と対応するエミッタ出力端とを選択的に接
続可能となしたことを特徴とする論理LSIが得られる。
本発明ではさらに、上記論理LSIがマスタースライス法
によって構成される論理LSIであるものにおいて、出力
端子に接続されるべき第２のPNPトランジスタのエミッ
タと抵抗素子の接続切り換えをマスタースライス法によ
る配線形成時に行なうことを特徴とする論理LSIが得ら
れる。
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の論理LSIにおける基本回路であるECLの
構成図である。第１図において、予め抵抗R3,R4がエミ
ッタ・フォロワ回路部に形成されている。この実施例で
は抵抗R3,R4の片端は低位側電源６に接続されている。
ここで、出力3,4ともにワイヤード・オワを必要としな
い場合、ａ−b,c−d,c−e,f−g,h−ｉ間を接続し、ｊ−
k,l−ｍ間を切り離してやれば、回路は第５図の従来例
と一致する。次に、出力４のみワイヤード・オワ論理を
行なう場合の接続を第２図に示す。ここで、出力４は動
作速度（特に立下り遅延時間）あるいは消費電力の点で
出力３に比べ問題があるが、ワイヤード・オワ論理が可
能であることからマスタースライスLSI全体からみれ
ば、消費出力，動作速度において効果がある。
構成図である。第１図において、予め抵抗R3,R4がエミ
ッタ・フォロワ回路部に形成されている。この実施例で
は抵抗R3,R4の片端は低位側電源６に接続されている。
ここで、出力3,4ともにワイヤード・オワを必要としな
い場合、ａ−b,c−d,c−e,f−g,h−ｉ間を接続し、ｊ−
k,l−ｍ間を切り離してやれば、回路は第５図の従来例
と一致する。次に、出力４のみワイヤード・オワ論理を
行なう場合の接続を第２図に示す。ここで、出力４は動
作速度（特に立下り遅延時間）あるいは消費電力の点で
出力３に比べ問題があるが、ワイヤード・オワ論理が可
能であることからマスタースライスLSI全体からみれ
ば、消費出力，動作速度において効果がある。
出力3,4ともにワイヤード・オワ論理を行なう場合はｉ
−k,l−ｍ間を接続し、ｆ−g,h−ｉ間を切り離すことに
より実現できる。さらに、消費電力低減の為、ａ−ｂ間
を切り離してやれば、回路は第４図の従来例と一致す
る。
−k,l−ｍ間を接続し、ｆ−g,h−ｉ間を切り離すことに
より実現できる。さらに、消費電力低減の為、ａ−ｂ間
を切り離してやれば、回路は第４図の従来例と一致す
る。
ここで、抵抗R3,R4はワイヤード・オワ論理形成の為に
用意されたものであるから、最近２出力端子に１個あれ
ばよい。すなわち、ワイヤード・オワは、マスタースラ
イスによる出力端子間の接続により実現されるので、第
１図において、出力3,4ともワイヤード・オワを必要と
する場合は、抵抗R3,R4のいずれか片方は他回路のエミ
ッタ・フォロワ部に用意された同様の抵抗を使用するこ
とが可能である。
用意されたものであるから、最近２出力端子に１個あれ
ばよい。すなわち、ワイヤード・オワは、マスタースラ
イスによる出力端子間の接続により実現されるので、第
１図において、出力3,4ともワイヤード・オワを必要と
する場合は、抵抗R3,R4のいずれか片方は他回路のエミ
ッタ・フォロワ部に用意された同様の抵抗を使用するこ
とが可能である。
以上説明したように、本発明はECLを基本回路とするマ
スタースライスLSIにあって、特に、一対の相補型トラ
ンジスタ構成のエミッタ・フォロワ回路を有するECLに
おいて、各出力間のワイヤード・オワ論理を可能とし、
これによりLSI全体の高速化，低消費電力化がはかられ
るので、その効果は大きい。
スタースライスLSIにあって、特に、一対の相補型トラ
ンジスタ構成のエミッタ・フォロワ回路を有するECLに
おいて、各出力間のワイヤード・オワ論理を可能とし、
これによりLSI全体の高速化，低消費電力化がはかられ
るので、その効果は大きい。
第１図は本発明の論理LSIの基本回路であるECLの一実施
例を示す回路構成図、第２図は第１図の実施例に基づい
た具体的接続例を示す回路接続図、第３図は論理LSIに
おけるワイヤード・オワの構成例を回路記号を用いて示
すブロック図、第４図は従来のECLの一例を示す回路接
続図、第５図は従来のECLの他の一例を示す回路接続図
である。 1,2……入力端子、3,4……出力端子、５……高位側電
源、６……低位側電源、７……リファレンス電源、８…
…定電流源、R1〜R5……抵抗、Q1〜Q6……トランジス
タ、D1……ダイオード、C1,C2……負荷容量、ａ〜ｍ…
…接続点、G1〜G4……NOR回路、G5……ワイヤード・オ
ワ回路。
例を示す回路構成図、第２図は第１図の実施例に基づい
た具体的接続例を示す回路接続図、第３図は論理LSIに
おけるワイヤード・オワの構成例を回路記号を用いて示
すブロック図、第４図は従来のECLの一例を示す回路接
続図、第５図は従来のECLの他の一例を示す回路接続図
である。 1,2……入力端子、3,4……出力端子、５……高位側電
源、６……低位側電源、７……リファレンス電源、８…
…定電流源、R1〜R5……抵抗、Q1〜Q6……トランジス
タ、D1……ダイオード、C1,C2……負荷容量、ａ〜ｍ…
…接続点、G1〜G4……NOR回路、G5……ワイヤード・オ
ワ回路。
Claims (1)
- 【請求項１】差動回路の出力を受ける単一の一導電型マ
ルチエミッタトランジスタを有するエミッタフォロア回
路のエミッタ出力端の各々に対応して抵抗負荷回路及び
プッシュプル論理用のトランジスタ負荷回路を用意し、
これらの回路と対応するエミッタ出力端とを選択的に接
続可能となしたことを特徴とする論理LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036853A JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036853A JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212119A JPH01212119A (ja) | 1989-08-25 |
| JPH0795683B2 true JPH0795683B2 (ja) | 1995-10-11 |
Family
ID=12481334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036853A Expired - Lifetime JPH0795683B2 (ja) | 1988-02-19 | 1988-02-19 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795683B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5761335A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Integrated circuit |
| JPS57152229A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Current switching type logical circuit |
| JPS5843628A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 論理回路 |
| JPS6223923A (ja) * | 1985-07-24 | 1987-01-31 | Nippon Steel Corp | 溶融金属への粉体供給量増減制御法 |
-
1988
- 1988-02-19 JP JP63036853A patent/JPH0795683B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212119A (ja) | 1989-08-25 |
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