JPS63272109A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に高速化、低消
費電力化に好適な集積回路装置に関する。

〔従来の技術〕

従来の装置は、例えば、特開昭６０−２１７７２５に記
載のようにエミッタ・フォロワ回路のバイアス電流源と
しては抵抗あるいは定電流源回路が用いられていた。

〔発明が解決しようとする問題点〕

上記従来技術では、はぼ一定のバイアス電流を供給して
いるために、負荷を充ｉｉｕ動する際に駆動トランジス
タから負荷駆動に対し無効な電流が消費されていた。本
発明の目的はソース・フォロワあるいはエミッタ・フォ
ロワ回路の上記無効な電流を低減し低消費電力化を図る
とともに、消費型カ一定の下では、低減した無効電流分
だけ有効電流を増加させることにより速度性能を向上さ
せた回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、ソース・フォロワもしくはエミッタ・フォ
ロワ回路のバイアス電流を、上記回路の出力信号を遅延
した制御信号により増減させることにより達成される。

〔作用〕

上記バイアス電流は、負荷を充電駆動する際には減少し
、放電駆動する際には増加するよう動作する。それによ
って充電駆動する際の無効電流分は減少し、駆動トラン
ジスタの駆動電流は負荷の駆動に有効に使われ速度性能
が向上するとともに、消費電カ一定の設計の下では低減
した無効電流分だけ有効電流を増加させることにより回
路の速度性能を向上させることができる。

〔実施例〕

以下、本発明の一実施例を第１図〜第３図により説明す
る。

第１図は、本発明になるエミッタ・フォロワ回路の一実
施例の回路図を示したものである。第２図及び第３図は
該エミッタ・フォロワ回路の動作説明図である。第１図
において端子１は信号入力端子、端子２は信号出力端子
、端子３は負電位の電源端子、端子４は負電位の端子、
素子１００はＮＰＮバイポーラ・トランジスタ（以下Ｎ
ＰＮトランジスタと略す）、素子１０１はＮチャネル型
ＭＯ３−ＦＥＴ（以下ＮＭＯ８と略す）、素子１０２は
抵抗素子、素子１０３は容量゛素子を示している。本実
施例のエミッタ・フォロワ回路ではＮＭＯ３１０１がバ
イアス電流源を、抵抗１０２及び容量１０３から成る回
路２ｏｏが遅延回路を構成している。従来の回路では、
上記バイアス電流源は抵抗またはＮＰＮトランジスタと
抵抗で構成される定電流源回路であり、はぼ一定の電流
が供給されていた。これに対し第１図の回路では、出力
端子２の電圧をＣＲ遅延回路２００で遅延し、これをＮ
ＭＯ８ＩＯＬのゲート端子５に印加することによりバイ
アス電流を増減させている点に特徴がある。以下、本実
施例の回路の動作を説明する。、 定常状態においては、ＮＭＯ８ＩＯＩのゲート電圧は出
力電圧と等しいため、入力電圧が高レベルの時には上記
ゲート電圧は高レベルであり、入力電圧が低レベルの時
に比べ大きなバイアス電流が流れる。第２図は第１図の
回路のバイアス電流の変化の一例を入力電圧の関係とし
て示した図である。第２図中、丸印は定常状態での値、
実線は後述する過渡状態でのバイアス電流の変化の様子
を示している。一点鎖線は第１図のＮＭＯ８ＩＯＩのゲ
ート電圧を一定とし、実線の回路と消費電力を同一とし
た場合の過渡状態での変化を比較のために示したもので
ある。第２図に示すように、第１図の回路では入力電圧
の高低に応じ定常状態においてはそれぞれＩＥＨＴ　Ｉ
Ｅ！Ｌのバイアス電流が流れる。

入力電圧が高レベルから低レベルに変化するとＮＰＮト
ランジスタ１００は非導通となり、ＮＭＯＳｌ０Ｉが出
力端子２に接続される負荷を放電駆動する。従って負荷
を高速に駆動するためには、ＮＭＯＳｌ０Ｉの駆動電流
が大きい必要がある。

本発明になる回路では以下の２点の理由からこの駆動電
流を大きくすることができる。（１）消＊電力を一定と
した場合、後述するように入力電圧が低レベルの場合の
バイアス電流を低減する分だけ、バイアス電流を一定と
する従来の回路に比べ初期（定常状ＷＡ）の駆動電流を
大きく設定することができる。（２）出力信号を遅延回
路２００で遅延した信号をＮＭＯ８ＩＯＩのゲート端子
５に印加し駆動電流を制御するため、出力端子２の応答
に比べ端子５の応答は遅く、出力電圧が下がってきても
大きな駆動電流を流すことができる。

第３図は第１図の回路の各端子の応答波形を示したもの
であり、図中の実線と破線の応答波形はそれぞれ第２図
の実線と一点鎖線に対応している。

また同図中では簡単のために入力切換りの２つの場合を
重ねて示している。第３図に示すように出力端子２の応
答に対しゲート端子５は遅れて応答し、従って、第２図
中の右向きの矢印のようにバイアス電流は定常値ＩＥＨ
からゆるやかに減少し負荷の駆動は終了し出力電圧は低
レベルとなる。これに遅れて端子５も低レベルとなり、
バイアス電流はＩＥＬまで減少する。

次に入力電圧が低レベルから高レベルに変化するときに
はＮＰＮトランジスタ１００が導通となり、ＮＰＮトラ
ンジスタ１００が負荷を充電駆動する。ＮＰＮトランジ
スタ１００はベースに注入された電荷を時定数１／２π
ｆＴＣｆｒ：ＮＰＮトランジスタ１００の遮断周波数）
で増幅しエミッタ電流を流す。このエミッタ電流のうち
、バイアス電流を差し引いた電流が負荷の駆動に使われ
る。

従ってバイアス電流は小さい方が負荷を高速に駆動する
ことができる。本発明になる回路では以下の２点の理由
からこのバイアス電流を小さくすることができる。（１
）定常状態において出力低ベルをＮＭＯ８，ＬＯｌのゲ
ート電圧とすることにより、前述の高レベル時のバイア
ス電流を大きく確保した上で初期（定常状態）のバイア
ス電流を小さく設定することができる。（２）出力信号
を遅延回路２００で遅延した信号をＮＭＯ５ＩＯ１のゲ
ート端子５に印加しバイアス電流を制御するため、出力
端子２の応答に比に端子５の応答は遅く、出力電圧が上
がってきてもバイアス電流はゆるやかに増加するだけで
ある。第３図に示すように出力端子２の応答に対しゲー
ト端子５は遅れて応答し、従って、第２図中の左向きの
矢印のようにバイアス電流は定常値ＩＥＬからゆるやか
に増加し負荷の駆動は終了し出力電圧は高レベルとなる
。これに遅れて端子５も高レベルとなり、バイアスｔ′
Ｉｉ流はＩＥＨまで増加する。第３図の例では、ＮＰＮ
Ｉ−ランジスタ１００の駆動能力が大きく上記高速化の
効果はわずかにしか現われていないが、ＮＰＮトランジ
スタ１００の駆動電流が小さい場合あるいはバイアス電
流が大きい場合には、上記高速化の効果は顕著に現われ
る。

以上のように本発明になるエミッタ・フォロワ回路では
、その出力信号を遅延した信号により該回路のバイアス
電流が増減するように回路を構成し、上記バイアス電流
を負荷を充電駆動する際には減少させ、放電駆動する際
には上記バイアス電流を増加させることにより、無効な
バイアス電流を低減し大きな駆動電流で負荷を駆動する
ことが可能となり、回路の高速化を達成できた。なお第
３図の例では約１０％の高速化が達成できた。以上では
エミッタ・フォロワ回路についての一実施例を示したが
、ＮＰＮトランジスタ１００を例えばＮＭＯ８にかえる
ことにより、ソース・フォロワ回路についても同様な効
果を得られることば言うまでもない。また、ＮＭＯ８１
０１をＮＰＮトランジスタとすることも可能である。ま
たはＰＮＰバイポーラ・トランジスタあるいはＰチャネ
ル型ＭＯ５−ＦＥＴ　（以下ＰＭＯ８と略す）に対し同
様なエミッタ・フォロワあるいはソース・フォロワ回路
を構成できることは勿論である。第１図の実施例では容
量素子１０３としてはＮ　Ｍ　ＯＳ　１０１のゲート容
量を使用した実施例を示したが、別に容量素子を付加し
遅延回路２００の遅延時間を調節しても勿論構わない。

上記遅延時間としては長いほど駆動電流は増加するが、
回路の動作するサイクル時間内に定常状態に戻っている
必要があることは言うまでもない。また端子３に接地電
位から一定の電圧を印加することにより、バイアス電流
はＬＳＩに印加される電源電圧に依存せず、また、上記
一定電圧を適当に選ぶことにより入力低レベル時に、Ｎ
ＭＯ８ＩＯＩをほとんど非導通としバイアス電流を低減
することも可能である。

ＮＭＯ８ＩＯＬの代わりに、コレクタを端子２、ベース
を端子５、エミッタを抵抗素子を介して端子３に接続し
たＮＰＮトランジスタを用いることも可能であるが、こ
の場合にはＮＭＯ３の場合に比べ占有面積が増加する、
出力端子に寄生する素子の容量が大きい、ベース・コレ
クタ接合が過渡的に順バイアスされ飽和する等を考慮し
なければならない。

第４図は本発明になるエミッタ・フォロワ回路の他の実
施例を示したものである。第４図において端子６は信号
入力端子、端子７は信号出力端子、端子８は負電位の電
源端子、端子９は負電位の端子、端子１０はバイアス電
圧印加端子、素子１０４はＮＰＮトランジスタ、素子１
０５はＮＭＯ３、素子１０６はＰＭＯ８、素子１０７は
容量素子を示している６本実施例のエミッタ・フォロワ
回路では、第１図の実施例のエミッタ・フォロワ回路に
おける抵抗１０２のかわりにＰＭＯ３１０６を用いてい
る点に特徴がある。ＰＭＯ８１０６はゲート１０に適当
な電圧を印加し抵抗として動作する。その他の動作は第
１図の実施例と同じであるので説明は省略する。前述の
遅延回路の時定数は容量Ｃと抵抗Ｒを適切に設定するこ
とにより決めることができる。容ｆｃの値は大きくする
と過渡的な消費電力が増加するため小さい方が望ましく
。

上記時定数によっては抵抗Ｒを数十にΩ以上に設定する
必要がある。この場合には本実施例のようにＭＯＳ　−
ＦＥＴを抵抗として使用し、必要に応じてそのゲート長
を長くすることによりコンパクトに比較的大きな値の抵
抗を形成することができる。また素子占有面積が小さく
なるため、索子自体の寄生容量も小さい利点がある。第
４図の実施例ではＰＭＯ８１０Ｇを用いたがもちろんＮ
ＭＯ３でも横ねない。またＰＭＯＳとＮＭＯ３を並列に
接続した構成でもよい。

第５図は本発明になるエミッタ・フォロワ回路の他のも
う一つの実施例を示すアドレス・バッファ回路を示した
ものである。第５図において端子１１はアドレス信号入
力端子、端子１２は入力信号の肯定のアドレス・バッフ
ァ出力信号ａの出力端子、端子１３は入力信号の否定の
アドレス・バッファ出力信号ａの出力端子、端子１４は
基＄電圧印加端子、端子１５〜１９．５０はバイアス電
圧印加端子、端子２１．２２は上記ａ信号印加端子、端
子２０．２３は上記ａ信号印加端子、端子２４は内部信
号φの出力端子、端子２５はφ信号印加端子、端子２６
〜３６は負の電源電圧印加端子、素子１０８〜１１５は
ＮＰＮトランジスタ、素子１１６〜１２９，１５１はＮ
ＭＯＳ　、素子１３０〜１３２はＰＭＯＳ、素子１３３
〜１３５は抵抗素子、回路２０１はカレント・スイッチ
回路、回路２０２，２０３はそれぞれエミッタ・フォロ
ワ回路のバイアス電流源用ＮＭＯ８１１９゜１２３のゲ
ート電圧を制御する回路、回路２０４はエミッタ・フォ
ロワ出力信号をレベル変換する回路、回路２０５は上記
２０４と同一のレベル変換回路である。同図のアドレス
・バッファ回路は、端子１１に印加されるＥＣＬレベル
のアドレス入力信号をカレント・スイッチ回路２０１で
検出・増幅し、エミッタ・フォロワ回路でレベルシフト
した後、レベル変換回路２０４，２０５でＣＭＯ３回路
の入力信号に適したレベルの信号に変換し、アドレス入
力信号の肯定、否定信号ａ、ａを出力するよう動作する
。同図の構成のアドレス・バッファ回路は、ＥＣＬレベ
ルの信号をＣＭＯ８回路に適したレベルの信号に高速に
変換することができるので、例えば入力インターフェー
スがＥＣＬレベルで内部回路がＣＭＯ８あるいはＢｉＣ
ＭＯ５論理回路で構成されるようなＬＳＩのアドレス・
バッファ回路として適している。本実施例のエミッタ・
フォロワ回路では、レベル変換回路２０４，２０５が第
１図の実施例の遅延回路２００の役割りを果たし、バイ
アス電流源用ＮＭＯ５１１９，１２３のゲート電圧を、
レベル変換信号ａ、〒を入力とする制御回路２０２，２
０３により制御し、第１図の実施例と同様にバイアス電
流を増減させている点に特徴がある。まず第５図のアド
レス・バッファ回路の全体の動作を説明し、次にエミッ
タ・フォロワ回路の動作を説明する。

回路２０１はカレント・スイッチ回路であり。

ＥＣＬレベルの入力信号を検出・増幅しＮＰＮトランジ
スタ１１２，１１３のベースに補補な２信号を出力する
。ＮＰＮトランジスタ１０８はエミッタ・フォロワ回路
を構成し、素子１０９〜１　］、　１及び１３３〜１３
５で構成されるカレント・スイッチ回路に適した信号レ
ベルに入力信号をレベルシフトする。カレント・スイッ
チ回路の出力振幅の設定によっては、ＮＰＮトランジス
タ１０９゜１１０が飽和するのを防ぐため、ＮＰＮトラ
ンジスタ１０８のエミッタとＮＭＯ３１１６のドレイン
間にダイオードあるいは抵抗と容量素子を挿入し、さら
にレベルシフトすることも可能である。

カレント・スイッチ回路は、端子１４の′正位をＮＰＮ
トランジスタ１０９のベース信号の高、低レベルの間に
割付けることにより、ＮＰＮトランジスタ１１０，１０
９のコレクタにそれぞれ入力信号の肯定、否定信号を出
力するよう動作する。

ＮＰＮトランジスタ１１１．抵抗１３５による回路は定
電流回路であり、電流値の精度を必要としない場合には
ＮＭＯ３で構成してもよい。カレント・スイッチ回路の
出力信号振幅は後段のレベル変換回路の入力信号振幅を
考えると太きい程よいが、大きくし過ぎるとカレント・
スイッチ回路部での遅延時間が増加する。またＮＰＮト
ランジスタ１０９，１１０が飽和しないよう設計しなけ
ればならない。実験からは上記出力信号としては約１．
４　ｖが最適であった。

上記カレント・スイッチ回路の２出力信号はそれぞれＮ
ＰＮトランジスタ１１２，１１３で構成されるエミッタ
・フォロワ回路でレベルシフトされ、レベル変換回路２
０４，２０５でレベル変換され、ａ、〒信号が出力され
る。レベル変換回路２０４．２０５は例えば、アイ・ニ
ス・ニス・シー・シー　ダイジェスト　オブ　テクニカ
ル　ペーパーズ、（１９８６年）第２１２頁から第２１
３頁（ＩＳＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣ
ＡＬ　ＰＡＰＥＲ３，（１９８６）ｐｐ２１２−２１３
）において論じられているレベル変換回路と類似な回路
であり、上記回路に比べ０ＭＯ８構成のインバータ回路
を一段削除した構成とし、高速化している点に特徴があ
る。上記論文のレベル変換回路では素子１２５，１３０
で構成されるレベルシフト回路と素子１２６，１３１で
構成されるＣＭＯＳインバータ回路によりＢ１ＣＭＯＳ
インバータ回路を駆動していたのに対し、第５図の回路
では上記レベルシフト回路とＣＭＯＳインバータ回路で
ＮＰＮトランジスタ１１４のベースを直接駆動し、素子
１２７，１３２で構成されるレベルシフト回路によりＮ
ＭＯ８１２ｇのゲートを直接駆動している。従ってＮＰ
Ｎトランジスタ１１４あるいは１１５により負荷をそれ
ぞれ充放電駆動する際には、いずれも回路部分の段数が
少なくより高速である。

次にエミッタ・フォロワ回路の動作を説明する。

第５図の実施例のＮＰＮトランジスタ１１２あるいは１
１３で構成されるエミッタ・フォロワ回路では、上記レ
ベル変換された信号ａ、〒により、それぞれ回路２０２
，２０３の出力電圧を制御し、これをＮＭＯ５１１９，
１２３のゲートに印加することによりバイアス電流を増
減させている点に特徴がある。例えば端子１１の入力電
圧が高レベルの場合には、ＮＰＮトランジスタ１１２，
１１３のベース電位はそれぞれ低、高レベル、ａ、ａ信
号はそれぞれ高、低レベルとなり、ＮＭＯ８１１８゜１
２１は導通、ＮＭＯ８１１７，１２２は導通せず、ＮＭ
Ｏ３１１９はゲートには端子２８の電位が供電され導通
せず、ＮＭＯ８１２３はゲートに端子１８の電位が供電
され導通する。ＮＭＯ５１２０，１２４はわずかなバイ
アス電流を供給するためのものであり、上記ＮＭＯ８１
１９が非導通となった際にＮＰＮトランジスタ１１２に
上記バイアス電流を供給し、エミッタ・フォロワ回路の
レベルシフト量をほぼ一定にするためのものである。上
記レベルシフト量はバイアス電流を１ケタ下げた場合、
６０ｍＶ低下する。以上のように制御回路２０２，２０
３及びＮＭＯ８１２０゜］−２４の働きにより、第１図
の実施例と同様に、ベース入力電圧がそれぞれ高、低レ
ベルのＮＰＮトランジスタ１１３，１１２のバイアス電
流をそれぞれ増加、減少させることができる。端子１１
の入力電圧が低レベルの場合にも同様にして、ベース入
力電圧の高、低に応じてバイアス電流は増減する。

端子１１の入力電圧が切り換わる際には、レベル変換回
路２０４．．２０５及び制御回路２０２゜２０３が第１
図の実施例の遅延回路２００の動きをし、ＮＭＯ３１１
９，１２３のゲートにはそれぞれのエミッタ・フォロワ
回路の入力電圧に対し遅れて制御信号が入力される。従
って入力電圧が切り換わる際にも第１図の実施例と同様
な効果を得ることができる。

また、本実施例のアドレスバッファ回路ではＮＰＮトラ
ンジスタ１０８で構成されるエミッタ・フォロワ回路に
対しても回路２０３の出力信号φをＮＭＯ３１１６のゲ
ートに入力し、同様に動作させている。

第６図は第５図の回路の動作波形の一例を示したもので
ある。同図のようにエミッタ・フォロワ入力ａ、ａ出力
に対し遅れてＮＭＯ８１１９゜１２３のゲート電圧が切
り換わり、これに対応してＮＰＮトランジスタ１［２及
び１１３が構成するエミッタ・フォロワ回路のバイアス
電流も増減する。第７図はＮＰＮトランジスタ１１２が
構成するエミッタ・フォロワ回路のバイアス電流の変化
を第２図と同様に入力ベース電圧の関係として示した図
である。同図中、丸印は定常状態での値、実線は過渡状
態でのバイアス電流の変化を示している。同図のように
入力電圧が高レベルから低レベルあるいは低レベルから
高レベルに遷移する間、それぞれバイアス電流を大きく
あるいは小さく保つことができる。

以上のように本実施例のエミッタ・フォロワ回路では、
レベル変換回路でレベル変換及び遅延された信号により
バイアス電流源を構成するＮＨＯ２のゲート電圧を制御
回路を通して制御することにより、第１図の実施例と同
様にして、無効なバイアス電流を低減し大きな駆動電流
で負荷を駆動することが可能となり、回路の高速化を達
成できた。

なお第６図の例では速度一定の下で約１０％の低消１１
力化が達成できた。また消費型カー窓の下では約１０％
の高速化が達成できた。

さらに本実施例のエミッタ・フォロワ回路では、第１図
の実施例の回路ではＮＭＯ３ＩＯ１のゲート電圧を入力
振幅分だけしか変化させることができず、高、低入力レ
ベルでのバイアス電流比が制限されていたのに対し、Ｎ
ＭＯ８１１９等を非導通にできるため上記電流比を任意
に設定できる利点がある。また第１図の実施例のＣＲ時
定数による遅延回路に比べ、第５図の実施例の遅延回路
による遅延は波形整形された遅延のため応答がシャープ
であり、回路のサイクル時間内での上記遅延を自由に設
定できる利点がある。

第８図は本発明になるエミッタ・フォロワ回路の他のさ
らにもう一つの実施例を示したものである。第８図にお
いて端子３７は信号入力端子、端子３８はレベル変換信
号７出力端子、端子３９゜４０はバイアス電圧印加端子
、端子４１は基準↑は圧印加端子、端子４９はレベル変
換信号丁の印加端子、端子４２〜４８は負の電源電圧印
加端子、素子１３６〜１３８はＮＰＮトランジスタ、素
子１３９〜１４７はＮＨＯ５、素子１４８〜１５０はＰ
ＭＯ８、回路２０６はＮＰＮトランジスタ１３６で構成
されるエミッタ・フォロワ回路のバイアス電流源用ＮＭ
Ｏ８１４２のゲート電圧を制御する回路、回路２０７は
エミッタ・フォロワ出力信号をレベル変換する回路であ
る。

不実施例の回路のＮＰＮトランジスタ１３６゜ＮＭＯ８
１４２，１４３、回路２０６，２０７の働きはそれぞれ
第５図の実施例のＮＰＮトランジスタ１１２．ＮＭＯ８
１１９，１２０、回路２０２゜２０４と同じである。本
実施例の回路では、第５図の実施例のレベル変換回路２
０４とは異なり単一のエミッタ・フォロワ出力信号だけ
でそのレベル変換を行ない、従って単一のレベル変換出
力信号だけで回路２０６によりＮＭＯ３１４２のゲート
電圧を制御している点に特徴がある。従って、エミッタ
・フォロワ回路の前段の回路は第５図の実施例のカレン
ト・スイッチ回路のような相補信号を出力する回路であ
る必要はなく、ＬＳＩ内部での適用回路の範囲が広がる
利点がある。

本実施例の制御回路２０６においてＮＭＯ８１３９及び
１４１はそれぞれ第５図の実施例のＮＨＯ５１１７及び
１１８と同一の動作をする。

本実施例の制御回路２０６においては、第５図の実施例
においてＮＭＯ３１１７，１１８に相補な信号ａ、ａを
入力しているのに対し、ＮＭＯ５１３９のゲートには素
子１４０，１４８によるインバータ回路によりａ信号を
反転した信号を入力している。従って回路２０６の働き
自体は第５図の回″Ｊ！＆２０２とまったく同じである
。もちろん回路２０６を第５図の回路２０２の代わりに
用いることができることは言うまでもない。

また第５図の回路２０２、第８図の回路２０６にもう一
つの制御信号を入力し、この信号とレベル変換信号との
間で論理をとる構成とすることにより、上記制御信号に
よりスタンバイ時のエミッタ・フォロワ電流を第８図の
ＮＭＯ３１４３以外の電流を零とすることも可能である
。

〔発明の効果〕

本発明によれば、ソース・フォロワもしくはエミッタ・
フォロワ回路の負荷駆動に使用されない無効なバイアス
電流を低減することができるので、速度一定の下では低
消費電力化の効果があり、消費型カ一定の下では回路の
高速化の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のエミッタ・フォロワ回路の
回路図、第２図は第１図の回路の動作波形を示すグラフ
、第３図は第１図の回路の回路特性を示す特性図、第４
図は本発明の他の実施例のエミッタ・フォロワ回路の回
路図、第５図は他のもう一つの実施例を示すアドレス・
バッファ回路の回路図、第６図は第５図の回路の動作波
形を示すグラフ、第７図は第５図の回路の回路特性を示
す特性図、第８図は本発明の他のもう一つの実施例を示
す回路の回路図である。 １．６，１１，３７・・・信号入力端子、２，７゜１２
．１３．３８・・・信号出力端子、’３，４，８゜９．
２６〜３６．４２〜４８・・・負の電源電圧端子、５．
２４．２５・・・内部信号端子、１４，１５゜４１・・
・基準電圧印加端子、１６〜１９，３９゜４０．５０・
・・バイアス電圧印加端子、２０〜２３゜４９−・・制
御信号印加端子、１００，１０４，１０８〜１１５，１
３６〜１３８・・・ＮＰＮバイポーラ・トランジスタ、
１０１，１０５，１１６〜１２９゜１３９〜１４７，１
５１・・・Ｎチャネル型ＭＯ３・ＦＥＴ、　１０６．　
１３０〜１３２，１４８，１５０・・・Ｐチャネル型Ｍ
Ｏ５−ＦＥＴ、１０２．１’３３〜１３５・・・抵抗素
子、１０３，１０７・・・容量素子。 第　１　図 す 第　３　図 時間　（ｔｒｓ） ２θ０ｉ！！便回路 バ４７ス歳；１糺ン＃甲 ／θ／　　　ＮＭＩＳ 第２図 入力（Ｎ−ス）中反　　　（Ｖ） ｆ：Ｉ　４図 ｉｏ５　”マＬ＠Ｗ 謳　６　区 時　　Ｆ５　　　（７ｔΣ）

Claims (1)

1. 【特許請求の範囲】 １、ソース・フォロワもしくはエミッタ・フォロワ回路
   と、上記フォロワ回路の出力信号を遅延した信号により
   上記フォロワ回路のバイアス電流が増減するバイアス電
   流供給回路とを具備し、出力の容量性負荷を充電駆動す
   る際には上記バイアス電流を減少させ、放電駆動する際
   には増加させることを特徴とする半導体集積回路装置。 ２、バイアス電流を制御する出力信号の遅延信号は、レ
   ベル変換された信号であることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。