JP2685251B2 - 集積論理回路 - Google Patents
集積論理回路Info
- Publication number
- JP2685251B2 JP2685251B2 JP63288997A JP28899788A JP2685251B2 JP 2685251 B2 JP2685251 B2 JP 2685251B2 JP 63288997 A JP63288997 A JP 63288997A JP 28899788 A JP28899788 A JP 28899788A JP 2685251 B2 JP2685251 B2 JP 2685251B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- supply line
- voltage
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、第１給電ラインと回路の出力端子との間に
接続される第１サブ回路であって、第１入力信号を受信
する第１入力端子を具え、該第１入力信号に応答して前
記第１給電ラインに前記出力端子を結合する第１サブ回
路と、前記出力端子と第２給電ラインとの間に結合され
る第２サブ回路であって、第２入力信号を受信する第２
入力端子を具え、該第２入力信号に応答して前記第２給
電ラインに前記出力端子を結合する第２サブ回路とを具
えており、前記第２サブ回路と前記出力端子との間に付
加トランジスタの電流通路が接続され、該付加トランジ
スタの制御電極が前記第１給電ラインのみ結合される集
積論理回路に関するものである。
接続される第１サブ回路であって、第１入力信号を受信
する第１入力端子を具え、該第１入力信号に応答して前
記第１給電ラインに前記出力端子を結合する第１サブ回
路と、前記出力端子と第２給電ラインとの間に結合され
る第２サブ回路であって、第２入力信号を受信する第２
入力端子を具え、該第２入力信号に応答して前記第２給
電ラインに前記出力端子を結合する第２サブ回路とを具
えており、前記第２サブ回路と前記出力端子との間に付
加トランジスタの電流通路が接続され、該付加トランジ
スタの制御電極が前記第１給電ラインのみ結合される集
積論理回路に関するものである。
斯種の論理回路はオランダ国特許出願第8400523号か
ら既知である。
ら既知である。
集積回路におけるトランジスタや、他の構成部品の寸
法が次第に小さくなるにつれて、供給電圧の全差電圧が
存在する間の距離も次第に短くなり、電界強度を高くし
ている。斯種の高強度の電界は特に、全供給電圧が単一
のトランジスタ間に生じがちな論理回路に発生し、斯様
な高強度の電界は、例えば電界効果トランジスタに所謂
ホット−キャリヤ抑圧兼ホット−キャリヤ劣化効果を生
ぜしめる。これらの電界によって加速された高エネルギ
ーの自由電荷キャリヤは基板の結晶格子と衝突して他の
電荷キャリヤを放出し、実質上意図しない電流を発生さ
せる。上述したような衝突により基板と酸化物層との間
の界面に散乱させられる電荷キャリヤは、これらの電荷
キャリヤのエネルギーが十分に高い場合に斯かる界面を
通過するため、電荷キャリヤはこの酸化物層により捕ら
えられ、これらのキャリヤは酸化物層の負荷を増大せし
める。従って、トランジスタのスイッチング特性が変化
する。トランジスタにおける高強度の電界は非導通pn接
合に電子なだれ降服も起し得る。トランジスタの寸法が
小さくなると、斯様な現象が生ずるpn接合間の電圧が低
くなる。上述したような効果をなくすために、従来の論
理回路では付加トランジスタの電流通路を論理回路の出
力端子と一方の給電ラインとの間に設け、この付加トラ
ンジスタの制御電極を他方の給電ラインに接続してい
る。この場合には保護されるサブ回路の両端間に発生す
る最大電圧が付加トランジスタのしきい値電圧分だけ低
下する。しかし、集積回路の部品寸法の縮小化によって
他の種類の問題が生ずる。論理回路の状態が変化する際
に生ずるスイッチング電流は各給電ラインに誘導電圧を
発生させる。その理由は、これらの給電ラインは十分な
インダクタンスを呈するからである。一方の給電ライン
に現われるパルス状の誘導電圧パルスは容量性結合部に
より他方の給電ラインに転送される。従来の論理回路に
おける付加トランジスタの制御電極はこのような電圧パ
ルスも受信する。充電又は放電電流によって発生される
電圧は、例えば一方の給電ラインの一部と、容量性結合
部と、他方の給電ラインの一部と、付加トランジスタの
制御電極とを具えている（充電又は放電電流に影響を及
ぼす）正帰還を生ぜしめる回路ループを経て循環するよ
うになる。従って、論理回路の出力電圧は或る遅延時間
後にしか安定値にならず、又ピーク電流を次第に大きく
する不安定性が生じたりする。最悪の場合には、斯様な
不安定性（発振）が回路を破損したりする。
法が次第に小さくなるにつれて、供給電圧の全差電圧が
存在する間の距離も次第に短くなり、電界強度を高くし
ている。斯種の高強度の電界は特に、全供給電圧が単一
のトランジスタ間に生じがちな論理回路に発生し、斯様
な高強度の電界は、例えば電界効果トランジスタに所謂
ホット−キャリヤ抑圧兼ホット−キャリヤ劣化効果を生
ぜしめる。これらの電界によって加速された高エネルギ
ーの自由電荷キャリヤは基板の結晶格子と衝突して他の
電荷キャリヤを放出し、実質上意図しない電流を発生さ
せる。上述したような衝突により基板と酸化物層との間
の界面に散乱させられる電荷キャリヤは、これらの電荷
キャリヤのエネルギーが十分に高い場合に斯かる界面を
通過するため、電荷キャリヤはこの酸化物層により捕ら
えられ、これらのキャリヤは酸化物層の負荷を増大せし
める。従って、トランジスタのスイッチング特性が変化
する。トランジスタにおける高強度の電界は非導通pn接
合に電子なだれ降服も起し得る。トランジスタの寸法が
小さくなると、斯様な現象が生ずるpn接合間の電圧が低
くなる。上述したような効果をなくすために、従来の論
理回路では付加トランジスタの電流通路を論理回路の出
力端子と一方の給電ラインとの間に設け、この付加トラ
ンジスタの制御電極を他方の給電ラインに接続してい
る。この場合には保護されるサブ回路の両端間に発生す
る最大電圧が付加トランジスタのしきい値電圧分だけ低
下する。しかし、集積回路の部品寸法の縮小化によって
他の種類の問題が生ずる。論理回路の状態が変化する際
に生ずるスイッチング電流は各給電ラインに誘導電圧を
発生させる。その理由は、これらの給電ラインは十分な
インダクタンスを呈するからである。一方の給電ライン
に現われるパルス状の誘導電圧パルスは容量性結合部に
より他方の給電ラインに転送される。従来の論理回路に
おける付加トランジスタの制御電極はこのような電圧パ
ルスも受信する。充電又は放電電流によって発生される
電圧は、例えば一方の給電ラインの一部と、容量性結合
部と、他方の給電ラインの一部と、付加トランジスタの
制御電極とを具えている（充電又は放電電流に影響を及
ぼす）正帰還を生ぜしめる回路ループを経て循環するよ
うになる。従って、論理回路の出力電圧は或る遅延時間
後にしか安定値にならず、又ピーク電流を次第に大きく
する不安定性が生じたりする。最悪の場合には、斯様な
不安定性（発振）が回路を破損したりする。
本発明の目的は付加トランジスタの存在により生ずる
上述したような不安定性を低減させるべく適切に接続配
置した集積論理回路を提供することにある。
上述したような不安定性を低減させるべく適切に接続配
置した集積論理回路を提供することにある。
本発明は冒頭にて述べた種類の集積論理回路におい
て、前記制御電極が抵抗素子を介して前記第１給電ライ
ンに結合されるようにしたことを特徴とする。正帰還ル
ープに設ける抵抗素子は前記不安定性を弱める制動効果
を呈する。
て、前記制御電極が抵抗素子を介して前記第１給電ライ
ンに結合されるようにしたことを特徴とする。正帰還ル
ープに設ける抵抗素子は前記不安定性を弱める制動効果
を呈する。
本発明の好適例では、前記抵抗用素子を他のトランジ
スタの電流通路で構成し、該他のトランジスタの制御電
圧を前記第１給電ラインの電圧と前記第２給電ラインの
電圧との差にほぼ等しく、前記他のトランジスタをバイ
ポーラタイプ又は電界効果タイプのものとする場合、制
御電圧をそれぞれベース−エミック電圧又はゲート−ソ
ース電圧とする。このようにすることにより抵抗素子の
構成がコンパクトになる。付加トランジスタの制御電圧
は殆ど変化しないため、前記他のトランジスタはオーム
抵抗として作用する。
スタの電流通路で構成し、該他のトランジスタの制御電
圧を前記第１給電ラインの電圧と前記第２給電ラインの
電圧との差にほぼ等しく、前記他のトランジスタをバイ
ポーラタイプ又は電界効果タイプのものとする場合、制
御電圧をそれぞれベース−エミック電圧又はゲート−ソ
ース電圧とする。このようにすることにより抵抗素子の
構成がコンパクトになる。付加トランジスタの制御電圧
は殆ど変化しないため、前記他のトランジスタはオーム
抵抗として作用する。
以下図面につき本発明を説明する。
第１図は従来の論理回路の一例を示す回路図であり、
給電ラインVL1とVL2との間に接続される論理回路は、給
電ラインVL1と論理回路の出力端子V0との間に接続され
る第１サブ回路S1と、前記出力端子V0と給電ラインVL2
との間に接続される第２サブ回路S2とを具えており、こ
れらの第１及び第２サブ回路はそれぞれ入力端子Vi1及
びVi2を有している。出力端子V0には抵抗R1及びR2とコ
ンデンサC1とにより具体化される負荷を接続する。出力
端子V0とサブ回路S2との間には付加トランジスタＴを接
続し、このトランジスタの制御電圧を給電ラインVL1に
接続して、出力端子V0に現われる電圧の論理値レベルが
高いレベルとなる際にトランジスタＴによりサブ回路S2
を保護する。この場合に、サブ回路S2間に生ずる電圧は
供給電圧VDD−VSSからトランジスタＴのしきい値電圧を
差し引いた電圧値に高々等しくなる。定常状態にて電流
がサブ回路S2によって消費される場合には、サブ回路S2
間の最大電圧はさらに低くなる。出力端子V0に現われる
電圧をサブ回路S2の両端間にて放電させると、給電ライ
ンVL2がインダクタンスL2を有しているため、この給電
ラインVL2に電圧パルスが現われる。給電ラインVL1及び
VL2は寄生キャパシタンスC0（チップキャパシタンスと
も称される）によって容量的に結合される。前記給電ラ
インVL2に現われる電圧パルスは斯かるチップキャパシ
タンスC0を経て給電ラインVL1に達し、従ってトランジ
スタＴの制御電極に達するため、このトランジスタＴは
さらに多くの電流を引き込む。サブ回路S2を経る斯かる
増加電流がつぎの電圧パルスを発生し、このパルスが上
述したと同じループを経て循環する。
給電ラインVL1とVL2との間に接続される論理回路は、給
電ラインVL1と論理回路の出力端子V0との間に接続され
る第１サブ回路S1と、前記出力端子V0と給電ラインVL2
との間に接続される第２サブ回路S2とを具えており、こ
れらの第１及び第２サブ回路はそれぞれ入力端子Vi1及
びVi2を有している。出力端子V0には抵抗R1及びR2とコ
ンデンサC1とにより具体化される負荷を接続する。出力
端子V0とサブ回路S2との間には付加トランジスタＴを接
続し、このトランジスタの制御電圧を給電ラインVL1に
接続して、出力端子V0に現われる電圧の論理値レベルが
高いレベルとなる際にトランジスタＴによりサブ回路S2
を保護する。この場合に、サブ回路S2間に生ずる電圧は
供給電圧VDD−VSSからトランジスタＴのしきい値電圧を
差し引いた電圧値に高々等しくなる。定常状態にて電流
がサブ回路S2によって消費される場合には、サブ回路S2
間の最大電圧はさらに低くなる。出力端子V0に現われる
電圧をサブ回路S2の両端間にて放電させると、給電ライ
ンVL2がインダクタンスL2を有しているため、この給電
ラインVL2に電圧パルスが現われる。給電ラインVL1及び
VL2は寄生キャパシタンスC0（チップキャパシタンスと
も称される）によって容量的に結合される。前記給電ラ
インVL2に現われる電圧パルスは斯かるチップキャパシ
タンスC0を経て給電ラインVL1に達し、従ってトランジ
スタＴの制御電極に達するため、このトランジスタＴは
さらに多くの電流を引き込む。サブ回路S2を経る斯かる
増加電流がつぎの電圧パルスを発生し、このパルスが上
述したと同じループを経て循環する。
第２図は本発明による集積論理回路の一例を示す回路
図であり、ここに第１図の回路に対応する回路部品には
同一の参照符号を付して示してある。本例では付加トラ
ンジスタＴの制御電極と給電ラインVL1との間の接続ラ
インに抵抗R3を設ける。この抵抗R3は電圧パルスが上述
したように循環する正帰還ループにおける不安定正を弱
める制動効果を有している。
図であり、ここに第１図の回路に対応する回路部品には
同一の参照符号を付して示してある。本例では付加トラ
ンジスタＴの制御電極と給電ラインVL1との間の接続ラ
インに抵抗R3を設ける。この抵抗R3は電圧パルスが上述
したように循環する正帰還ループにおける不安定正を弱
める制動効果を有している。
第３図は本発明による論理回路の第２例を示す回路図
であり、前図と同様にこの第３図でも第１図の回路に対
応する回路部品には同一の参照符号を付して示してあ
る。この第３図の例では抵抗素子をトランジスタTRと
し、これを給電ラインVL1とトランジスタＴの制御電極
との間に接続する。トランジスタTRは、その制御電圧が
給電ラインVL1とVL2との電圧差に等しくなるようなもの
を選定する。給電電圧は双方の給電ラインに同じパルス
が発生する場合には何等変化しない。この場合に一次近
似式では、トランジスタTRを経て流れる電流が給電ライ
ンVL1に現われる電圧パルスの大きさに比例して変化す
る。従って、トランジスタTRはオーム抵抗として作用す
る。
であり、前図と同様にこの第３図でも第１図の回路に対
応する回路部品には同一の参照符号を付して示してあ
る。この第３図の例では抵抗素子をトランジスタTRと
し、これを給電ラインVL1とトランジスタＴの制御電極
との間に接続する。トランジスタTRは、その制御電圧が
給電ラインVL1とVL2との電圧差に等しくなるようなもの
を選定する。給電電圧は双方の給電ラインに同じパルス
が発生する場合には何等変化しない。この場合に一次近
似式では、トランジスタTRを経て流れる電流が給電ライ
ンVL1に現われる電圧パルスの大きさに比例して変化す
る。従って、トランジスタTRはオーム抵抗として作用す
る。
図示のトランジスタを電界効果形のものとしたが、本
発明の斯種のトランジスタに限定されるものではなく、
又付加トランジスタは必ずしも図示の位置でのみの使用
に制限されるものでもない。
発明の斯種のトランジスタに限定されるものではなく、
又付加トランジスタは必ずしも図示の位置でのみの使用
に制限されるものでもない。
第１図は従来の集積論理回路の一例を示す回路図； 第２図は本発明による集積論理回路の第一例を示す回路
図； 第３図は同じく本発明による集積論理回路の第二例を示
す回路図である。 VL1……第１給電ライン VL2……第２給電ライン V0……出力端子 S1……第１サブ回路 S2……第２サブ回路 Vi1,VLi2……サブ回路の入力端子 R1,R2……抵抗 R3……抵抗素子 C1……コンデンサ Ｔ……付加トランジスタ TR……抵抗用トランジスタ L1,L2……インダクタンス C0……チップキャパシタンス
図； 第３図は同じく本発明による集積論理回路の第二例を示
す回路図である。 VL1……第１給電ライン VL2……第２給電ライン V0……出力端子 S1……第１サブ回路 S2……第２サブ回路 Vi1,VLi2……サブ回路の入力端子 R1,R2……抵抗 R3……抵抗素子 C1……コンデンサ Ｔ……付加トランジスタ TR……抵抗用トランジスタ L1,L2……インダクタンス C0……チップキャパシタンス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−158129（ＪＰ，Ａ) 特開 昭52−12527（ＪＰ，Ａ) 特開 昭52−5243（ＪＰ，Ａ) 特開 昭50−145065（ＪＰ，Ａ) 特開 昭52−5254（ＪＰ，Ａ) 特開 昭51−60440（ＪＰ，Ａ) 特開 昭62−257217（ＪＰ，Ａ) 特公 昭56−28412（ＪＰ，Ｂ２) 特表 昭62−501043（ＪＰ，Ａ)
Claims (2)
- 【請求項１】第１給電ライン（VL1）と回路の出力端子
（V0）との間に接続される第１サブ回路（S1）であっ
て、第１入力信号を受信する第１入力端子（Vi1）を具
え、該第１入力信号に応答して前記第１給電ライン（VL
1）に前記出力端子（V0）を結合する第１サブ回路
（S1）と、前記出力端子（V0）と第２給電ライン（V
L2）との間に結合される第２サブ回路（S2）であって、
第２入力信号を受信する第２入力端子（Vi2）を具え、
該第２入力信号に応答して前記第２給電ライン（VL2）
に前記出力端子（V0）を結合する第２サブ回路（S2）と
を具えており、前記第２サブ回路（S2）と前記出力端子
（V0）との間に付加トランジスタ（Ｔ）の電流通路が接
続され、該付加トランジスタ（Ｔ）の制御電極が前記第
１給電ライン（VL1）にのみ結合される集積論理回路に
おいて、前記制御電極が抵抗素子（R3）を介して前記第
１給電ライン（VL1）に結合されるようにしたことを特
徴とする集積論理回路。 - 【請求項２】前記抵抗用素子（R3）を他のトランジスタ
（TR）の電流通路で構成し、該他のトランジスタ（TR）
の制御電圧を前記第１給電ライン（VL1）の電圧と前記
第２給電ライン（VL2）の電圧との差にほぼ等しくし、
前記他のトランジスタ（TR）をバイポーラタイプ又は電
界効果タイプのものとする場合に、前記制御電圧をそれ
ぞれベース−エミック電圧又はゲート−ソース電圧とす
ることを特徴とする請求項１に記載の集積論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702781A NL8702781A (nl) | 1987-11-20 | 1987-11-20 | Geintegreerde logische schakeling met "hot-carrier-stress"-reduktie en instabiliteiten-demping. |
| NL8702781 | 1987-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162013A JPH01162013A (ja) | 1989-06-26 |
| JP2685251B2 true JP2685251B2 (ja) | 1997-12-03 |
Family
ID=19850947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288997A Expired - Fee Related JP2685251B2 (ja) | 1987-11-20 | 1988-11-17 | 集積論理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4952822A (ja) |
| EP (1) | EP0322000B1 (ja) |
| JP (1) | JP2685251B2 (ja) |
| KR (1) | KR960009401B1 (ja) |
| DE (1) | DE3889210T2 (ja) |
| NL (1) | NL8702781A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3813802A1 (de) * | 1988-04-23 | 1989-11-09 | Glyco Metall Werke | Schichtwerkstoff oder schichtwerkstueck mit einer auf einer traegerschicht angebrachten funktionsschicht, insbesondere gleitschicht mit der struktur einer festen, aber schmelzbaren dispersion |
| US5049764A (en) * | 1990-01-25 | 1991-09-17 | North American Philips Corporation, Signetics Div. | Active bypass for inhibiting high-frequency supply voltage variations in integrated circuits |
| US5428837A (en) * | 1993-01-13 | 1995-06-27 | Anadigics, Inc. | Method and apparatus for reducing local oscillator leakage in integrated circuit receivers |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160440A (en) * | 1974-11-22 | 1976-05-26 | Hitachi Ltd | Kotaiatsuyo mis fet suitsuchingukairo |
| US4209713A (en) * | 1975-07-18 | 1980-06-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| WO1986003632A1 (en) * | 1984-12-10 | 1986-06-19 | American Telephone & Telegraph Company | High reliability complementary logic |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| US4710726A (en) * | 1986-02-27 | 1987-12-01 | Columbia University In The City Of New York | Semiconductive MOS resistance network |
| JPS62230220A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 相補性絶縁ゲ−ト型論理回路 |
| US4677312A (en) * | 1986-04-25 | 1987-06-30 | International Business Machines Corporation | High voltage swing open collector driver |
| US4771189A (en) * | 1986-05-02 | 1988-09-13 | Ford Microelectronics, Inc. | FET gate current limiter circuit |
| US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
-
1987
- 1987-11-20 NL NL8702781A patent/NL8702781A/nl not_active Application Discontinuation
-
1988
- 1988-11-10 US US07/270,155 patent/US4952822A/en not_active Expired - Lifetime
- 1988-11-15 DE DE3889210T patent/DE3889210T2/de not_active Expired - Fee Related
- 1988-11-15 EP EP88202544A patent/EP0322000B1/en not_active Expired - Lifetime
- 1988-11-17 KR KR1019880015104A patent/KR960009401B1/ko not_active IP Right Cessation
- 1988-11-17 JP JP63288997A patent/JP2685251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0322000B1 (en) | 1994-04-20 |
| US4952822A (en) | 1990-08-28 |
| JPH01162013A (ja) | 1989-06-26 |
| DE3889210T2 (de) | 1994-10-20 |
| KR890009093A (ko) | 1989-07-15 |
| KR960009401B1 (ko) | 1996-07-18 |
| EP0322000A1 (en) | 1989-06-28 |
| DE3889210D1 (de) | 1994-05-26 |
| NL8702781A (nl) | 1989-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996301B2 (ja) | 負荷及び時間適応電流供給ドライブ回路 | |
| EP0261528B1 (en) | A logic circuit | |
| US4930036A (en) | Electrostatic discharge protection circuit for an integrated circuit | |
| JP3026346B2 (ja) | プッシュプル出力回路 | |
| US5793589A (en) | Circuit arrangement for current limiting | |
| JP2977223B2 (ja) | 対雑音回路 | |
| JPH0282714A (ja) | 低雑音出力バツフア回路 | |
| EP1596496A1 (en) | Control circuit for an insulated gate bipolar transistor (IGBT) | |
| US4920287A (en) | Output buffer having reduced electric field degradation | |
| JP3414859B2 (ja) | 半導体デバイスの過電流時のターンオフ回路装置 | |
| JPH027536B2 (ja) | ||
| JP2685251B2 (ja) | 集積論理回路 | |
| US4572970A (en) | Miller capacitance effect eliminator for use with a push-pull amplifier output stage | |
| KR0132780B1 (ko) | 집적 논리 회로 | |
| US4406956A (en) | FET Circuit for converting TTL to FET logic levels | |
| CN114400993A (zh) | 一种具有双向过压保护的模拟开关电路 | |
| US5896058A (en) | High speed totem pole FET driver circuit with differential cross conduction prevention | |
| JP2002368593A (ja) | 半導体回路 | |
| Knöll | High-current transistor choppers | |
| US20220415875A1 (en) | Esd protection circuit | |
| JP2822931B2 (ja) | 出力回路 | |
| JPH021614A (ja) | 負の内部接地電圧グリッチを補償する方法と回路 | |
| US5329088A (en) | Electrical discharge power supply circuit | |
| JPS61234120A (ja) | パルス発生回路 | |
| KR900001812B1 (ko) | 단락방지 버퍼회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |