JPH01162013A - 集積論理回路 - Google Patents
集積論理回路Info
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- JPH01162013A JPH01162013A JP63288997A JP28899788A JPH01162013A JP H01162013 A JPH01162013 A JP H01162013A JP 63288997 A JP63288997 A JP 63288997A JP 28899788 A JP28899788 A JP 28899788A JP H01162013 A JPH01162013 A JP H01162013A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は第１給電ラインと回路の出力端子との間に接続
される第１サブ回路及び前記出力端子と第２給電ライン
との間に接続される第２サブ回路を具え、一方のサブ回
路の部品に悪影響を及ぼす高電界を制限するために少な
くとも前記一方のサブ回路と前記出力端子との間に付加
トランジスタの電流通路を接続し、該付加トランジスタ
の制御電極を他方のサブ回路が接続される給電ラインに
のみ結合させた集積論理回路に関するものである。
される第１サブ回路及び前記出力端子と第２給電ライン
との間に接続される第２サブ回路を具え、一方のサブ回
路の部品に悪影響を及ぼす高電界を制限するために少な
くとも前記一方のサブ回路と前記出力端子との間に付加
トランジスタの電流通路を接続し、該付加トランジスタ
の制御電極を他方のサブ回路が接続される給電ラインに
のみ結合させた集積論理回路に関するものである。
斯種の論理回路はオランダ国特許出願第８４００５２３
号から既知である。
号から既知である。
集積回路におけるトランジスタや、他の構成部品の寸法
が次第に小さくなるにつれて、供給電圧の全差電圧が存
在する間の距離も次第に短くなり、電界強度を高くして
いる。斯種の高強度の電界は特に、全供給電圧が単一の
トランジスタ間に生じがちな論理回路に発生し、斯様な
高強度の電界は、例えば電界効果トランジスタに所謂ホ
ット−キャリヤ抑圧兼ホット−キャリヤ劣化効果を生ぜ
しめる。これらの電界によって加速された高エネルギー
の自由電荷キャリヤは基板の結晶格子と衝突して他の電
荷キャリヤを放出し、実質上意図しない電流を発生させ
る。上述したような衝突により基板と酸化物層との間の
界面に散乱させられる電荷キャリヤは、これらの電荷キ
ャリヤのエネルギーが十分に高い場合に斯かる界面を通
過するため、電荷キャリヤはこの酸化物層により捕らえ
られ、これらのキャリヤは酸化物層の負荷を増大せしめ
る。従って、−トランジスタのスイッチング特性が変化
する。トランジスタにおける高強度の電界は非導通ｐｎ
接合に電子なだれ降服も起し得る。トランジスタの寸法
が小さくなると、斯様な現象が生ずるｐｎ接合間の電圧
が低くなる。上述したような効果をなくすために、従来
の論理回路では付加トランジスタの電流通路を論理回路
の出力端子と一方の給電ラインとの間に設け、この付加
トランジスタの制御電極を他方の給電ラインに接続して
いる。この場合には保護されるサブ回路の両端間に発生
する最大電圧が付加トランジスタのしきい値電圧分だけ
低下する。しかし、集積回路の部品寸法の縮小化によっ
て他の種類の問題が生ずる。
が次第に小さくなるにつれて、供給電圧の全差電圧が存
在する間の距離も次第に短くなり、電界強度を高くして
いる。斯種の高強度の電界は特に、全供給電圧が単一の
トランジスタ間に生じがちな論理回路に発生し、斯様な
高強度の電界は、例えば電界効果トランジスタに所謂ホ
ット−キャリヤ抑圧兼ホット−キャリヤ劣化効果を生ぜ
しめる。これらの電界によって加速された高エネルギー
の自由電荷キャリヤは基板の結晶格子と衝突して他の電
荷キャリヤを放出し、実質上意図しない電流を発生させ
る。上述したような衝突により基板と酸化物層との間の
界面に散乱させられる電荷キャリヤは、これらの電荷キ
ャリヤのエネルギーが十分に高い場合に斯かる界面を通
過するため、電荷キャリヤはこの酸化物層により捕らえ
られ、これらのキャリヤは酸化物層の負荷を増大せしめ
る。従って、−トランジスタのスイッチング特性が変化
する。トランジスタにおける高強度の電界は非導通ｐｎ
接合に電子なだれ降服も起し得る。トランジスタの寸法
が小さくなると、斯様な現象が生ずるｐｎ接合間の電圧
が低くなる。上述したような効果をなくすために、従来
の論理回路では付加トランジスタの電流通路を論理回路
の出力端子と一方の給電ラインとの間に設け、この付加
トランジスタの制御電極を他方の給電ラインに接続して
いる。この場合には保護されるサブ回路の両端間に発生
する最大電圧が付加トランジスタのしきい値電圧分だけ
低下する。しかし、集積回路の部品寸法の縮小化によっ
て他の種類の問題が生ずる。
論理回路の状態が変化する際に生ずるスイッチング電流
は各給電ラインに誘導電圧を発生させる。
は各給電ラインに誘導電圧を発生させる。
その理由は、これらの給電ラインは十分なインダクタン
スを呈するからである。一方の給電ラインに現われるパ
ルス状の誘導電圧パルスは容量性結合部により他方の給
電ラインに転送される。従来の論理回路における付加ト
ランジスタの制御電極はこのような電圧パルスも受信す
る。充電又は放電電流によって発生される電圧は、例え
ば一方の給電ラインの一部と、容量性結合部と、他方の
給電ラインの一部と、付加トランジスタの制御電極とを
具えている（充電又は放電電流に影響を及ぼす）正帰還
を生ぜしめる回路ループを経て循環するようになる。従
って、論理回路の出力電圧は成る遅延時間後にしか安定
値にならず、又ピーク電流を次第に大きくする不安定性
が生じたりする。
スを呈するからである。一方の給電ラインに現われるパ
ルス状の誘導電圧パルスは容量性結合部により他方の給
電ラインに転送される。従来の論理回路における付加ト
ランジスタの制御電極はこのような電圧パルスも受信す
る。充電又は放電電流によって発生される電圧は、例え
ば一方の給電ラインの一部と、容量性結合部と、他方の
給電ラインの一部と、付加トランジスタの制御電極とを
具えている（充電又は放電電流に影響を及ぼす）正帰還
を生ぜしめる回路ループを経て循環するようになる。従
って、論理回路の出力電圧は成る遅延時間後にしか安定
値にならず、又ピーク電流を次第に大きくする不安定性
が生じたりする。
最悪の場合には、斯様な不安定性（発振）が回路を破損
したりする。
したりする。
本発明の目的は付加トランジスタの存在により生ずる上
述したような不安定性を低減させるべく適切に接続配置
した集積論理回路を提供することにある。
述したような不安定性を低減させるべく適切に接続配置
した集積論理回路を提供することにある。
本発明は、第１給電ラインと回路の出力端子との間に接
続される第１サブ回路及び前記出力端子と第２給電ライ
ンとの間に接続される第２サブ回路を具え、一方のサブ
回路の部品に悪影響を及ぼす高電界を制限するために少
なくとも前記一方のサブ回路と前記出力端子との間に付
加トランジスタの電流通路を接続し、該付加トランジス
タの制御電極を他方のサブ回路が接続される給電ライン
にのみ結合させた集積論理回路において、前記制御電極
を抵抗用素子を介して関連する給電ラインに結合させた
ことを特徴とする。正帰還ループに設ける抵抗用素子は
前記不安定性を弱める制動効果を呈する。
続される第１サブ回路及び前記出力端子と第２給電ライ
ンとの間に接続される第２サブ回路を具え、一方のサブ
回路の部品に悪影響を及ぼす高電界を制限するために少
なくとも前記一方のサブ回路と前記出力端子との間に付
加トランジスタの電流通路を接続し、該付加トランジス
タの制御電極を他方のサブ回路が接続される給電ライン
にのみ結合させた集積論理回路において、前記制御電極
を抵抗用素子を介して関連する給電ラインに結合させた
ことを特徴とする。正帰還ループに設ける抵抗用素子は
前記不安定性を弱める制動効果を呈する。
本発明の好適例では、前記抵抗用素子を他のトランジス
タの電流通路で構成し、該他のトランジスタの制御電圧
を前記各給電ラインにおける電圧差にほぼ等しくし、前
記他のトランジスタをバイポーラタイプ又は電界効果タ
イプのものとする場合、制御電圧をそれぞれベース−エ
ミック電圧又はゲート−ソース電圧とする。このように
することにより抵抗用素子の構成がコンパクトになる。
タの電流通路で構成し、該他のトランジスタの制御電圧
を前記各給電ラインにおける電圧差にほぼ等しくし、前
記他のトランジスタをバイポーラタイプ又は電界効果タ
イプのものとする場合、制御電圧をそれぞれベース−エ
ミック電圧又はゲート−ソース電圧とする。このように
することにより抵抗用素子の構成がコンパクトになる。
付加トランジスタの制御電圧は殆ど変化しないため、前
記他のトランジスタはオーム抵抗として作用する。
記他のトランジスタはオーム抵抗として作用する。
以下図面につき本発明を説明する。
第１図は従来の論理回路の一例を示す回路図であり、給
電ラインＶ Ｌ ＋とＶＬ、との間に接続される論理回
路は、給電ラインＶ Ｌ ＋ と論理回路の出力端子ｖ
０との間に接続される第１サブ回路Ｓ１と、前記出力端
子ｖ０と給電ラインＶＬ、との間に接続される第２サブ
回路Ｓ２とを具えており、これらの第１及び第２サブ回
路はそれぞれ入力端子Ｖ ｔ Ｉ及びＶｔＺを有してい
る。出力端■。には抵抗Ｒ３及びＲ２とコンデンサＣ１
とにより具体化される負荷を接続する。出力端子■ｏと
サブ回路Ｓ２との間には付加トランジスタＴを接続し、
このトランジスタの制御電極を給電ラインＶＬ、に接続
して、出力端子■。に現われる電圧の論理値レベルが高
いレベルとなる際にトランジスタＴによりサブ回路Ｓ２
を保護する。この場合に、サブ回路Ｓｔ間に生ずる電圧
は供給電圧ＶＩＩＤ ｖｓｓからトランジスタＴのし
きい値電圧を差し引いた電圧値に高々等しくなる。定常
状態にて電流がサブ回路Ｓ２によって消費される場合に
は、サブ回路８２間の最大電圧はさらに低くなる。出力
端子Ｖ０に現われる電圧をサブ回路Ｓ２の両端間にて放
電させると、給電ラインＶＬ、がインダクタンスＬ２を
有しているため、この給電ラインＶＬ、に電圧パルスが
現われる。給電ラインＶＬ、及びＶＬ。
電ラインＶ Ｌ ＋とＶＬ、との間に接続される論理回
路は、給電ラインＶ Ｌ ＋ と論理回路の出力端子ｖ
０との間に接続される第１サブ回路Ｓ１と、前記出力端
子ｖ０と給電ラインＶＬ、との間に接続される第２サブ
回路Ｓ２とを具えており、これらの第１及び第２サブ回
路はそれぞれ入力端子Ｖ ｔ Ｉ及びＶｔＺを有してい
る。出力端■。には抵抗Ｒ３及びＲ２とコンデンサＣ１
とにより具体化される負荷を接続する。出力端子■ｏと
サブ回路Ｓ２との間には付加トランジスタＴを接続し、
このトランジスタの制御電極を給電ラインＶＬ、に接続
して、出力端子■。に現われる電圧の論理値レベルが高
いレベルとなる際にトランジスタＴによりサブ回路Ｓ２
を保護する。この場合に、サブ回路Ｓｔ間に生ずる電圧
は供給電圧ＶＩＩＤ ｖｓｓからトランジスタＴのし
きい値電圧を差し引いた電圧値に高々等しくなる。定常
状態にて電流がサブ回路Ｓ２によって消費される場合に
は、サブ回路８２間の最大電圧はさらに低くなる。出力
端子Ｖ０に現われる電圧をサブ回路Ｓ２の両端間にて放
電させると、給電ラインＶＬ、がインダクタンスＬ２を
有しているため、この給電ラインＶＬ、に電圧パルスが
現われる。給電ラインＶＬ、及びＶＬ。
は寄生キャパシタンスＣＯ（チップキャパシタンスとも
称される）によって容量的に結合される。
称される）によって容量的に結合される。
前記給電ラインＶＬ、に現われる電圧パルスは斯かるチ
ップキャパシタンスＣ０を経て給電ラインＶＬ、に達し
、従ってトランジスタＴの制御電極に達するため、この
トランジスタＴはさらに多くの電流を引き込む。サブ回
路Ｓ２を経る斯かる増加電流がつぎの電圧パルスを発生
し、このパルスが上述したと同じループを経て循環する
。
ップキャパシタンスＣ０を経て給電ラインＶＬ、に達し
、従ってトランジスタＴの制御電極に達するため、この
トランジスタＴはさらに多くの電流を引き込む。サブ回
路Ｓ２を経る斯かる増加電流がつぎの電圧パルスを発生
し、このパルスが上述したと同じループを経て循環する
。
第２図は本発明による集積論理回路の一例を示す回路図
であり、ここに第１図の回路に対応する回路部品には同
一の参照符号を付して示しである。
であり、ここに第１図の回路に対応する回路部品には同
一の参照符号を付して示しである。
本例では付加トランジスタＴの制御電極と給電ラインＶ
Ｌ、との間の接続ラインに抵抗Ｒ３を設ける。この抵抗
Ｒ８は電圧パルスが上述したように循環する正帰還ルー
プにおける不安定圧を弱める制動効果を有している。
Ｌ、との間の接続ラインに抵抗Ｒ３を設ける。この抵抗
Ｒ８は電圧パルスが上述したように循環する正帰還ルー
プにおける不安定圧を弱める制動効果を有している。
第３図は本発明による論理回路の第２例を示す回路図で
あり、前回と同様にこの第３図でも第１図の回路に対応
する回路部品には同一の参照符号を付して示しである。
あり、前回と同様にこの第３図でも第１図の回路に対応
する回路部品には同一の参照符号を付して示しである。
この第３図の例では抵抗用素子をトランジスタＴＲとし
、これを給電ラインＶＬ、とトランジスタＴの制御電極
との間に接続する。トランジスタＴＲは、その制御電圧
が給電ラインＶＬ、とＶＬ、との電圧差に等しくなるよ
うなものを選定する。給電電圧は双方の給電ラインに同
じパルスが発生する場合には何等変化しない。この場合
に一次近偵式では、トランジスタＴＲを経て流れる電流
が給電ラインＶＬ、に現われる電圧パルスの大きさに比
例して変化する。従って、トランジスタＴＲはオーム抵
抗として作用する。
、これを給電ラインＶＬ、とトランジスタＴの制御電極
との間に接続する。トランジスタＴＲは、その制御電圧
が給電ラインＶＬ、とＶＬ、との電圧差に等しくなるよ
うなものを選定する。給電電圧は双方の給電ラインに同
じパルスが発生する場合には何等変化しない。この場合
に一次近偵式では、トランジスタＴＲを経て流れる電流
が給電ラインＶＬ、に現われる電圧パルスの大きさに比
例して変化する。従って、トランジスタＴＲはオーム抵
抗として作用する。
図示のトランジスタを電界効果形のものとしたが、本発
明は斯種のトランジスタに限定されるものではなく、又
付加トランジスタは必ずしも図示の位置でのみの使用に
制限されるものでもない。
明は斯種のトランジスタに限定されるものではなく、又
付加トランジスタは必ずしも図示の位置でのみの使用に
制限されるものでもない。
第１図は従来の集積論理回路の一例を示す回路図；
第２図は本発明による集積論理回路の第−例を示す回路
図； 第３図は同じく本発明による集積論理回路の第二例を示
す回路図である。 ＶＬ、・・・第１給電ライン ＶＬｚ・・・第２給電ライン ｖｏ・・・出力端子 Ｓｌ・・・第１サブ回路 Ｓ２・・・第２サブ回路 Ｖ ｉ ｌ ＋ Ｖ ｉ ２・・・サブ回路の入力端
子Ｒ１，Ｒｚ・・・抵抗 Ｒ３・・・抵抗素子 Ｃ９・・・コンデンサ Ｔ・・・付加トランジスタ ＴＲ・・・抵抗用トランジスタ Ｌ、、Ｌ、・・・インダクタンス Ｃ０・・・チップキャパシタンス
図； 第３図は同じく本発明による集積論理回路の第二例を示
す回路図である。 ＶＬ、・・・第１給電ライン ＶＬｚ・・・第２給電ライン ｖｏ・・・出力端子 Ｓｌ・・・第１サブ回路 Ｓ２・・・第２サブ回路 Ｖ ｉ ｌ ＋ Ｖ ｉ ２・・・サブ回路の入力端
子Ｒ１，Ｒｚ・・・抵抗 Ｒ３・・・抵抗素子 Ｃ９・・・コンデンサ Ｔ・・・付加トランジスタ ＴＲ・・・抵抗用トランジスタ Ｌ、、Ｌ、・・・インダクタンス Ｃ０・・・チップキャパシタンス
Claims (1)
- 【特許請求の範囲】 １、第１給電ラインと回路の出力端子との間に接続され
る第１サブ回路及び前記出力端子と第２給電ラインとの
間に接続される第２サブ回路を具え、一方のサブ回路の
部品に悪影響を及ぼす高電界を制限するために少なくと
も前記一方のサブ回路と前記出力端子との間に付加トラ
ンジスタの電流通路を接続し、該付加トランジスタの制
御電極を他方のサブ回路が接続される給電ラインにのみ
結合させた集積論理回路において、前記制御電極を抵抗
用素子を介して関連する給電ラインに結合させたことを
特徴とする集積論理回路。 ２、前記抵抗用素子を他のトランジスタの電流通路で構
成し、該他のトランジスタの制御電圧を前記各給電ライ
ンにおける電圧差にほぼ等しくし、前記他のトランジス
タをバイポーラタイプ又は電界効果タイプのものとする
場合、制御電圧をそれぞれベース−エミック電圧又はゲ
ート−ソース電圧としたことを特徴とする請求項１に記
載の集積論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702781 | 1987-11-20 | ||
| NL8702781A NL8702781A (nl) | 1987-11-20 | 1987-11-20 | Geintegreerde logische schakeling met "hot-carrier-stress"-reduktie en instabiliteiten-demping. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162013A true JPH01162013A (ja) | 1989-06-26 |
| JP2685251B2 JP2685251B2 (ja) | 1997-12-03 |
Family
ID=19850947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288997A Expired - Fee Related JP2685251B2 (ja) | 1987-11-20 | 1988-11-17 | 集積論理回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4952822A (ja) |
| EP (1) | EP0322000B1 (ja) |
| JP (1) | JP2685251B2 (ja) |
| KR (1) | KR960009401B1 (ja) |
| DE (1) | DE3889210T2 (ja) |
| NL (1) | NL8702781A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3813802A1 (de) * | 1988-04-23 | 1989-11-09 | Glyco Metall Werke | Schichtwerkstoff oder schichtwerkstueck mit einer auf einer traegerschicht angebrachten funktionsschicht, insbesondere gleitschicht mit der struktur einer festen, aber schmelzbaren dispersion |
| US5049764A (en) * | 1990-01-25 | 1991-09-17 | North American Philips Corporation, Signetics Div. | Active bypass for inhibiting high-frequency supply voltage variations in integrated circuits |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
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1987
- 1987-11-20 NL NL8702781A patent/NL8702781A/nl not_active Application Discontinuation
-
1988
- 1988-11-10 US US07/270,155 patent/US4952822A/en not_active Expired - Lifetime
- 1988-11-15 EP EP88202544A patent/EP0322000B1/en not_active Expired - Lifetime
- 1988-11-15 DE DE3889210T patent/DE3889210T2/de not_active Expired - Fee Related
- 1988-11-17 JP JP63288997A patent/JP2685251B2/ja not_active Expired - Fee Related
- 1988-11-17 KR KR1019880015104A patent/KR960009401B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| JPS5160440A (en) * | 1974-11-22 | 1976-05-26 | Hitachi Ltd | Kotaiatsuyo mis fet suitsuchingukairo |
| JPS62257217A (ja) * | 1986-04-25 | 1987-11-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ドライバ回路を有する集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0322000B1 (en) | 1994-04-20 |
| US4952822A (en) | 1990-08-28 |
| JP2685251B2 (ja) | 1997-12-03 |
| NL8702781A (nl) | 1989-06-16 |
| KR960009401B1 (ko) | 1996-07-18 |
| DE3889210T2 (de) | 1994-10-20 |
| KR890009093A (ko) | 1989-07-15 |
| EP0322000A1 (en) | 1989-06-28 |
| DE3889210D1 (de) | 1994-05-26 |
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