JPS5837954A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5837954A JPS5837954A JP56136382A JP13638281A JPS5837954A JP S5837954 A JPS5837954 A JP S5837954A JP 56136382 A JP56136382 A JP 56136382A JP 13638281 A JP13638281 A JP 13638281A JP S5837954 A JPS5837954 A JP S5837954A
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- wiring
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- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 235000005505 Ziziphus oenoplia Nutrition 0.000 description 1
- 244000104547 Ziziphus oenoplia Species 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライス方式の半導体集積回路装置に
関する。
関する。
マスタースライス方式の半導体集積回路は、複数の能動
素子からなる基本セルを規則的に配列形成した基板（い
わゆるマスターチッりに対して、配線のみを施すことで
種々の論理機能を実現するもので、基本セル構造につい
ては従来よりいくつか提案されている。しかし、従来の
基本セルは２次元的構造であるため、これらのセルを用
いて集積回路を構成した場合−１集積度が向１しないと
いう問題が残されていた。
素子からなる基本セルを規則的に配列形成した基板（い
わゆるマスターチッりに対して、配線のみを施すことで
種々の論理機能を実現するもので、基本セル構造につい
ては従来よりいくつか提案されている。しかし、従来の
基本セルは２次元的構造であるため、これらのセルを用
いて集積回路を構成した場合−１集積度が向１しないと
いう問題が残されていた。
本発明は占有面積が非常に小さく、シかも配線の自由度
が大きい基本セル構造を用いて種々の論理機能を実現で
きるマスタースライス方式の半導体集積回路装置を提供
するものである。
が大きい基本セル構造を用いて種々の論理機能を実現で
きるマスタースライス方式の半導体集積回路装置を提供
するものである。
半導体基板Ｊ１１．ｌ：ｌ−、通常の工程でＰチャネル
Ｍ０８トランジスタを形成し、そのダート電極の１に半
導体膜を積ねてゲート電極を共有したｎチャネルＭＯ８
）ランゾスタを形成して、３次元的に０ＭＯ８構造を形
成できることは既に知うレテイ！ （ＩＩＩ！ｉＢ Ｅ
ＩＪＣＴＲＯＮ ＤｉａＶＩＣＲＬＨ’ｆ’ＴｌＲ８、
ＶＯＬ、 ｇＤＬ−１，Ｎ００６ 、 ＪＵＮｌａ 。
Ｍ０８トランジスタを形成し、そのダート電極の１に半
導体膜を積ねてゲート電極を共有したｎチャネルＭＯ８
）ランゾスタを形成して、３次元的に０ＭＯ８構造を形
成できることは既に知うレテイ！ （ＩＩＩ！ｉＢ Ｅ
ＩＪＣＴＲＯＮ ＤｉａＶＩＣＲＬＨ’ｆ’ＴｌＲ８、
ＶＯＬ、 ｇＤＬ−１，Ｎ００６ 、 ＪＵＮｌａ 。
１９８０）。また、これと全く同様Ｃ二してｎチャネル
トランジスタのｆ−）の上にＰチャネルトランジスタを
形成することもできる。
トランジスタのｆ−）の上にＰチャネルトランジスタを
形成することもできる。
本発明においては、この０ＭＯ８構造を利用し、かつ０
Ｍ０８回路の特徴を生かして、占有面積が小さく、シか
も配線の自由度を大きくした基本セル構造を用いる。即
ち、本発明における基本セルは、半導体基板に拡散形成
されたソースおよびドレインを有し隣接するもの同志で
ソースまたはドレインを共有して複数個直列接続された
第１導電チャネルＭ０８トランジスタと、これら各ＭＯ
８）ランジスタのｆ−）電極１に積うンジスタとから構
成され、かつ各ｒ−）電極１はチャネル方向と直交する
方向に延在させて、配線とのコンタクト部を設けたこと
を特徴としている。
Ｍ０８回路の特徴を生かして、占有面積が小さく、シか
も配線の自由度を大きくした基本セル構造を用いる。即
ち、本発明における基本セルは、半導体基板に拡散形成
されたソースおよびドレインを有し隣接するもの同志で
ソースまたはドレインを共有して複数個直列接続された
第１導電チャネルＭ０８トランジスタと、これら各ＭＯ
８）ランジスタのｆ−）電極１に積うンジスタとから構
成され、かつ各ｒ−）電極１はチャネル方向と直交する
方向に延在させて、配線とのコンタクト部を設けたこと
を特徴としている。
第１１Ｍ （ａ） 、 （ｂ）に本発明の一実施例の基
本セルの模式的な平面図と断面図を示す。第２図はその
基本セルの等価回路である。即ち鳳’！１１ｖ９コｙ基
板１にダート酸化膜２（２１〜２．）を介して多結晶ｖ
９コンからなるダート電極３（Ｊ１〜Ｊ、）を形成し、
ソースおよびドレインとなるｐ＋拡散層４（４，〜４４
）を形成して、３個のＰチャネルＭＯ１Ｂ ）ランジ
スタＱｐｌ〜Ｑ ｐ ａを形成している。これらＰチャ
ネルＭＯ８ト５／ｙゾスクＱｐ１〜Ｑｐａは隣接するも
の同志でソースまたはドレイｙを共用して直列接続され
ている。そしてこれらのｒ−）電極３上にはそれぞれｆ
−）酸化膜Ｓ （Ｓｌ−５，）を介して半導体膜６（６
，〜６．）を積層し、それぞれにソース、ドレインとな
るｎ 拡散層１（１１〜Ｆ、）を形成して、３個のカチ
ャネルＭＯ８トランゾスタＱ！１１〜Ｑｎ、を形成して
いる。
本セルの模式的な平面図と断面図を示す。第２図はその
基本セルの等価回路である。即ち鳳’！１１ｖ９コｙ基
板１にダート酸化膜２（２１〜２．）を介して多結晶ｖ
９コンからなるダート電極３（Ｊ１〜Ｊ、）を形成し、
ソースおよびドレインとなるｐ＋拡散層４（４，〜４４
）を形成して、３個のＰチャネルＭＯ１Ｂ ）ランジ
スタＱｐｌ〜Ｑ ｐ ａを形成している。これらＰチャ
ネルＭＯ８ト５／ｙゾスクＱｐ１〜Ｑｐａは隣接するも
の同志でソースまたはドレイｙを共用して直列接続され
ている。そしてこれらのｒ−）電極３上にはそれぞれｆ
−）酸化膜Ｓ （Ｓｌ−５，）を介して半導体膜６（６
，〜６．）を積層し、それぞれにソース、ドレインとな
るｎ 拡散層１（１１〜Ｆ、）を形成して、３個のカチ
ャネルＭＯ８トランゾスタＱ！１１〜Ｑｎ、を形成して
いる。
半導体膜ｄは例えば非晶質シリコン若しくは多結晶Ｖリ
コｙまたはこれらをアニールして単結晶化したものであ
る。これら３個の烏チャネルＭ０８トランゾスタＱｆｉ
、〜Ｑ ｍ 畠は横方向には互いに独立し、上下方向に
はＰチャネルＭＯ＆トランジスタＱｐｓ〜Ｑｐ、とそれ
ぞれｒ−）電極１を共用して形成されている。？−）電
極１はチャネル方向と直交する方向にフィールド領域ま
で延在させて、配線とのコンタクト部Ｇ１１ ｅ Ｇ１
１ ＊ ＧＵ、Ｇ□、Ｇ□、Ｇ１．を設けている。８は
フィールド酸化膜である。
コｙまたはこれらをアニールして単結晶化したものであ
る。これら３個の烏チャネルＭ０８トランゾスタＱｆｉ
、〜Ｑ ｍ 畠は横方向には互いに独立し、上下方向に
はＰチャネルＭＯ＆トランジスタＱｐｓ〜Ｑｐ、とそれ
ぞれｒ−）電極１を共用して形成されている。？−）電
極１はチャネル方向と直交する方向にフィールド領域ま
で延在させて、配線とのコンタクト部Ｇ１１ ｅ Ｇ１
１ ＊ ＧＵ、Ｇ□、Ｇ□、Ｇ１．を設けている。８は
フィールド酸化膜である。
このような基本セルを多数規則的に配列形成してマスタ
ーチップを構成すれば、１層あるいは２層のムｊ配線を
施すのみで種々の論理機能を有するＣＭＯ８大規模集積
回路を実現できる。
ーチップを構成すれば、１層あるいは２層のムｊ配線を
施すのみで種々の論理機能を有するＣＭＯ８大規模集積
回路を実現できる。
第３図から第６図に、この基本セルを一つだけ用いた論
理回路の実施例を示す。これらの図で（Ｉ）がＡＡによ
る配線ノ臂ターン（太い実線で示す）で、Ｘ印はそのコ
ンタクトを表したものであり。
理回路の実施例を示す。これらの図で（Ｉ）がＡＡによ
る配線ノ臂ターン（太い実線で示す）で、Ｘ印はそのコ
ンタクトを表したものであり。
（ｂ）は等価回路である。これらの例では電油線ＶＤＤ
並び書：アース線ＧＮＤは拡散層を用いて、１層の人！
配線のみで回路を実現している。第３図、第４図はそれ
ぞれ３人力のＮＯＲ及びＮＡＮＤ回路であり、６個のト
ランジスタを無駄なく利用している。また第５図、第６
図はそれぞれ２人力ａＮｏＲとＮ０丁、２人力のＮムＮ
ＤとＮＯＴを実現しており、これも６個のトランジスタ
を有効に利用している。
並び書：アース線ＧＮＤは拡散層を用いて、１層の人！
配線のみで回路を実現している。第３図、第４図はそれ
ぞれ３人力のＮＯＲ及びＮＡＮＤ回路であり、６個のト
ランジスタを無駄なく利用している。また第５図、第６
図はそれぞれ２人力ａＮｏＲとＮ０丁、２人力のＮムＮ
ＤとＮＯＴを実現しており、これも６個のトランジスタ
を有効に利用している。
このように１本実施例の基本セル構造は、Ｐチャネル）
ランジスタはソースまたはドレインを共有して直列接続
され、ｎチャネルトランジスタは各Ｐチャネルトランジ
スタ上１：ｆ−）電極を共用して重ねられているから、
占有面積が非常に小さい、しかも共通ｒ−）電極はチャ
ネルＣ：直交する方向−延在させてコンタクト部を設け
ているから、配線の自由度が高い。従って、この基本セ
ルを用いて多くの論理機能を高い素子利用率をもって実
現で幹ることがわかる。
ランジスタはソースまたはドレインを共有して直列接続
され、ｎチャネルトランジスタは各Ｐチャネルトランジ
スタ上１：ｆ−）電極を共用して重ねられているから、
占有面積が非常に小さい、しかも共通ｒ−）電極はチャ
ネルＣ：直交する方向−延在させてコンタクト部を設け
ているから、配線の自由度が高い。従って、この基本セ
ルを用いて多くの論理機能を高い素子利用率をもって実
現で幹ることがわかる。
なお、２層のム！配線を利用すれば劇に配線の自由度は
増し、電源線などにＡノを用いることができる。また以
上では６個のトランジスタからなる基本セルを例にとり
説明してきたが４個ないしは８個以上の基本セルを同様
にして構成することができる。Ｆランジスタの数の異な
るセルを一定の規則で配列することも可能である。更に
、ｎチャネルＭＯ８とＰチャネルＭＯ８の上下関係を逆
にしてもよい。
増し、電源線などにＡノを用いることができる。また以
上では６個のトランジスタからなる基本セルを例にとり
説明してきたが４個ないしは８個以上の基本セルを同様
にして構成することができる。Ｆランジスタの数の異な
るセルを一定の規則で配列することも可能である。更に
、ｎチャネルＭＯ８とＰチャネルＭＯ８の上下関係を逆
にしてもよい。
以上から明らかなように、本発明によれば。
占有面積が小さく、配線の自由度が大きい基本セル構造
を用いて１種々の論理回路を容易に実現することができ
る。
を用いて１種々の論理回路を容易に実現することができ
る。
第１図（ａ） ｅ （ｂ）は本発明の一実施例の基本セ
ルを模式的に示す平面図と断面図、第２図はその等価回
路図、第３図（ａ） 、 Ｃｂ）はその基本セル１個を
用いた３人力ＮＯＲ回路の配線ノ譬ターンと等価回路図
、第４図（４）、（ｂ）は同じく３人力ＮＡＮＤ回路の
配線ノ譬ターンと等価回路図、第５図（ａ）。 （ｂ）は同じく２人力Ｎ０Ｉ１１回路およびＮ０７回路
の配線ノ々ターンと等価回路図、第６図（４）、（ｂ）
は同じく２人力ＮＡＮＤ回路およびＮ０７回路の配線・
９ターンと等価回路図である。 １・・・ｍｆｌｌｌシリコン基板、！、 〜ｆｆｉ、
・ｌ’−ト酸化膜、ｊ、〜３．・・・ｆｆ−）電極、４
．〜４４＋ ・・・ｐ拡散層（ソース、ドレイン）、５．〜５畠・・
・ｅ−）酸化膜、６１〜６．・・・半導体膜、７゜〜７
６…ｎ拡散層（ソース、ドレイン）、８・・・フィール
ド酸化膜、０１１〜Ｇ１１ｅＧｌｌ〜Ｇｍｓ・・・配線
とのコンクタト部、Ｑｐ、〜Ｑｐｉ・・・Ｐ？ヤ＊ルＭ
Ｏ８）うｙゾスタ、Ｑ ｎｓ Ｓ−Ｑ ｔｔｍ・・・ｎ
チャネルＭ０８トランジスタ。 出願入代１人 弁理士 鈴 江 武 彦くω０ ト くωＵ 一 ト ｚ 箇 耳 （ａ） ｍ＝」ト 第６ （ａ） 二寸＝ （ｂ） と ・図 （ｂ）
ルを模式的に示す平面図と断面図、第２図はその等価回
路図、第３図（ａ） 、 Ｃｂ）はその基本セル１個を
用いた３人力ＮＯＲ回路の配線ノ譬ターンと等価回路図
、第４図（４）、（ｂ）は同じく３人力ＮＡＮＤ回路の
配線ノ譬ターンと等価回路図、第５図（ａ）。 （ｂ）は同じく２人力Ｎ０Ｉ１１回路およびＮ０７回路
の配線ノ々ターンと等価回路図、第６図（４）、（ｂ）
は同じく２人力ＮＡＮＤ回路およびＮ０７回路の配線・
９ターンと等価回路図である。 １・・・ｍｆｌｌｌシリコン基板、！、 〜ｆｆｉ、
・ｌ’−ト酸化膜、ｊ、〜３．・・・ｆｆ−）電極、４
．〜４４＋ ・・・ｐ拡散層（ソース、ドレイン）、５．〜５畠・・
・ｅ−）酸化膜、６１〜６．・・・半導体膜、７゜〜７
６…ｎ拡散層（ソース、ドレイン）、８・・・フィール
ド酸化膜、０１１〜Ｇ１１ｅＧｌｌ〜Ｇｍｓ・・・配線
とのコンクタト部、Ｑｐ、〜Ｑｐｉ・・・Ｐ？ヤ＊ルＭ
Ｏ８）うｙゾスタ、Ｑ ｎｓ Ｓ−Ｑ ｔｔｍ・・・ｎ
チャネルＭ０８トランジスタ。 出願入代１人 弁理士 鈴 江 武 彦くω０ ト くωＵ 一 ト ｚ 箇 耳 （ａ） ｍ＝」ト 第６ （ａ） 二寸＝ （ｂ） と ・図 （ｂ）
Claims (1)
- 半導体基板に複数の素子からなる基本セルな配列形成し
ておき、配線パターンの設計により所望の論理機能を実
現するようにした半導体集積回路装置において、前記基
本セルは、半導体基板に拡散形成されたソースおよびド
レインを有し隣接するもの同志でソースまたはドレイン
を共有して複数個直列接続された第１導電チャネルＭ０
８トランジスタと、これら各ＭＯ８）ランジスタのダー
ト電極とに積層された半導体膜を用いてｆｆ−）電極を
上下で共有するように形成された第２導電チャネルＭ０
８トランジスタとから構成され、かつ前記各ｒ−）電極
はチャネル方向と直交する方向に延在させた配線とのコ
ンタクト部を有することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136382A JPS5837954A (ja) | 1981-08-31 | 1981-08-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136382A JPS5837954A (ja) | 1981-08-31 | 1981-08-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837954A true JPS5837954A (ja) | 1983-03-05 |
Family
ID=15173841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136382A Pending JPS5837954A (ja) | 1981-08-31 | 1981-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260419A (ja) * | 1985-09-10 | 1987-03-17 | 住友電気工業株式会社 | 架橋ポリエチレン絶縁電力ケ−ブルの接続部の形成方法 |
-
1981
- 1981-08-31 JP JP56136382A patent/JPS5837954A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260419A (ja) * | 1985-09-10 | 1987-03-17 | 住友電気工業株式会社 | 架橋ポリエチレン絶縁電力ケ−ブルの接続部の形成方法 |
| JPH0626448B2 (ja) * | 1985-09-10 | 1994-04-06 | 住友電気工業株式会社 | 架橋ポリエチレン絶縁電力ケ−ブルの接続部の形成方法 |
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