JPS5836051A - パルス出力回路 - Google Patents
パルス出力回路Info
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- JPS5836051A JPS5836051A JP13452181A JP13452181A JPS5836051A JP S5836051 A JPS5836051 A JP S5836051A JP 13452181 A JP13452181 A JP 13452181A JP 13452181 A JP13452181 A JP 13452181A JP S5836051 A JPS5836051 A JP S5836051A
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- transistor
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/207—Repeater circuits; Relay circuits using electromagnetic switches
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２個の２値ＲＺ （Ｒｅｔｕｒｎ ｔｏ Ｚ
ｅｒｏ ）入カバルス列金与えて３値のパルス列全出力
するパルス出力回路に係り、特に差動増幅器構成をとる
パルス出力回路のトランジスタコレクタ損失の節減に関
する。
ｅｒｏ ）入カバルス列金与えて３値のパルス列全出力
するパルス出力回路に係り、特に差動増幅器構成をとる
パルス出力回路のトランジスタコレクタ損失の節減に関
する。
この種のパルス出力回路には従来第４図に示すようＶＣ
２個のカレントスイッチＣ８ｔ ｒ Ｃ８２と１個のト
ランスＴ’（ｚ用いるものがある。一方のカレントスイ
ッチＣ８Ｉけｌ・ランジスタＴＲ，、ＴＲ２で構成され
、共通エミッタは抵抗Ｒ１で示す定電流源に接続される
。他方の力ＶントスイッチＣ８２はｌ・ランジスタＴＲ
ｓ ＋ ’ｌ” Ｒ４で構成され、共通エミッタは抵抗
Ｒ２で示す定電流源に接続される。カレントスイッチＣ
Ｓ １け出力信号の正側成分を決める２値入力信号Ａと
その反転信号玉で駆動され、また力ＶントスイッチＣ８
２け該出力信号の負側成分を決める２値入力信号Ｂとそ
の反転信号百で駆動される。
２個のカレントスイッチＣ８ｔ ｒ Ｃ８２と１個のト
ランスＴ’（ｚ用いるものがある。一方のカレントスイ
ッチＣ８Ｉけｌ・ランジスタＴＲ，、ＴＲ２で構成され
、共通エミッタは抵抗Ｒ１で示す定電流源に接続される
。他方の力ＶントスイッチＣ８２はｌ・ランジスタＴＲ
ｓ ＋ ’ｌ” Ｒ４で構成され、共通エミッタは抵抗
Ｒ２で示す定電流源に接続される。カレントスイッチＣ
Ｓ １け出力信号の正側成分を決める２値入力信号Ａと
その反転信号玉で駆動され、また力ＶントスイッチＣ８
２け該出力信号の負側成分を決める２値入力信号Ｂとそ
の反転信号百で駆動される。
第５図は波形図の一例である。入力信号Ａ、Ｂはいずれ
もデユーティ比が１００チでないパルス列で、信号Ａｉ
１、信号Ｂ ’（ｒ −１とすると両信号金星し合わせ
ると時間的に１．０．−１．０，１．０・・・・・・。
もデユーティ比が１００チでないパルス列で、信号Ａｉ
１、信号Ｂ ’（ｒ −１とすると両信号金星し合わせ
ると時間的に１．０．−１．０，１．０・・・・・・。
の変化金する信号となる。
トランスＴの１次巻線は例えば２次巻線の２倍の巻線数
を有すとし、その中点には電源Ｖｃｃが接続される。
を有すとし、その中点には電源Ｖｃｃが接続される。
そして、該中点からトランスＴの１次巻線の上半分に流
れる電流１１４はトランジスタＴＲＩ、ＴＲ４を流れる
電流ＩＩ ｔ Ｉ４の合成値である。また該中点から１
次巻線の下半分に流れる電流ｈ３はトランジスタＴＲ２
，ＴＲ，’ｉ流れる電流Ｉ２ ＋ Ｉ３の合成値である
。また電流Ｉ、は信号ＡがＢＴ （／−イ）レベルのと
きに流れ、電流Ｉ４は信号１がＨレベルのときに流れる
。同様に電流Ｉ２ ｒ Ｉ３け信号Ａ、ＢがＨレベルの
ときに流れる。従って第５図の時間関係から明らかなよ
うに、１１＝ Ｉ２＝ １１０＝ ＩＩ ＋ Ｉｌ＝
Ｉ４＝ ｈｏ＝ １２としたとき電流１１４はｉｌ＋ｈ
＋１・２１．０の３値金とり、また電流Ｉ２３はｉ＋＋
ｈ＋ｉｉ＋ｏの３値をとる。電流１１４ ｒ ｘｚｓは
位相が１８０ 異なりそしてトランス１次巻線を逆方向
に流れるので、トランステ０２次巻線には（ｉ＋＋ｈ）
ｔＯ＋ （１ｔ＋ｉｇ）の３値の出力パルスが発生
し、これが負荷ｚＯに印加される。
れる電流１１４はトランジスタＴＲＩ、ＴＲ４を流れる
電流ＩＩ ｔ Ｉ４の合成値である。また該中点から１
次巻線の下半分に流れる電流ｈ３はトランジスタＴＲ２
，ＴＲ，’ｉ流れる電流Ｉ２ ＋ Ｉ３の合成値である
。また電流Ｉ、は信号ＡがＢＴ （／−イ）レベルのと
きに流れ、電流Ｉ４は信号１がＨレベルのときに流れる
。同様に電流Ｉ２ ｒ Ｉ３け信号Ａ、ＢがＨレベルの
ときに流れる。従って第５図の時間関係から明らかなよ
うに、１１＝ Ｉ２＝ １１０＝ ＩＩ ＋ Ｉｌ＝
Ｉ４＝ ｈｏ＝ １２としたとき電流１１４はｉｌ＋ｈ
＋１・２１．０の３値金とり、また電流Ｉ２３はｉ＋＋
ｈ＋ｉｉ＋ｏの３値をとる。電流１１４ ｒ ｘｚｓは
位相が１８０ 異なりそしてトランス１次巻線を逆方向
に流れるので、トランステ０２次巻線には（ｉ＋＋ｈ）
ｔＯ＋ （１ｔ＋ｉｇ）の３値の出力パルスが発生
し、これが負荷ｚＯに印加される。
ととろで、上記回路では信号Ａ、Ｂ’ｉ受けるトランジ
スタＴＲ，、ＴＲ４のオン期間が長く、そのコレクタ損
失が問題となる。第５図のＰｅ１〜Ｐｃ４はそれぞれト
ランジスタＴＲ，〜ＴＲ４のコレクタ損失全斜線部で示
したものである。この図から明らかなようにトランジス
タ” Ｒ２１Ｔ Ｒ４は回路構成上方Ｖントスイッチを
構成する相手方のトランジスタＴＲ１，ＴＲ３がオフの
期間は常にオンしてしまうので、消費電力が大となり、
発熱の原因となる。また、２個のカレントスイッチＣ８
ｌ＋Ｃ８２に作るので４個のトランジスタＴＲ，〜ＴＲ
４が必要であって回路構成が複雑化すると共に、入力信
号はＡ、Ｈの他にその反転信号τ、■も必要である欠点
がある。
スタＴＲ，、ＴＲ４のオン期間が長く、そのコレクタ損
失が問題となる。第５図のＰｅ１〜Ｐｃ４はそれぞれト
ランジスタＴＲ，〜ＴＲ４のコレクタ損失全斜線部で示
したものである。この図から明らかなようにトランジス
タ” Ｒ２１Ｔ Ｒ４は回路構成上方Ｖントスイッチを
構成する相手方のトランジスタＴＲ１，ＴＲ３がオフの
期間は常にオンしてしまうので、消費電力が大となり、
発熱の原因となる。また、２個のカレントスイッチＣ８
ｌ＋Ｃ８２に作るので４個のトランジスタＴＲ，〜ＴＲ
４が必要であって回路構成が複雑化すると共に、入力信
号はＡ、Ｈの他にその反転信号τ、■も必要である欠点
がある。
本発明はこれらの問題点全簡単な回路構成で全て解決し
ようとするもので、その特徴とするところけ第１１？よ
び第２のトランジスタと、これらのトランジスタのコレ
クタに１次巻線の両端を接続し且つ該１次巻線の中点に
電源を接続して２次巻線から３値の出力パルスを取出す
トランスと、該第１′ｊｌ？、［）：＠２のトランジス
タの各ベースに供給される２値のＲＺ人カパルスによっ
て、該第１゜第２のトランジスタのいずれかと電流切替
動作全行なう回路と全備えた点にある。以下、図示の実
施例を参照しながらこれ全詳細に説明する。
ようとするもので、その特徴とするところけ第１１？よ
び第２のトランジスタと、これらのトランジスタのコレ
クタに１次巻線の両端を接続し且つ該１次巻線の中点に
電源を接続して２次巻線から３値の出力パルスを取出す
トランスと、該第１′ｊｌ？、［）：＠２のトランジス
タの各ベースに供給される２値のＲＺ人カパルスによっ
て、該第１゜第２のトランジスタのいずれかと電流切替
動作全行なう回路と全備えた点にある。以下、図示の実
施例を参照しながらこれ全詳細に説明する。
第１図は本発明の一実施例を示す回路図で、Ｔは第４図
と同様のトランス、Ｃ０ＮＴは、ＡにＨ（ハイ）レベル
の信号がきた時には、第１のトランジスタＴＲ，とＢに
ＩＩ（ハイ）レベルの信号がきた時には、第２のトラン
ジスタＴＲ２とそれぞれ電流切替動作（カレントスイッ
チング）をする回路である。入力信号Ａ７５に第２図の
ようにＴ（（〕・イ）レベルであればトランジスタＴＲ
，がオンして、電源ＶｃからトランスＴの１次側の左半
分を通して抵抗Ｒ。
と同様のトランス、Ｃ０ＮＴは、ＡにＨ（ハイ）レベル
の信号がきた時には、第１のトランジスタＴＲ，とＢに
ＩＩ（ハイ）レベルの信号がきた時には、第２のトラン
ジスタＴＲ２とそれぞれ電流切替動作（カレントスイッ
チング）をする回路である。入力信号Ａ７５に第２図の
ようにＴ（（〕・イ）レベルであればトランジスタＴＲ
，がオンして、電源ＶｃからトランスＴの１次側の左半
分を通して抵抗Ｒ。
全含む定電流源に電流１１１が流れる。また入力信号Ｂ
がＴ（レベルであればトランジスタ’ｒｔｔｚがオンし
て電源ｖｃからトランスＴの１次側の右半分全通して該
電流Ｉｌｌが流れる。そして入力Ａ、Ｂが共にＬＬ／ベ
ルであればトランジスタＴＲ１，ＴＲ，は共にオンでき
ずに電流Ｉｌｌは流れない。もしくは同程度にオンして
トランス２次巻線から出力は生じない。しかしこれは理
想的なモデルを考えた場合で、実際には信号Ａ、ＨのＬ
Ｌ／ベルの微少差、トランジスタＴＲｓ ＋ Ｔ Ｒ２
のｖＢ、の差によって入力Ａ。
がＴ（レベルであればトランジスタ’ｒｔｔｚがオンし
て電源ｖｃからトランスＴの１次側の右半分全通して該
電流Ｉｌｌが流れる。そして入力Ａ、Ｂが共にＬＬ／ベ
ルであればトランジスタＴＲ１，ＴＲ，は共にオンでき
ずに電流Ｉｌｌは流れない。もしくは同程度にオンして
トランス２次巻線から出力は生じない。しかしこれは理
想的なモデルを考えた場合で、実際には信号Ａ、ＨのＬ
Ｌ／ベルの微少差、トランジスタＴＲｓ ＋ Ｔ Ｒ２
のｖＢ、の差によって入力Ａ。
Ｂが共にＬＬ／ベルでもトランジスタＴＲ１＋ Ｔ Ｒ
１はいずれか一方がオンになる。これではコレクタ損失
の節減ができないばかりか、３値出力の中間値が設定不
可能、つまりＡ、Ｂ共にＬで出力は０、全実現できない
。そこで本発明では回路Ｃ０ＮＴとＴＲ，かＴＲ２とゲ
カＶントスイッチングさせることにより、入力Ａ、Ｂが
共にＬＬ／ベルのときは該制御回路から抵抗Ｒ１で示す
定電流源に電流Ｉ２１ ｋ流してトランジスタＴ ＲＩ
＋ Ｔ Ｒ２ｋいずれもオフに保つ。
１はいずれか一方がオンになる。これではコレクタ損失
の節減ができないばかりか、３値出力の中間値が設定不
可能、つまりＡ、Ｂ共にＬで出力は０、全実現できない
。そこで本発明では回路Ｃ０ＮＴとＴＲ，かＴＲ２とゲ
カＶントスイッチングさせることにより、入力Ａ、Ｂが
共にＬＬ／ベルのときは該制御回路から抵抗Ｒ１で示す
定電流源に電流Ｉ２１ ｋ流してトランジスタＴ ＲＩ
＋ Ｔ Ｒ２ｋいずれもオフに保つ。
本例の回路Ｃ０ＮＴけ、コレクタを電源Ｖｅに抵抗Ｒ３
ヲ介して接続しまたエミッタヲ、トランジスタＴＲｓ
ｐ Ｔ Ｒ２により構成される共通エミッタ回路に接続
したトランジスタＴＲ３と、このトランジスタＴＲ３の
ペース電位Ｃｉ入力Ａ、ＢのＨＶレベルＬＶレベル中間
に設定する抵抗Ｒ４＋ Ｒ５によって構成される。従っ
て、入力ＡがＨであるときけ入力Ａのレベルが最も高い
のでトランジスタＴＲ，がオンし、同様に入力ＢがＨで
あるときはトランジスタＴＲ２がオンする。しかし、入
力Ａ、Ｂが共にＬであればＣ点電位が最も高いのでトラ
ンジスタＴＲ３がオンして電流Ｉ２１ ｋ抵抗Ｒ，に流
す。このときトランジスタＴＲ＋ ＋ Ｔ Ｒ２は共に
オフとなり、電流ＩｌｌがトランスＴの１次側に流れな
いことは明らかである。尚、電源Ｖｃは例えば」−５ｖ
であり、また抵抗Ｒ，の一端は例えば−５■の負電源Ｖ
Ｅに接続される。
ヲ介して接続しまたエミッタヲ、トランジスタＴＲｓ
ｐ Ｔ Ｒ２により構成される共通エミッタ回路に接続
したトランジスタＴＲ３と、このトランジスタＴＲ３の
ペース電位Ｃｉ入力Ａ、ＢのＨＶレベルＬＶレベル中間
に設定する抵抗Ｒ４＋ Ｒ５によって構成される。従っ
て、入力ＡがＨであるときけ入力Ａのレベルが最も高い
のでトランジスタＴＲ，がオンし、同様に入力ＢがＨで
あるときはトランジスタＴＲ２がオンする。しかし、入
力Ａ、Ｂが共にＬであればＣ点電位が最も高いのでトラ
ンジスタＴＲ３がオンして電流Ｉ２１ ｋ抵抗Ｒ，に流
す。このときトランジスタＴＲ＋ ＋ Ｔ Ｒ２は共に
オフとなり、電流ＩｌｌがトランスＴの１次側に流れな
いことは明らかである。尚、電源Ｖｃは例えば」−５ｖ
であり、また抵抗Ｒ，の一端は例えば−５■の負電源Ｖ
Ｅに接続される。
上記回路構成であれば、第２図に示すように電流ｒｔｔ
は入力ＡｉたけＢがＴＩである期間（これは出力の正お
よび負の期間に対応する）１〜か流れない。そして、入
力Ａ、ＢがＩ、である期間には電流Ｉ２１の値は電流Ｉ
ｌｌとはソ等しいが、トランジスタＴＲ３のコレクタ側
抵抗Ｒ３の電圧降下でトランジスタＴＲ３のＶＣＥが減
少するのでトランジスタ１’ ｉｔ３のコレクタ損失Ｐ
ｅ３は少ない。出力発生に直接関与するトランジスタは
第１図ではＴＲ，とＴＲ，、第４図ではＴＲ，−ＴＲ４
であるからこれらのコレクタ損失を比較すれば前者は後
者の１／８程度に圧縮される。
は入力ＡｉたけＢがＴＩである期間（これは出力の正お
よび負の期間に対応する）１〜か流れない。そして、入
力Ａ、ＢがＩ、である期間には電流Ｉ２１の値は電流Ｉ
ｌｌとはソ等しいが、トランジスタＴＲ３のコレクタ側
抵抗Ｒ３の電圧降下でトランジスタＴＲ３のＶＣＥが減
少するのでトランジスタ１’ ｉｔ３のコレクタ損失Ｐ
ｅ３は少ない。出力発生に直接関与するトランジスタは
第１図ではＴＲ，とＴＲ，、第４図ではＴＲ，−ＴＲ４
であるからこれらのコレクタ損失を比較すれば前者は後
者の１／８程度に圧縮される。
第３図は制御回路ＣＯＮＴのトランジスタＴＲ３′ｆｆ
：ダイオードＤ３に代えた本発明の他の実施例である。
：ダイオードＤ３に代えた本発明の他の実施例である。
本例のようにダイオードＤｓ ｋ Ｔ Ｒ！とＴＲ２で
構成する回路に追加すると、トランジスタを用いるより
安価に構成できる点で有利である。
構成する回路に追加すると、トランジスタを用いるより
安価に構成できる点で有利である。
以上１７にべたよう釦本発明によれば、カレントスイッ
チとトランスを組合せて３値パルスを出力する回路のト
ランジスタコレクタ損失を抑えることができる。また、
入力Ａ Ｋ Ｈンベルがきた時はＴｒｉとＴｒ３とがカ
レントスイッチングをし、入力ＢにＩＩレベルがきた時
にはＴｒ２とＴｒ３とがカレントスイッチングをするた
め第３図尾示す従来回路同様、高速パルス伝送が可能な
ばかりか、素子数は減少し、さらに該入力の反転信号を
要しない等構成が簡単になる利点もある。
チとトランスを組合せて３値パルスを出力する回路のト
ランジスタコレクタ損失を抑えることができる。また、
入力Ａ Ｋ Ｈンベルがきた時はＴｒｉとＴｒ３とがカ
レントスイッチングをし、入力ＢにＩＩレベルがきた時
にはＴｒ２とＴｒ３とがカレントスイッチングをするた
め第３図尾示す従来回路同様、高速パルス伝送が可能な
ばかりか、素子数は減少し、さらに該入力の反転信号を
要しない等構成が簡単になる利点もある。
第１図および第２図は本発明の一実施例を示す回路図お
よびタイムチャート、第３図は本発明の他の実施例を示
す回路図、第４図および第５図は従来のパルス出力回路
の一例を示す回路図およびタイムチャートである。 図中、Ｃ８は力Ｖントスイッチ、Ｔ Ｒ＋ ｒ Ｔ Ｒ
２は第１および第２のトランジスタ、Ｔはトランス、Ｃ
０ＮＴは第１．第２のトランジスタをオフにする回路で
ある。 出願人 富士通株式会社
よびタイムチャート、第３図は本発明の他の実施例を示
す回路図、第４図および第５図は従来のパルス出力回路
の一例を示す回路図およびタイムチャートである。 図中、Ｃ８は力Ｖントスイッチ、Ｔ Ｒ＋ ｒ Ｔ Ｒ
２は第１および第２のトランジスタ、Ｔはトランス、Ｃ
０ＮＴは第１．第２のトランジスタをオフにする回路で
ある。 出願人 富士通株式会社
Claims (1)
- 第１および第２のトランジスタと、これらのトランジス
タのコレクタに１次巻線の両端を接続し且つ該１次巻線
の中点に電源を接続して２次巻線から３値の出力パルス
を取出すトランスと、該第１および第２のトランジスタ
の各ペースに供給される２値のＲＺ人カパルスによって
、該第１．第２のトランジスタのいずれかと電流切替動
作を行なう回路とを備えたことを特徴とするパルス出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13452181A JPS5836051A (ja) | 1981-08-27 | 1981-08-27 | パルス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13452181A JPS5836051A (ja) | 1981-08-27 | 1981-08-27 | パルス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5836051A true JPS5836051A (ja) | 1983-03-02 |
Family
ID=15130264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13452181A Pending JPS5836051A (ja) | 1981-08-27 | 1981-08-27 | パルス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836051A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1986004929A1 (en) | 1985-02-22 | 1986-08-28 | Kawasaki Steel Corporation | Process for producing unidirectional silicon steel plate with extraordinarily low iron loss |
| JPS62151510A (ja) * | 1985-12-26 | 1987-07-06 | Kawasaki Steel Corp | 無方向性電磁鋼板における面内磁気異方性の改善方法 |
| US5085411A (en) * | 1989-12-07 | 1992-02-04 | Nippon Steel Corporation | Apparatus for processing grain-oriented electrical steel strip |
| US5203928A (en) * | 1986-03-25 | 1993-04-20 | Kawasaki Steel Corporation | Method of producing low iron loss grain oriented silicon steel thin sheets having excellent surface properties |
| US10395806B2 (en) | 2011-12-28 | 2019-08-27 | Jfe Steel Corporation | Grain-oriented electrical steel sheet and method of manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597763A (en) * | 1979-01-19 | 1980-07-25 | Nec Corp | Ternary pulse generating circuit |
-
1981
- 1981-08-27 JP JP13452181A patent/JPS5836051A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597763A (en) * | 1979-01-19 | 1980-07-25 | Nec Corp | Ternary pulse generating circuit |
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| US10395806B2 (en) | 2011-12-28 | 2019-08-27 | Jfe Steel Corporation | Grain-oriented electrical steel sheet and method of manufacturing the same |
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