JPS5839118A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JPS5839118A JPS5839118A JP13825581A JP13825581A JPS5839118A JP S5839118 A JPS5839118 A JP S5839118A JP 13825581 A JP13825581 A JP 13825581A JP 13825581 A JP13825581 A JP 13825581A JP S5839118 A JPS5839118 A JP S5839118A
- Authority
- JP
- Japan
- Prior art keywords
- common
- connection point
- signal
- resistor
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタを用いた信号選択回路
の改良に関するものである。
の改良に関するものである。
複数の信号経路を通じてそれずれ入来する複数の信号の
中から、所望のものを選らんで次段に伝えるために、信
号選択回路が用いられる・信号選択回路の典型例は、マ
ルチプレクサであるが、その他に、分圧抵抗回路の複数
の夕、プを切換える回路も信号選択回路の範噴に含めら
れる◇信号選択回路は、電界効果トランジスタ（以下Ｆ
ＥＴ ）を用いて構成されるのが普通である。
中から、所望のものを選らんで次段に伝えるために、信
号選択回路が用いられる・信号選択回路の典型例は、マ
ルチプレクサであるが、その他に、分圧抵抗回路の複数
の夕、プを切換える回路も信号選択回路の範噴に含めら
れる◇信号選択回路は、電界効果トランジスタ（以下Ｆ
ＥＴ ）を用いて構成されるのが普通である。
ＦＥＴを用いた信号選択回路の従来例としては、第１図
および第２図のような、ものがある。これらはいずれも
、マルチプレクサの例であり、複数の入力経路工□、工
２１００．Ｉｎ＆通じてそれぞれ入来する複数の信号う
ち、いずれが１つを選択して単一の出力経路ＯＫ通過さ
せるものである。出力経路０の信号は、次段の高今カイ
ンピーダンスの回路で受けられる。 、 第１図において、Ｑ□ｅ Ｑ２＋−６−Ｑｎは、複数の
入力経路にそれぞれ設けられたデプレッシーン形（り
ＦＥＴで１）り、それぞりグー）Ｋ４多られ、予制御信
号によ°て＊ｙ−”てされるもの′ｔ′ある・竺御信号
社・開示しない制御回路から、それぞれダイオードＤｉ
（１−１〜ｍ）とキャパシタＣ１１Ｏ並列回路を通じて
与えられる＠ＦＩＴＱｉａ、ダイオードＤ１をオンにす
る極性の制御信号によってオフとな〉、ダイオードＤ１
をオンにする極性の制御信号によってオンとなゐ・ｍＱ
ｌのオン動作を確実にするために１ゲートとソース間に
抵抗Ｒ１が接続される。この抵抗Ｒ１ａ 、制御信号が
ダイオードＤをオフＫＬ、たと自、ゲートの電位をソー
スと同電位にすることにより、デプレ、シ璽ン形ｎＴ
Ｑ、 、をオン状態にするものであって、一般にリフェ
ラル抵抗と呼ばれる。
および第２図のような、ものがある。これらはいずれも
、マルチプレクサの例であり、複数の入力経路工□、工
２１００．Ｉｎ＆通じてそれぞれ入来する複数の信号う
ち、いずれが１つを選択して単一の出力経路ＯＫ通過さ
せるものである。出力経路０の信号は、次段の高今カイ
ンピーダンスの回路で受けられる。 、 第１図において、Ｑ□ｅ Ｑ２＋−６−Ｑｎは、複数の
入力経路にそれぞれ設けられたデプレッシーン形（り
ＦＥＴで１）り、それぞりグー）Ｋ４多られ、予制御信
号によ°て＊ｙ−”てされるもの′ｔ′ある・竺御信号
社・開示しない制御回路から、それぞれダイオードＤｉ
（１−１〜ｍ）とキャパシタＣ１１Ｏ並列回路を通じて
与えられる＠ＦＩＴＱｉａ、ダイオードＤ１をオンにす
る極性の制御信号によってオフとな〉、ダイオードＤ１
をオンにする極性の制御信号によってオンとなゐ・ｍＱ
ｌのオン動作を確実にするために１ゲートとソース間に
抵抗Ｒ１が接続される。この抵抗Ｒ１ａ 、制御信号が
ダイオードＤをオフＫＬ、たと自、ゲートの電位をソー
スと同電位にすることにより、デプレ、シ璽ン形ｎＴ
Ｑ、 、をオン状態にするものであって、一般にリフェ
ラル抵抗と呼ばれる。
入力経路Ｉ□、 Ｉ２． 、、、ｘ−は、それぞれキャ
パシタｃ、、 ｃ２□、 、、、 ｃｆ１２１ｆｉ並列
１ｃＲケｂし、−ｔ−コに各入力信号電圧が充電される
０これら充電電圧は、オンになったｎＴ Ｑ□を通じて
、逐次出力経路に送出されゐ。
パシタｃ、、 ｃ２□、 、、、 ｃｆ１２１ｆｉ並列
１ｃＲケｂし、−ｔ−コに各入力信号電圧が充電される
０これら充電電圧は、オンになったｎＴ Ｑ□を通じて
、逐次出力経路に送出されゐ。
このような従来の信号選択回路において、１つ入力経路
のＦＩＴ例えばＱｌがオンになったとき、このＦＥＴ
Ｑｌを通じて入カ経路Ｉ□Ｏ信号源が出方経路０に接続
される◇出方経路ＯＫは、他のＰＥＴ Ｑ、〜Ｑｎのリ
ア岑ツル抵抗Ｒ２〜Ｒ１ｍの一端が共通に接続されて、
これらす７エツル抵抗Ｒ２〜Ｒゎの他端が、それぞれダ
イオードＤ２〜Ｄｎを通じてこれらダイオードをオンに
する極性の制御信号源に接続されているので、入力経路
ｘ１の信号源がらりフェッル抵抗Ｒ２〜ＲｎＫ電流が流
れる０このため、入力経路１１の導線抵抗には、す７エ
ラル抵抗Ｒ２〜ＲｎＫ流れる全電流に比例した電圧降下
が生じるので、入力信号に誤差を生じる。この誤差を低
減するためには、各す７エラル抵抗の値を大きく定める
とともに、入力経路の導線抵抗を小さくすることが考え
られるが、ＦＩＥＴの動作を高速かつ安定にために１リ
フエツル抵抗はあｔシ大きくすることはできず、また、
入力経路の導線抵抗を小さくすること、すなわち、断面
積の大きな導線を用いることＫついては経済的な限度が
ある。
のＦＩＴ例えばＱｌがオンになったとき、このＦＥＴ
Ｑｌを通じて入カ経路Ｉ□Ｏ信号源が出方経路０に接続
される◇出方経路ＯＫは、他のＰＥＴ Ｑ、〜Ｑｎのリ
ア岑ツル抵抗Ｒ２〜Ｒ１ｍの一端が共通に接続されて、
これらす７エツル抵抗Ｒ２〜Ｒゎの他端が、それぞれダ
イオードＤ２〜Ｄｎを通じてこれらダイオードをオンに
する極性の制御信号源に接続されているので、入力経路
ｘ１の信号源がらりフェッル抵抗Ｒ２〜ＲｎＫ電流が流
れる０このため、入力経路１１の導線抵抗には、す７エ
ラル抵抗Ｒ２〜ＲｎＫ流れる全電流に比例した電圧降下
が生じるので、入力信号に誤差を生じる。この誤差を低
減するためには、各す７エラル抵抗の値を大きく定める
とともに、入力経路の導線抵抗を小さくすることが考え
られるが、ＦＩＥＴの動作を高速かつ安定にために１リ
フエツル抵抗はあｔシ大きくすることはできず、また、
入力経路の導線抵抗を小さくすること、すなわち、断面
積の大きな導線を用いることＫついては経済的な限度が
ある。
このような、リフェラル抵抗を流れる電流に起因する問
題について杜、第２図の従来例においても同様である◎
すなわち、第２図の従来例においては、す７エツル抵抗
が、各ＦＥＴのドレインとゲートの間に接続されるよ？
になっているので、オフになりているＦＥＴ Ｑ２〜Ｑ
ｎのリフェラル抵抗Ｒ２〜ＲｎＫ、入力経路Ｉ２〜！０
の信号源からそれぞれ電流が流れる。このため、入力経
路Ｘ２〜ｘｎの導線抵抗の電圧降下分だけの誤差を含ん
だ電圧が、それそレキャパシタ０２２〜Ｃｎ２に充電さ
れる。これらの電圧ａ ＦＩＴ Ｑ２〜Ｑｎを通じて逐
次出力経路に供給されるが、各入力経路の導線抵抗の値
にバラツキが無視できないときは、誤差の相違が問題に
なる。
題について杜、第２図の従来例においても同様である◎
すなわち、第２図の従来例においては、す７エツル抵抗
が、各ＦＥＴのドレインとゲートの間に接続されるよ？
になっているので、オフになりているＦＥＴ Ｑ２〜Ｑ
ｎのリフェラル抵抗Ｒ２〜ＲｎＫ、入力経路Ｉ２〜！０
の信号源からそれぞれ電流が流れる。このため、入力経
路Ｘ２〜ｘｎの導線抵抗の電圧降下分だけの誤差を含ん
だ電圧が、それそレキャパシタ０２２〜Ｃｎ２に充電さ
れる。これらの電圧ａ ＦＩＴ Ｑ２〜Ｑｎを通じて逐
次出力経路に供給されるが、各入力経路の導線抵抗の値
にバラツキが無視できないときは、誤差の相違が問題に
なる。
信号選択回路の従来例として社、さらに、第Ｓ図および
第４図のようなもＯもある。これらは、それぞれ第１図
および第２図の回路において、各入力経路を差動形とし
、入力経路の両導線にそれぞれ面を設け、両所を同時に
オンオフするようにしたものであるが、これらにおいて
も、それぞれ第１図および第２＠０場舎と同様な問題が
ある・ 本発明の目的社、ｎ１用いてｓＰｐながら、す７エツル
抵抗ｉ流れる電流による影響を愛社ず、かつ、オン状態
が安定な信号選択回路を提供するととにある・ 本発明は、各入力経路に設けるδイ、チ回路として、２
つの同種のＦＥＴのドレイン・ソース回路を直列に接続
し、ゲート同志を共通に接続し、ドレイン・ソース回路
の直列接続点とゲートの共通接続点の間に共通のりフェ
ラル抵抗を設け、ドレイン・ソース回路の直列接続点を
抵抗でコモン点に接続し、ゲートの共通接続点に制御信
号を与えるようにしたものを用いるよう属したものであ
る。
第４図のようなもＯもある。これらは、それぞれ第１図
および第２図の回路において、各入力経路を差動形とし
、入力経路の両導線にそれぞれ面を設け、両所を同時に
オンオフするようにしたものであるが、これらにおいて
も、それぞれ第１図および第２＠０場舎と同様な問題が
ある・ 本発明の目的社、ｎ１用いてｓＰｐながら、す７エツル
抵抗ｉ流れる電流による影響を愛社ず、かつ、オン状態
が安定な信号選択回路を提供するととにある・ 本発明は、各入力経路に設けるδイ、チ回路として、２
つの同種のＦＥＴのドレイン・ソース回路を直列に接続
し、ゲート同志を共通に接続し、ドレイン・ソース回路
の直列接続点とゲートの共通接続点の間に共通のりフェ
ラル抵抗を設け、ドレイン・ソース回路の直列接続点を
抵抗でコモン点に接続し、ゲートの共通接続点に制御信
号を与えるようにしたものを用いるよう属したものであ
る。
以下、図面によって本発明の詳細な説明する〇第５図は
、本発明実施例の電気的接続図である。
、本発明実施例の電気的接続図である。
ｗＥｓｒＩＡＫｊＰイテ、Ｑ、、 Ｑ、ｄ入カ経路ｘ□
ＫＩ１列に設けられたデプレ、シ冒ン形の２つのＦＥＴ
であっテ、トレイｙ・ソース回路が直列に接続され、ゲ
ート同志が共通に接続されている。両ＦＥＴの直列接続
点とゲートの共通接続点の間に社、リフェラル抵抗Ｒ□
、が設けられ、両ＦＩＴ ｔ）直列接続点は、抵抗％２
Ｋよってコ峰ン点に接続され、ゲートの共通接続点に
、ダイオードＤ１とキャパシタＣ□□の並列回路を通じ
て制御回路（図ＩＩ）から制御信号が与えられる０ 同様な構成のスイッチ回路が、他のすべての入力経路！
２〜ＩｎＫ設けられ、各スイッチ回路の出力側が共通の
出力経路ＯＫ接続される。
ＫＩ１列に設けられたデプレ、シ冒ン形の２つのＦＥＴ
であっテ、トレイｙ・ソース回路が直列に接続され、ゲ
ート同志が共通に接続されている。両ＦＥＴの直列接続
点とゲートの共通接続点の間に社、リフェラル抵抗Ｒ□
、が設けられ、両ＦＩＴ ｔ）直列接続点は、抵抗％２
Ｋよってコ峰ン点に接続され、ゲートの共通接続点に
、ダイオードＤ１とキャパシタＣ□□の並列回路を通じ
て制御回路（図ＩＩ）から制御信号が与えられる０ 同様な構成のスイッチ回路が、他のすべての入力経路！
２〜ＩｎＫ設けられ、各スイッチ回路の出力側が共通の
出力経路ＯＫ接続される。
各スイッチ回路は、制御信号に従って、一時に１つのス
イッチ回路だけがオンになる関係で逐次動作し、それぞ
れの入力経路の信号を出力経路０に送り出す・各スイッ
チ回路０２つのＦＥＴ Ｑｌｌ、 Ｑ、□は、制御信号
がダイオードＤ１をオンにする極性のとき、リフェラル
抵抗Ｒ１１に生じる電圧降下によって逆バイアスされて
オフとなシ、制御信号がダイオードＤ１をオフにする極
性のとき、リフエラル抵抗Ｒ１１に生じる逆バイアスが
無くなることによジオンとなる◇リフエラル抵抗Ｒｉ１
に流れる電流の流路は、抵抗Ｒ１□によって確保される
。
イッチ回路だけがオンになる関係で逐次動作し、それぞ
れの入力経路の信号を出力経路０に送り出す・各スイッ
チ回路０２つのＦＥＴ Ｑｌｌ、 Ｑ、□は、制御信号
がダイオードＤ１をオンにする極性のとき、リフェラル
抵抗Ｒ１１に生じる電圧降下によって逆バイアスされて
オフとなシ、制御信号がダイオードＤ１をオフにする極
性のとき、リフエラル抵抗Ｒ１１に生じる逆バイアスが
無くなることによジオンとなる◇リフエラル抵抗Ｒｉ１
に流れる電流の流路は、抵抗Ｒ１□によって確保される
。
このような信号選択回路において、オフのときにＦＥＴ
のりフェラル抵抗を流れる電流は、２つのＦＥＴの中間
をコモン点に接続する抵抗Ｒ１□を通じて供給され、し
かも、この抵抗Ｒ□２の両側においてＦＥＴ Ｑ、１．
Ｑ、□はオフになっているので、入力経路側からも出
力経路側からも電流がまわ１１込むことがない０このた
め、自己の入力経路においても他の入力経路ＫｓＰいて
も、リフェラル抵抗Ｒ１１を流れる電流の影響は生じな
い◎したがって、リフエテル抵抗Ｒｘｘ Ｏ値は、ＦＩ
Ｔ Ｑｌｌ、 Ｑ１□の動作の高速化と安定化を実現す
るように、小さな値に定めて差支えない◎ このような信号選択回路は、マルチプレクサとして使用
できる他に、第６図のように、可変ゲインの増幅回路Ｋ
ｓＰいて、帰還゛量分圧抵抗■のタップ切換えに適用す
ることができる。この場合にも、上記の効果はその１１
発揮されるａ また、本発明による改良は、差動形の入力経路を持つ信
号選択回路についても適用することができ、その適用例
を第７図に示す。この回路においても、上記の効果はそ
のまま発揮され゛る０以上のように、本発明は、各入力
経路に設けるスイッチ回路としてン２つの同種の習のド
レイン・ソース回路を直列に接続し、ゲート同志を共通
に接続し、ドレイン・ソース回路の直列接続点とゲート
の共通接続点の間に共通のりフエラル抵抗を設け、ドレ
イン・ソース回路の直列接続点を抵抗でコモン点に接続
し、ゲートの共通接続点に制御信号を与えるようＫした
０ このため、本発明によれば、リフエラル抵抗に流れる電
流による影響を受けず、かつオン状態が安定な、ＦＥＴ
を用いた信号選択回路が得られる。
のりフェラル抵抗を流れる電流は、２つのＦＥＴの中間
をコモン点に接続する抵抗Ｒ１□を通じて供給され、し
かも、この抵抗Ｒ□２の両側においてＦＥＴ Ｑ、１．
Ｑ、□はオフになっているので、入力経路側からも出
力経路側からも電流がまわ１１込むことがない０このた
め、自己の入力経路においても他の入力経路ＫｓＰいて
も、リフェラル抵抗Ｒ１１を流れる電流の影響は生じな
い◎したがって、リフエテル抵抗Ｒｘｘ Ｏ値は、ＦＩ
Ｔ Ｑｌｌ、 Ｑ１□の動作の高速化と安定化を実現す
るように、小さな値に定めて差支えない◎ このような信号選択回路は、マルチプレクサとして使用
できる他に、第６図のように、可変ゲインの増幅回路Ｋ
ｓＰいて、帰還゛量分圧抵抗■のタップ切換えに適用す
ることができる。この場合にも、上記の効果はその１１
発揮されるａ また、本発明による改良は、差動形の入力経路を持つ信
号選択回路についても適用することができ、その適用例
を第７図に示す。この回路においても、上記の効果はそ
のまま発揮され゛る０以上のように、本発明は、各入力
経路に設けるスイッチ回路としてン２つの同種の習のド
レイン・ソース回路を直列に接続し、ゲート同志を共通
に接続し、ドレイン・ソース回路の直列接続点とゲート
の共通接続点の間に共通のりフエラル抵抗を設け、ドレ
イン・ソース回路の直列接続点を抵抗でコモン点に接続
し、ゲートの共通接続点に制御信号を与えるようＫした
０ このため、本発明によれば、リフエラル抵抗に流れる電
流による影響を受けず、かつオン状態が安定な、ＦＥＴ
を用いた信号選択回路が得られる。
第１図ないし第４図は、従来例の電気的接続図、第５図
ないし第７図は、本発明実施例の電気的接続図である。 工□〜工。・・・入力経路、０・・・出力経路、Ｑ１□
〜Ｑｎ１ ＋Ｑ１２〜Ｑｎ２・・・ＦＥＴ、Ｒ工１〜Ｒ
ｎｌ・・・リフーラル抵抗、Ｒ工２〜Ｒｎ２・・・抵抗
、Ｄ１〜Ｄｎ・・・ダイオード。 代理人 弁理士 小 沢 偵 肋Ｗ３１図 第２図 小３図 第４図 篤５図 第６図 馬７図
ないし第７図は、本発明実施例の電気的接続図である。 工□〜工。・・・入力経路、０・・・出力経路、Ｑ１□
〜Ｑｎ１ ＋Ｑ１２〜Ｑｎ２・・・ＦＥＴ、Ｒ工１〜Ｒ
ｎｌ・・・リフーラル抵抗、Ｒ工２〜Ｒｎ２・・・抵抗
、Ｄ１〜Ｄｎ・・・ダイオード。 代理人 弁理士 小 沢 偵 肋Ｗ３１図 第２図 小３図 第４図 篤５図 第６図 馬７図
Claims (1)
- 複数の信号入力経路がそれぞれスイッチ回路を介して共
通の信号出力経路に接続され、スイッチ回路による入力
経路の切換えによって複数の入力信号の１つを選択出力
する信号選択回路において、各入力経路に設けるスイッ
チ回路として、τプレ、シーン型の２つの電界効果トラ
ンジスタのドレイン・ソース回路を直列Ｋｍ絖し、ゲー
ト同志を共通に接続し、ドレイン・ソース回路の直列接
続点とゲートの共通接続点の間に共通のりフェラル抵抗
を設け、ドレイン・ソース回路の直列接続点を抵抗でコ
モン点に接続し、ゲートの共通接続点に制御信号を与え
るように構盛したものを用いるようにしたヒとを特徴と
する信号選択回路◇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13825581A JPS5839118A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13825581A JPS5839118A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5839118A true JPS5839118A (ja) | 1983-03-07 |
Family
ID=15217670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13825581A Pending JPS5839118A (ja) | 1981-09-02 | 1981-09-02 | 信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165116A (ja) * | 1984-02-07 | 1985-08-28 | Chino Works Ltd | スイツチ駆動回路 |
| FR2597280A1 (fr) * | 1986-04-11 | 1987-10-16 | Ampex | Circuit de commutation a large bande commande par un champ electrique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4974873A (ja) * | 1972-11-20 | 1974-07-19 |
-
1981
- 1981-09-02 JP JP13825581A patent/JPS5839118A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4974873A (ja) * | 1972-11-20 | 1974-07-19 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60165116A (ja) * | 1984-02-07 | 1985-08-28 | Chino Works Ltd | スイツチ駆動回路 |
| FR2597280A1 (fr) * | 1986-04-11 | 1987-10-16 | Ampex | Circuit de commutation a large bande commande par un champ electrique |
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