JPS5835940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5835940A JPS5835940A JP13517881A JP13517881A JPS5835940A JP S5835940 A JPS5835940 A JP S5835940A JP 13517881 A JP13517881 A JP 13517881A JP 13517881 A JP13517881 A JP 13517881A JP S5835940 A JPS5835940 A JP S5835940A
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- JP
- Japan
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- layer
- etching
- substrate
- concavity
- coated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、脣に絶縁物理め
込み層の形成方法に関する。
込み層の形成方法に関する。
半導体のｊＪｋｉｌＲ回路がＩ、８Ｉから超Ｌ８Ｉと集
装置も集積密駅も大き（なるにつれ、集積されるデバイ
スの寸法はますます微細化される方向にある。
装置も集積密駅も大き（なるにつれ、集積されるデバイ
スの寸法はますます微細化される方向にある。
４１に半導体素子の絶縁分離においてはｐｆｉｆｆｊＬ
ＯＯＯ８構造（選択酸化）があシ、こｔは鍋果槓、配−
の容易さ、セルファラインが使用できる等の特徴を有し
ている。しかしながら、このＬＯＯＯ８構造では素子寸
法の微細化に伴ないマスク下部の酸化膜くい込み（ピー
クと呼ばれる）による寸法精度の低下及びエッヂ部分で
の応力による素子領域での結晶欠陥の発生等が問題にな
ってきた。
ＯＯＯ８構造（選択酸化）があシ、こｔは鍋果槓、配−
の容易さ、セルファラインが使用できる等の特徴を有し
ている。しかしながら、このＬＯＯＯ８構造では素子寸
法の微細化に伴ないマスク下部の酸化膜くい込み（ピー
クと呼ばれる）による寸法精度の低下及びエッヂ部分で
の応力による素子領域での結晶欠陥の発生等が問題にな
ってきた。
従来、上記問題点を解決するために次のような絶＃１物
塩め込み層形成方法が知られている。ｇ１図は従来の絶
縁物理め込み層製造工程及び問題点を示した絶縁物理め
込み層断面図である。
塩め込み層形成方法が知られている。ｇ１図は従来の絶
縁物理め込み層製造工程及び問題点を示した絶縁物理め
込み層断面図である。
シリコン（旧）基板ｌ上に絶縁物理め込み領域パターン
がパターニングされたレジスト層２を形成する（第１図
１ａｊ ）。該レジスト層２をアスクとしてエツチング
して基板ｌに凹部８を形成した後、該レジスト層２を除
去する（第１図ｉｂＪ ）。次に気相成長法により該凹
部８に二酸化シリコン（Ｓｉｎｓ）層４を凹部８を埋め
るように成長させ、更に、該旧〇一層４上に樹脂層５を
蚊樹脂層５表面が完全に平坦化するように塗布する。し
かしながら、メモリー素子アレイ−と周辺回路量のよう
にＩＯＪを越える幅の絶縁物理め込み領域では絶縁物分
離用の溝の幅も当然１ＯＩｌを越えるため樹脂を塗布し
ても、樹脂層５の凹ｓ８の中央部に当たる所に窪みがで
き、平坦とならない（８１図４ｃ））。従って、８４０
ｓ層４と樹脂層５のエツチング速度が同じＫなるような
条件を選んで基板表面か露出されるまでエツチングを行
なうと、絶縁物理め込みノーの中央部分く窪みかでき、
基板表面を平坦化できない（第１図ｔｄｌ ）という問
題がある。
がパターニングされたレジスト層２を形成する（第１図
１ａｊ ）。該レジスト層２をアスクとしてエツチング
して基板ｌに凹部８を形成した後、該レジスト層２を除
去する（第１図ｉｂＪ ）。次に気相成長法により該凹
部８に二酸化シリコン（Ｓｉｎｓ）層４を凹部８を埋め
るように成長させ、更に、該旧〇一層４上に樹脂層５を
蚊樹脂層５表面が完全に平坦化するように塗布する。し
かしながら、メモリー素子アレイ−と周辺回路量のよう
にＩＯＪを越える幅の絶縁物理め込み領域では絶縁物分
離用の溝の幅も当然１ＯＩｌを越えるため樹脂を塗布し
ても、樹脂層５の凹ｓ８の中央部に当たる所に窪みがで
き、平坦とならない（８１図４ｃ））。従って、８４０
ｓ層４と樹脂層５のエツチング速度が同じＫなるような
条件を選んで基板表面か露出されるまでエツチングを行
なうと、絶縁物理め込みノーの中央部分く窪みかでき、
基板表面を平坦化できない（第１図ｔｄｌ ）という問
題がある。
基板表面の平坦化は、後の素子製造工程或いは配−の断
巌を防止するためにも必要不可欠である。
巌を防止するためにも必要不可欠である。
本発明の目的は、ＩＩ！３縁分＃Ｉｌ領域の幅が１０μ
を越えても絶縁ｇＩ埋め込み層表向が平担となるような
絶縁ｔ＃ＩＪｍめ込み層形成方法を提供するにある・不
発Ｉｊ１Ｆｉ基板よに耐陽極酸化材からなる膜を形成し
、絶縁分離領域Ｋｉたる基板をエツチングして絶縁分離
用の凹部を形成し、該基板凹凸Ｓ表向全ＥＩＫシリコン
或いはシリコン化合物層を形成し食後、該シリコン或い
はシリコン化合物（以下ンはシリコン化合物層を用いた
場合を例として説明する）を陽極酸化法により酸比シリ
コン（８１０，）Ｋｆ化する。耐陽極酸化材とは高融点
、かつ高電位障壁を持つ金属酸比重を指すもので、陽極
酸化の際、該シリコン比合瞼層下部に耐陽極酸化材から
なる膜が形成されているとイオン電流が該シリコン化合
物層内で流れず、極めて表面でしか別０露に変換されな
ＩＡｏこの九め耐陽極酸化属周辺のシリコン化合物は酸
化されない状態で残留する。従って耐湯＃Ａ酸化膜土都
のｓ ｉ Ｏｓ層の厚さは薄いため、該薄い８３０．層
を除去する工程において絶縁分離用の凹１ｓＫ埋め込ま
れているＳム０１層が基也慶面以下にエツチングされる
ことも四部中央に圃みが発生するという問題も生じない
。また残留し九シリコン化合物層と陽檎鍍化属を除去す
る場合にも該シリコン化合物及び該耐ｍ極酸化材のみを
除去するエツチング方法を用いればよい九め凹部に平坦
に埋め込まれた８１０．層に影響を与えることはｔｌと
んどない。
を越えても絶縁ｇＩ埋め込み層表向が平担となるような
絶縁ｔ＃ＩＪｍめ込み層形成方法を提供するにある・不
発Ｉｊ１Ｆｉ基板よに耐陽極酸化材からなる膜を形成し
、絶縁分離領域Ｋｉたる基板をエツチングして絶縁分離
用の凹部を形成し、該基板凹凸Ｓ表向全ＥＩＫシリコン
或いはシリコン化合物層を形成し食後、該シリコン或い
はシリコン化合物（以下ンはシリコン化合物層を用いた
場合を例として説明する）を陽極酸化法により酸比シリ
コン（８１０，）Ｋｆ化する。耐陽極酸化材とは高融点
、かつ高電位障壁を持つ金属酸比重を指すもので、陽極
酸化の際、該シリコン比合瞼層下部に耐陽極酸化材から
なる膜が形成されているとイオン電流が該シリコン化合
物層内で流れず、極めて表面でしか別０露に変換されな
ＩＡｏこの九め耐陽極酸化属周辺のシリコン化合物は酸
化されない状態で残留する。従って耐湯＃Ａ酸化膜土都
のｓ ｉ Ｏｓ層の厚さは薄いため、該薄い８３０．層
を除去する工程において絶縁分離用の凹１ｓＫ埋め込ま
れているＳム０１層が基也慶面以下にエツチングされる
ことも四部中央に圃みが発生するという問題も生じない
。また残留し九シリコン化合物層と陽檎鍍化属を除去す
る場合にも該シリコン化合物及び該耐ｍ極酸化材のみを
除去するエツチング方法を用いればよい九め凹部に平坦
に埋め込まれた８１０．層に影響を与えることはｔｌと
んどない。
以下本発明の一実施例Ｋｆｉづき本発明を説明すること
にする。第３凶は本発明の一実施例の製造工１ｌＡｔ−
示した絶縁物理め込み層ＴＩｆｒｒＩＪである。最初に
シリコンＣ３ｉ）基板６よに耐陽極酸化材である酸化ア
ルミニウム（ム４０ｇ）！Ａ７を厚さｌ０ＱＯＸ形成し
％素子形成領域をレジスト層８で榎う（ｍ１図Ｊｄ ）
。該レジスト層８をマスクとしてｈｔｚｏｓ属７及び８
１４４ｋｔ６を７ツ化炭嵩（ＯＰａ ） Ａ（Ｄ ｉス
に用いたりアクティブイオンエツチング法によりエツチ
ングして基板表向からの深さ１声の凹部９に形成し良後
、該レジス）ＮＩｇを除去する（第２−げＪ）、次に凹
ｔ＠Ｓ９に該凹部９の深さの約手分の厚さの８１．Ｎ、
膚１０を形成する（ ｇ ｍ １ｇＩ４ｇ） ） ｏ
Ｃ（Ｄ８１、Ｎ、層１Ｇは後に罎礁叡化するものである
が、代わりに多結晶シリコン虐としてもよい。該８１１
Ｎ、層１Ｇをプラズマ陽極酸化すると、該８ｉ、Ｎ、層
１Ｇ下部にＡ４０ｉＢ１４が形成すれていない部分では
８１．Ｎ４は旧０１に変換され、完全に酸化された時点
で厚さが約３倍の８ｉ０．層１１が侍られる・一方、＾
ｔ、 ０．膜７が形成されてｈる部分では萌述の理由に
より、Ｉ９ｉ、Ｎ、層表面のみがＳｉｎ諺ｆｉｌｌ［変
換され、あとは酸化されず、残留８１ｓＮ、層１ｍとし
て８１０ｍ１ｉｌｌ ｌ内に残る（第８凶（ｈＪ ）
＊続いて、Ａ Ｉ４０ｓ膜７土部の薄い８ｉ０ｓ！−を
フッ化水素（ＩＦ）！液で除去し、酸化されずに残った
８ｉ、Ｎ、層ｌｚを廁出させる。このとき凹部９に形成
し＆ ８ ｊ ｍ Ｎ４層１０の厚さからＨＦ溶液に浸
漬する時間を設定することによシ、基板表面と同じ高さ
になるよう５ｉｃｈ層１１．をエツチングすることがで
きる（第８図（ｉ））。更に残留５ＩｓＮ４ノー１２及
びＡｔｍＯｓ［７を１００℃に熱したリン酸（Ｈｓ Ｐ
Ｏ２）液で除去すると凹部９に基板表向が平坦なＳ】０
゜が埋め込まれる。なお、このとき素子形成領域近傍Ｋ
Ｖ形＋２）＄ １８ ｆｉｊ形［さｎ ルカ（ｇ ２
Ｗｉｊ） ）、該＄１８の幅は１μ以下と狭く、前記し
た従来法で容易に平坦化することができる。
にする。第３凶は本発明の一実施例の製造工１ｌＡｔ−
示した絶縁物理め込み層ＴＩｆｒｒＩＪである。最初に
シリコンＣ３ｉ）基板６よに耐陽極酸化材である酸化ア
ルミニウム（ム４０ｇ）！Ａ７を厚さｌ０ＱＯＸ形成し
％素子形成領域をレジスト層８で榎う（ｍ１図Ｊｄ ）
。該レジスト層８をマスクとしてｈｔｚｏｓ属７及び８
１４４ｋｔ６を７ツ化炭嵩（ＯＰａ ） Ａ（Ｄ ｉス
に用いたりアクティブイオンエツチング法によりエツチ
ングして基板表向からの深さ１声の凹部９に形成し良後
、該レジス）ＮＩｇを除去する（第２−げＪ）、次に凹
ｔ＠Ｓ９に該凹部９の深さの約手分の厚さの８１．Ｎ、
膚１０を形成する（ ｇ ｍ １ｇＩ４ｇ） ） ｏ
Ｃ（Ｄ８１、Ｎ、層１Ｇは後に罎礁叡化するものである
が、代わりに多結晶シリコン虐としてもよい。該８１１
Ｎ、層１Ｇをプラズマ陽極酸化すると、該８ｉ、Ｎ、層
１Ｇ下部にＡ４０ｉＢ１４が形成すれていない部分では
８１．Ｎ４は旧０１に変換され、完全に酸化された時点
で厚さが約３倍の８ｉ０．層１１が侍られる・一方、＾
ｔ、 ０．膜７が形成されてｈる部分では萌述の理由に
より、Ｉ９ｉ、Ｎ、層表面のみがＳｉｎ諺ｆｉｌｌ［変
換され、あとは酸化されず、残留８１ｓＮ、層１ｍとし
て８１０ｍ１ｉｌｌ ｌ内に残る（第８凶（ｈＪ ）
＊続いて、Ａ Ｉ４０ｓ膜７土部の薄い８ｉ０ｓ！−を
フッ化水素（ＩＦ）！液で除去し、酸化されずに残った
８ｉ、Ｎ、層ｌｚを廁出させる。このとき凹部９に形成
し＆ ８ ｊ ｍ Ｎ４層１０の厚さからＨＦ溶液に浸
漬する時間を設定することによシ、基板表面と同じ高さ
になるよう５ｉｃｈ層１１．をエツチングすることがで
きる（第８図（ｉ））。更に残留５ＩｓＮ４ノー１２及
びＡｔｍＯｓ［７を１００℃に熱したリン酸（Ｈｓ Ｐ
Ｏ２）液で除去すると凹部９に基板表向が平坦なＳ】０
゜が埋め込まれる。なお、このとき素子形成領域近傍Ｋ
Ｖ形＋２）＄ １８ ｆｉｊ形［さｎ ルカ（ｇ ２
Ｗｉｊ） ）、該＄１８の幅は１μ以下と狭く、前記し
た従来法で容易に平坦化することができる。
本発明によれば、絶縁分離領域幅が１０μを越えても絶
縁物理め込みＩｌｌ！！！面を平坦化することができる
という効果がある。
縁物理め込みＩｌｌ！！！面を平坦化することができる
という効果がある。
第１図は従来の絶縁ｔ＃ｌＪ埋め込み層製造工程及び問
題点を示した図、第８図は本発明の一実施例の裂造工根
を示し次回である。 １．６・・・・・・・・・・・・ ８ｉ基 根４．１１
・・・・・・・・・ ８１０１層５・・・・・・・・・
・・・・・・・・・樹脂層７・・・・・・・・・・・・
・・・・・・ 耐＊ｍ酸化属（Ａｔ、 ｏ、 ）ｌＯ・
・・・・・・・・・・・・・・ ８ｉ＃Ｎ、層１２・・
・・・・・・・・・・・・・ 残ｉ１８５Ｎ４１１１ヰ
ｆｆｆｉ （ａ） （ｂ） （ｄｒ 賽 ２ 口 （ｅ） ζｋ） ’ｆ、２１図
題点を示した図、第８図は本発明の一実施例の裂造工根
を示し次回である。 １．６・・・・・・・・・・・・ ８ｉ基 根４．１１
・・・・・・・・・ ８１０１層５・・・・・・・・・
・・・・・・・・・樹脂層７・・・・・・・・・・・・
・・・・・・ 耐＊ｍ酸化属（Ａｔ、 ｏ、 ）ｌＯ・
・・・・・・・・・・・・・・ ８ｉ＃Ｎ、層１２・・
・・・・・・・・・・・・・ 残ｉ１８５Ｎ４１１１ヰ
ｆｆｆｉ （ａ） （ｂ） （ｄｒ 賽 ２ 口 （ｅ） ζｋ） ’ｆ、２１図
Claims (3)
- （１） 基板上に耐陽極酸化材料から成る膜を形成し
、絶縁分離領域に当たる基板をエツチングしで゛絶縁分
離用の婢を形成する工程と基板凹凸Ｓ表面全面にシリコ
ン或いはシリコン化付物／１１を形成し該シリコン或い
はシリコン化合物層を陽極酸化する工程と、酸化されず
に残留したシリコン或いはシリコン１ヒ酋物と該耐ｌｉ
＃惚醒比膜を選択的に除去する工程とを含むことを％鍼
とする半導体装置の製造方法＠ - （２） 耐陽極酸化材料として酸化アルミニウムを用
いる特許請求の範囲第１項記載の半導体装置の製造方法
〇 - （３） シリコン化付物として窒１ヒシリコンを用い
る￥ｉ軒請求の範囲第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13517881A JPS5835940A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13517881A JPS5835940A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835940A true JPS5835940A (ja) | 1983-03-02 |
Family
ID=15145652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13517881A Pending JPS5835940A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835940A (ja) |
-
1981
- 1981-08-28 JP JP13517881A patent/JPS5835940A/ja active Pending
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