JPS6336565A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に半導体素子
に接続される電極を形成する方法に関する。

〔従来の技術〕

従来、半導体素子からの電極取出しを素子の側面から行
う場合、素子のある面から上部を全てコンタクト面とす
る構成が採られている。代表的なものとしてＳ　Ｉ　Ｃ
Ｏ３構造がある。

第３図（ａ）〜（ｄ）は、従来のこの種の電極取出し構
造を製造する方法を工程順に示す図である。

先ず、同図（ａ）のようにシリコン基板１１上に薄い熱
酸化膜１２を形成し、しかる後ＣＶＤ法により窒化シリ
コン膜１３．酸化シリコン膜１４を連続成長し、その後
フォトレジストを用いてバクー°ニングしＲＩＥ法によ
り酸化シリコン膜１４゜窒化シリコン膜１３．酸化シリ
コン膜１２を除去し、更にシリコン基板１１を所望の深
さにまでエツチングする。

次に、同図（ｂ）のようにシリコン基板１１を熱酸化す
ることにより薄い熱酸化膜１５を形成し、しかる後ＣＶ
Ｄ法により窒化シリコン膜１６を被着し、ＲＩＥ法によ
り素子側面以外の窒化シリコン膜１６をエツチング除去
し、その後シリコン基板１１を熱酸化することにより厚
いフィールド酸化膜１７を成長させる。

次いで、同図（ｃ）のように側面の窒化シリコン膜１６
及び薄い酸化膜１５をエツチング除去し、多結晶シリコ
ン膜３ｏをＣＶＤ法により成長させる。しかる後、フォ
トレジスト膜３１をスピンコード法により塗布する。

その後、同図（ｄ）のようにシリコン基板１１をＲＩＥ
法によりエツチングし、素子部上方の多結晶シリコン膜
３０を露出させ、選択エツチング法により多結晶シリコ
ン層３０を必要量エツチング除去し、電極取出しを完了
する。

〔発明が解決しようとする問題点〕

上述した従来の製造方法により構成された電極取出し構
造では、素子領域の側面の所定位置から上部を全てコン
タクト面として構成されることになる。このため、コン
タクト位置が制限されて素子下部からの電極取出しが不
可能になり、素子構造によっては有効な電極の形成がで
きない場合が生じる。また、多結晶シリコン膜のエツチ
ングのバラツキと、シリコン基板のエツチングのバラツ
キがコンタクト面積の大小に影響され、製造工程の条件
によってコンタクト面積が不均一になり、安定した特性
を得ることが難しいという問題もある。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、素子領域の任意の箇
所にコンタクト開口を形成してそこに電極を形成でき、
かつコンタクト面積のバラツキを小さくした状態で電極
取出しを可能とするものである。

本発明の半導体装置の製造方法は、半導体基板に突状に
形成した素子領域の側面を覆う絶縁膜を形成する工程と
、この絶縁膜上にこれとはエツチング特性の異なる第１
の被膜を被着する工程と、この第１の被膜上にこれとは
エツチング特性の異なる第２の被膜を被着する工程と、
前記第２の被膜を前記素子領域の側面にのみ残すように
エツチングする工程と、この第２の被膜をマスクにして
前記第１の被膜をエツチングする工程と、この第１の被
膜をマスクにして前記絶縁膜をエツチングして前記素子
領域の一部を露呈させる開口を開設する工程とを含んで
いる。

〔実施例〕

次に、本発明を図面を参照して説明する。

（実施例１） 第１図（ａ）〜ＣＡ）は本発明の第１実施例を製造工程
順に示す断面図であり、ここではバイポーラ型半導体装
置の埋込みコレクタ層から電極を取出す構造に本発明を
適用した例を示している。

先ず、同図（ａ）のようにシリコン基板１を８５０〜９
００℃の温度で熱酸化し、表面に３０００〜５０００人
の厚さの酸化シリコン膜２を成長する。更に、この上に
ＣＶＤ法により窒化シリコン膜３を１０００人の厚さに
被着する。しかる後、同図（ｂ）のように図外のフォト
レジストをマスクにしたＲＩＥ法により、シリコン基板
１の素子領域を残して前記窒化シリコン膜３．酸化シリ
コン［２を選択エツチングし、更にこれをマスクにして
シリコン基板１を埋込みコレクタに達するまでエツチン
グ除去する。

次に、同図（ｃ）のようにシリコン基板１を８５０〜９
００℃で熱酸化して窒化シリコン膜３に覆われていない
領域に３００〜５００人の酸化シリコン膜−４を成長さ
せ、これをＲＩＥ法でエツチングして素子領域の側面に
のみこれを残す。続いてＣＶＤ法により１０００〜２０
００人の窒化シリコン膜５を被着し、同様にＲＩＥ法で
エツチングして素子領域の側面にのみこれを残す。

その後、シリコン基板１を９５０”Ｃ，６気圧のスチー
ム雰囲気中で１５分前後酸化処理することによりシリコ
ン基板１のエツチングした底面に２０００人程度０酸化
シリコン膜６を成長させる。

次に、同図（ｄ）のようにＣＶＤ法により３００人程０
の窒化シリコン膜７を被着し、続いてＣＶＤ法により第
１の被膜としての酸化シリコン膜８を１０００〜２００
０人被着し、更に第２の被膜としての窒化シリコン膜９
を１０００人程度被着する。しかる後、ＲＩＥ法により
最上層の窒化シリコン膜９を側面のみに残してエツチン
グ除去する。

その後、同図（ｅ）のように前記窒化シリコン膜９をマ
スクにして酸化シリコン膜８を弗酸系のエツチング液で
エツチング除去して素子側面において開口し、更に今度
はこの酸化シリコン膜８をマスクにして窒化シリコン膜
７及び５をリン酸系のエツチング液でエツチング除去す
る。その後、窒化シリコン膜９及び酸化シリコン膜８は
除去する。

これに続いて、同図Ｃｆ）のように前記窒化シリコン膜
７及び５をマスクにして、酸化シリコン膜４をエツチン
グ除去し、これにより素子領域の側面下部及びこれに続
く底面一部を露呈させる。

しかる上で、多結晶シリコン膜１０を３　Ｔｏｒｒ程度
の減圧下で被着し、しかる後通常のフォトレジストを用
いたエッチバック法により多結晶シリコン層の素子上部
のみをエツチング除去することにより、電極取出しが完
了する。

したがって、この方法によれば、第１被膜としての酸化
シリコン膜８の厚さに応じた開口を窒化シリコン膜７．
５に開設できるので、この開口寸法に応じたコンタクト
開口を開設できる。これにより、素子領域の下部を含む
任意の寸法領域にコンタクト開口を形成でき、多結晶シ
リコン膜１゜やシリコン基板１のエツチングのバラツキ
等に影′響されることなく高精度のコンタクト電極を形
成できる。

（実施例２） 第２図（ａ）〜（ｄ）は本発明の第２実施例を製造工程
順に示す断面図であり、ここでは５ＩＣｏＳ構造に本発
明を適用した例を示している。

先ず、同図（ａ）のように従来方法と同様の工程、つま
り第３図（ａ）、　　（ｂ）の工程により、シリコン基
板１１の素子領域上に酸化シリコン膜１２、窒化シリコ
ン膜１３及び酸化シリコン膜１４を有し、素子領域の側
面に酸化シリコン膜１５と窒化シリコンＭ１６を有し、
シリコン基板１のエツチング底面に厚い酸化シリコン膜
１７を成長させている。

次に、同図（ｂ）のようにＣＶＤ法により第１の被膜と
して窒化シリコン膜１８を１０００〜２０００人被着し
、続いてＣＶＤ法により第２の被膜として酸化シリコン
膜１９を１０００人程度被着し、しかる後ＲＩＥ法によ
りエツチングしてこの酸化シリコン膜１９を素子領域の
側面にのみ残す。

その後、同図（Ｃ）のようにこの酸化シリコン膜１９を
マスクにして窒化シリコン膜１８をリン酸系のエツチン
グ液でエツチングし、素子領域の側面に開口を開設する
。更にこの窒化シリコン膜１８をマスクにして、酸化シ
リコン膜１５を弗酸系のエツチング液でエツチング除去
することにより、コンタクトを開口する。

この時、コンタクト開口の寸法は窒化シリコン膜１８の
厚さで決定でき、膜厚を適切に選択すれば素子上部側面
に窒化シリコン膜を残すことができる。

次に、同図（ｄ）のように３　Ｔｏｒｒ程度の減圧下で
多結晶シリコン膜２０を被着し、既知のエッチバック法
により上部をエツチング除去して電極取出しを完了する
。

〔発明の効果〕

以上説明したように本発明は、半導体基板に設けた素子
領域の側面を覆うように絶縁膜、これとはエツチング特
性の異なる第１の被膜及び更にエツチング特性の異なる
第２の被膜を順次形成し、゛この第２の被膜を前記素子
領域の側面にのみ残すようにエツチングした上でこの第
２の被膜をマスクにして前記第１の被膜をエツチングし
、更にこの第１の被膜をマスクにして前記絶縁膜をエツ
チングすることによりコンタクト開口を形成しているの
で、素子側面の任意の位置において電極取出しが可能と
なり、種々の素子構造に対処できるとともに、コンタク
ト開口の寸法は第１の被膜の膜厚で決定できるため、多
結晶シリコン膜や半導体基板のエツチングバラツキ等に
影響されることなく均一なコンタクト面積に構成するこ
とができ、素子特性の安定化を図ることもできる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の第１実施例を製造工程
順に示す断面図、第２図（ａ）〜（ｄ）は本発明の第２
実施例を製造工程順に示す断面図、第３図（ａ）〜（ｄ
）は従来方法を工程順に示す断面図である。 １・・・シリコン基板、２．　４．　６．　８・・・酸
化シリコン膜、３，５，７．９・・・窒化シリコン膜、
１０・・・多結晶シリコン膜、１１・・・シリコン基板
、１２゜１４．１５，１７．１９・・・酸化シリコン膜
、１３゜１６．１８・・・窒化シリコン膜、２０・・・
多結晶シリコン膜、３０・・・多結晶シリコン膜、３１
・・・フォトレジスト。 第１図 、Ｎノ　　　　　　　　　　　　　　　　　　　　−７
憾 Ｑ　　　　　　　　　　　　　　　　　　　℃第２図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板に突状に形成した素子領域の側面を覆
   う絶縁膜を形成する工程と、この絶縁膜上にこれとはエ
   ッチング特性の異なる第１の被膜を被着する工程と、こ
   の第１の被膜上にこれとはエッチング特性の異なる第２
   の被膜を被着する工程と、前記第２の被膜を前記素子領
   域の側面にのみ残すようにエッチングする工程と、この
   第２の被膜をマスクにして前記第１の被膜をエッチング
   する工程と、この第１の被膜をマスクにして前記絶縁膜
   をエッチングして前記素子領域の一部を露呈する開口を
   開設する工程とを含むことを特徴とする半導体装置の製
   造方法。