JPS583387B2

JPS583387B2 - ハンドウタイソウチ

Info

Publication number: JPS583387B2
Application number: JP50157825A
Authority: JP
Inventors: 蒲生浩
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1975-12-29
Filing date: 1975-12-29
Publication date: 1983-01-21
Also published as: JPS5282188A

Description

【発明の詳細な説明】この発明は、点弧用の補助サイリスタ構造を有するサイ
リスタ、逆導通サイリスタの点弧特性を改良した半導体
装置に関するものである。

大電力用サイリスタでは、そのｄｉ／ｄｔ耐量の改良を
はかるため第１図に示す補助サイリスタ１構造が用いら
れる。

第１図において、１は半導体ペレット、２，３，４、５
はそれぞれｐ、ｎ、ｐ、ｎ層で、４層構造を構成してい
る。

この部分が主サイリスタ領域（以下主サイリスタとも言
う）■である。

また、ｐ層４の中にｎ層５より離れて別のｎ層６が設け
られ、前記ｐ層２、ｎ層３，ｐ層４およびｎ層６で、ｐ
ｎｐｎ４層構造を構成する。

この部分を補助サイリスタ領域（以下補助サイリスタと
も言う）■と称している。

７はｐ層２に設けられたオーミツク電極、８はｎ層５に
設けられたオーミツク電極、９は前記ｎ層６と、ｎ層６
とｎ層５の間にｐ層４にオーミツク接触を有する補助電
極、１０はｐ層４上にありｎ層６に近接して設けられた
オーミツク電極である。

Ａは陽極電極、Ｋはカソード電極、Ｇはゲート電極であ
る。

このような構成を有する大電力用サイリスタの点弧は、
ゲート電極Ｇ−カソード電極Ｋ間にゲート電流ＩＧを流
すことにより行われる。

まず、ゲート電極ＩＧにより補助サイリスタが点弧する
。

つづいて主電流Ｉａが流れ込み、この主電流Ｉａは補助
電極９を通り、ｐ層４を介してｎ層５に入る。

この大電流によりｐ層４およびｎ層５よりなるｐｎ接合
が強くバイアスされ、主サイリスタが点弧し、イ点に電
流が流れはじめ、それが主サイリスタ領域■全面に拡が
り点弧が完了する。

最近高耐圧で短かいターンオフ時間をもつサイリスタや
逆導通サイリスタの要求が強まっており、現在では耐圧
２５００Ｖ、ターンオフ時間３０μｓ以下の素子が作ら
れるようになっている。

よく知られているように、サイリスタのターンオフ時間
の短縮は、ライフタイムキラーたとえば金原子の導入に
より行われる。

しかし、このライフタイムの短縮は、一方ではサイリス
タを構成する２つのｐｎｐおよびｎｐｎトランジスタ
の電流増幅率α１，α２が小さくなり、このような場合
には、（１）素子のラツチング電流が著しく増大する。

（２）ターンオン時のアブソーバの容量による突入電流
で補助サイリスタ領域■のゲート側端部の一部が破壊さ
れやすく、そのためターンオン開始時の電圧が制限され
ろ。

という利用上極めて不利な現象が生じることが実験上判
明した。

この現象を改善する一方法として、補助サイリスタ領域
■のみの電流増幅率α１およびα２を大きくする手段が
試みられた。

その一つは補助サイリスタ領域■のみライフタイムを長
くする方法であり、これらは金の選択拡散により主サイ
リスタ領域■にのみ金を導入することにより行われた。

他の方法は、第２図に示すように補助サイリスク領域■
のｎ層６′の一部を内部にくい込ませる方法であった。

いずれの場合もラツチング電流の減少、ターンオン開始
電圧の改良に著しい効果がみられた。

しかしながら、素子の中にはターンオン時間の著しく長
くなるものがみられ、またパルス通電の場合、通電時間
が短かくなるとターンオフ時間が例外なく増長された。

上記原因を追求したところ、素子の導通中、主サイリス
タ領域■のみならず、補助サイリスタ領域■をも主電流
が流れつづけるためであることが見出された。

すなわち、ターンオフ時間は補助サイリスタのターンオ
フ時間により決っていたわけである。

この発明は、サイリスタのターンオン後、補助サイリス
タに流れる主電流をしゃ断することにより、ラツチング
電流が小さくターンオン開始電圧も高くかつターンオフ
時間の短かいサイリスタを実現することを目的とするも
のである。

以下この発明について説明する。

第３図はこの発明の一実施例を示す構成図で、補助サイ
リスタ領域■のｎ層６の補助電極９と、ｐ層４の電極９
′間に１乃至複数個ダイオードＤ１，Ｄ２，・・・・・
・、Ｄｎを直列に図示の方向に接続したことを特徴とす
る。

この構造では、ターンオン時のゲート電流は図中の点線
で示すごとく、オーミツク電極１０−ｎ層６−補助電極
９−ダイオードＤ１，Ｄ２，・・・・・・、Ｄｎ−電極
９′−ｎ層５−オーミツク電極８の順路で流れる。

このゲート電流によって補助サイリスタ■がターンオン
する。

このため、主電流Ｉａは補助サイリスタ■−ダイオード
Ｄ１，Ｄ２，・・・・・・、Ｄｎ−電極９′を経て、主
サイリスタ■のｎ層５に流入し、主サイリスタ■をター
ンオンさせる。

この結果、主サイリスタ■は導通状態に入る。

この場合補助サイリスタ■を流れる電流回路の抵抗は、
直列に入ったダイオードＤ１，Ｄ２・・・・・・、Ｄｎ
のため（特にその拡散電位約０．６Ｖ／個のため）主サ
イリスタ■の主電流通路の抵抗にくらべ極めて大きいの
で、補助サイリスタ■を流れる電流は減少し、しゃ断さ
れる。

この結果、ターンオフ時には補助サイリスタ■ほすでに
オフ状態にあるため、ターンオフ時間は主サイリスタ■
のそれによって定まることとなる。

一例として第１図に示す耐圧２５００Ｖのサイリスタに
おいて、（Ａ）全領域に金を拡散したロット、（Ｂ）主
サイリスタ領域■のみ金を前記（Ａ）の場合と同一条件
で拡散したロットの二つを製造した。

（Ａ）ロットはターンオフ時間は２５〜３０μｓであっ
たが、ラツチング電流は数Ａであった。

（Ｂ）ロットはラツチング電流は数ｍＡであったが、タ
ーンオフ時間は７０〜１００μｓであった。

この（Ｂ）ロットを第３図の構造として、ダイオード１
個入れた場合、そのターンオフ時間は３０μＳ以下にな
るものがほとんどであった。

また、ダイオードを２個あるいは３個と増やすことによ
り全数がターンオフ時間が２５〜３０μｓに短縮された
。

以上詳細に説明したように、この発明は点弧用の補助サ
イリスタ側に新たに第５の電極を形成し、これと第３の
電極との間にダイオードを接続したので、ラツチング電
流を増加させることなくターンオフ時間を短かくするこ
とができる。

さらに補助サイリスタの電極増幅率を主サイリスタの電
流増幅率より大きくしたものは、さらにラツチング電流
が小さくなり、ｄｉ／ｄｔ耐量を増大させることができ
る。

【図面の簡単な説明】

第１図は従来の補助サイリスタ形サイリスタの断面図、
第２図は同じくラツチング電流を減少させる構造の一例
を示す断面図、第３図はこの発明の一実施例の構成を示
す断面図である。図中、１は半導体ペレット、２〜５はｐ，ｎ，ｐ、ｎ層
、６はｎ層、７，８、１０はいずれもオーミツク電極、
９は補助電極、９′は電極、Ｄ１〜Ｄｎはダイオードで
ある。なお、図中の同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】１第１の導電形を有する第１層と、この第１層に隣接
しｐｎ接合を形成する第２層と、この第２層に隣接し前
記第１層と同じ導電形を有しかつ前記第２層との間にｐ
ｎ接合を形成する第３層と、この第３層の一部にそれと
隣接して形成され前記第１層と反対の導電形を有しかつ
前記第３層との間にｐｎ接合を形成する第４層と、前記
第３層に前記第４層と離れて設けられ前記第４層と同じ
導電形を有しかつ前記第３層との間にｐｎ接合を形成す
る第５層と、前記第１層に形成された第１の電極と、前
記第４層に形成された第２の電極と、前記第５層に形成
された第３の電極と、前記第３層の第５層に近接した位
置に設けられた第４の電極と、前記第３層の第４層に近
接した位置に設けられた第５の電極と、前記第３の電極
と第５の電極の間に第３の電極から第５の電極の方向が
順方向になるように直列接続されたダイオードとからな
ることを特徴とする半導体装置。２第１層、第２層、第３層、第５層からなる補助サイ
リスタの電流増幅率を、第１層、第２層、第３層、第４
層からなる主サイリスタの電流増幅率より大きくしたこ
とを特徴とする前記特許請求の範囲１に記載の半導体装
置。