JPS583229A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS583229A JPS583229A JP56101590A JP10159081A JPS583229A JP S583229 A JPS583229 A JP S583229A JP 56101590 A JP56101590 A JP 56101590A JP 10159081 A JP10159081 A JP 10159081A JP S583229 A JPS583229 A JP S583229A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000007689 inspection Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特にマスク合
せ方法に関する。
せ方法に関する。
半導体素子製造ニーでは数回のホトエ、チングエ租を行
うため、ホトマスクのＩ譬ターンと基板のΔターンとの
相対的な位置合せ（マスク合せ）が必要である。
うため、ホトマスクのＩ譬ターンと基板のΔターンとの
相対的な位置合せ（マスク合せ）が必要である。
このマスク合せでは、゛ｉマスク基板を数十声千行に離
し、その５拡大僚を顕微鏡でみながらＸ軸、Ｙ軸及び回
転を合せ、次１’（マスクと基板を密着させ露光する。
し、その５拡大僚を顕微鏡でみながらＸ軸、Ｙ軸及び回
転を合せ、次１’（マスクと基板を密着させ露光する。
このマスク合、せを自動的に行う方法として、従来、第
１図に示すように１基板に対して例えば十字形の位置合
せマーク（ターｒ、））Ｊをノ譬ターニイグし、このマ
ーク１に対しマスクに設けられたマーク１と相似形の位
置合せマーり２を合せこむ方法がある。
１図に示すように１基板に対して例えば十字形の位置合
せマーク（ターｒ、））Ｊをノ譬ターニイグし、このマ
ーク１に対しマスクに設けられたマーク１と相似形の位
置合せマーり２を合せこむ方法がある。
しかしながら、このようなマスク合せ方法では、ノ臂タ
ーニングの寸法が正確であれば位置合せが容易であるが
、例えば基板のマーク１が大きく仕上り、一方マスクの
マーク２が小さく仕上った場合には位置合せが困難とな
る。従って、例えば第２図に示すように１基板の！−り
１内にマスクのマーク２が入っていても、Ｘ軸方向にお
いてずれが生じることがあり、合せ精度が低下する。
ーニングの寸法が正確であれば位置合せが容易であるが
、例えば基板のマーク１が大きく仕上り、一方マスクの
マーク２が小さく仕上った場合には位置合せが困難とな
る。従って、例えば第２図に示すように１基板の！−り
１内にマスクのマーク２が入っていても、Ｘ軸方向にお
いてずれが生じることがあり、合せ精度が低下する。
このような場合には、合せマーク上では可でありて４、
／臂ターン内部では不可となることがあり、検査工１の
作業性が著しく低下する。
／臂ターン内部では不可となることがあり、検査工１の
作業性が著しく低下する。
この発明は上記実情に鑑みてなされたもので、その目的
社、マスク合せの精度が向上すると共に、検麦工１の作
業性を向上させる仁とのできる半導体装置の製造方法を
提供することＫある。
社、マスク合せの精度が向上すると共に、検麦工１の作
業性を向上させる仁とのできる半導体装置の製造方法を
提供することＫある。
以下、図面を参照してこの発明の一実施例を説明する。
第３図において、ＸＸは半導体基板に／ｆターエンダさ
れた十字蓋の位置合せマークで、このマーク１１のＸ方
向及びＸ方向の翼片の端部はそれぞれ拡大形成されてシ
シ幅広部１１＆が設けられている。一方、１２はマスク
ＫＡターニングされた十字形の位置合せ！−りである。
れた十字蓋の位置合せマークで、このマーク１１のＸ方
向及びＸ方向の翼片の端部はそれぞれ拡大形成されてシ
シ幅広部１１＆が設けられている。一方、１２はマスク
ＫＡターニングされた十字形の位置合せ！−りである。
このマーク１２のＸ方向及びＹ方向それぞれの翼片０
＠ ａ ＊ ａ 、上記基板のマーク１１における幅広
部１１ｈの輻ｄｍよシ狭く、かつ幅狭部１１ｂの幅ａｍ
よ〉広くなりている。
＠ ａ ＊ ａ 、上記基板のマーク１１における幅広
部１１ｈの輻ｄｍよシ狭く、かつ幅狭部１１ｂの幅ａｍ
よ〉広くなりている。
すなわち、この爽施儒におけるマスク合せ方法において
社、マスクのマーク１１０四方端部を基板のマーク１１
０幅広部１１ ａＫ合せζむと共に１マーク１１の側線
とマーク１２０輻狭部１１ｂの側線とのずれを見ながら
位置合せを行うものである。つｔ’、”’−り１２０１
つの翼片につき、マーク１１０幅広部１１ａと幅狭部１
１ｂとの２段階の位置合せを行うものである。従って、
例えば基板のマーク１１が大きく仕上がるようなことが
あっても、位置合せのばらつきがなくなシ、一定値以内
の合せ精度が可能となり、検査１福の作業性が向上する
。
社、マスクのマーク１１０四方端部を基板のマーク１１
０幅広部１１ ａＫ合せζむと共に１マーク１１の側線
とマーク１２０輻狭部１１ｂの側線とのずれを見ながら
位置合せを行うものである。つｔ’、”’−り１２０１
つの翼片につき、マーク１１０幅広部１１ａと幅狭部１
１ｂとの２段階の位置合せを行うものである。従って、
例えば基板のマーク１１が大きく仕上がるようなことが
あっても、位置合せのばらつきがなくなシ、一定値以内
の合せ精度が可能となり、検査１福の作業性が向上する
。
賞、上記位置合せマーク１１．１１の形状は第３図のも
のに限定するもので杜なく、任意の形状であってよい。
のに限定するもので杜なく、任意の形状であってよい。
要は、Ｘ軸、Ｙ軸の少なくともいずれか一方向において
、基板の位置合せ！−りの幅とマスクの位置合せ！−り
の幅との大小関係が逆転するような領域があればよい。
、基板の位置合せ！−りの幅とマスクの位置合せ！−り
の幅との大小関係が逆転するような領域があればよい。
また、このような領域を順次設叶、３段階以上の位置合
せを行うことも可能である。
せを行うことも可能である。
以上のようＫこの発明によれば、Ｘ軸、Ｙ軸の少なくと
もいずれか一方向において、基板の位置合せマークの幅
とマスクの位置合せ！−りの幅との大小関係が逆転すゐ
ような領域を設けるようにしたので、マスク合せの精度
が向上すると共に１検査工寝の作業性が向上する。
もいずれか一方向において、基板の位置合せマークの幅
とマスクの位置合せ！−りの幅との大小関係が逆転すゐ
ような領域を設けるようにしたので、マスク合せの精度
が向上すると共に１検査工寝の作業性が向上する。
第１図は従来のマスク合せ方法における位置合せマーク
の形状を示す平面図、第２図は上記マーりの合せずれを
説明するための平面図、第３図はこの発＠ＩＱ −１１
１１１＠に係る位置合せマークの形状を示す千＊ｇであ
る。 Ｉ Ｊ−・・位置合せマーク（基板側）、１２・・・位
置合せマーり（マスク側） 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
の形状を示す平面図、第２図は上記マーりの合せずれを
説明するための平面図、第３図はこの発＠ＩＱ −１１
１１１＠に係る位置合せマークの形状を示す千＊ｇであ
る。 Ｉ Ｊ−・・位置合せマーク（基板側）、１２・・・位
置合せマーり（マスク側） 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 半導体基１ｉＫ設けられた第１種の位置合せマークとマ
スクに設けられた第２種の位置合せマークとを合せるこ
とＫよりマスク合せを行う半導体装置の製造方法におい
て、Ｘ軸方向、Ｙ軸方向の少なくともいずれか一方向の
第１の領域における前記第１種の位置合せ！−りの幅と
前記第２種の位置合せｉ−りの幅との大小関係が、第２
の領域において逆転するように構成されたマスクを用い
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101590A JPS583229A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101590A JPS583229A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583229A true JPS583229A (ja) | 1983-01-10 |
Family
ID=14304593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101590A Pending JPS583229A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583229A (ja) |
-
1981
- 1981-06-30 JP JP56101590A patent/JPS583229A/ja active Pending
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