JPS5831418A - デイジタル移相回路 - Google Patents
デイジタル移相回路Info
- Publication number
- JPS5831418A JPS5831418A JP56130751A JP13075181A JPS5831418A JP S5831418 A JPS5831418 A JP S5831418A JP 56130751 A JP56130751 A JP 56130751A JP 13075181 A JP13075181 A JP 13075181A JP S5831418 A JPS5831418 A JP S5831418A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- counter
- binary
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010363 phase shift Effects 0.000 claims description 15
- 238000010304 firing Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/084—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters using a control circuit common to several phases of a multi-phase system
- H02M1/0845—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters using a control circuit common to several phases of a multi-phase system digitally controlled (or with digital control)
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/292—Modifications for introducing a time delay before switching in thyristor, unijunction transistor or programmable unijunction transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/145—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/155—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/162—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only in a bridge configuration
- H02M7/1623—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only in a bridge configuration with control circuit
- H02M7/1626—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only in a bridge configuration with control circuit with automatic control of the output voltage or current
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/525—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency
- H02M7/527—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation
- H02M7/529—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation using digital control
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Control Of Voltage And Current In General (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタ電力変換器におけるディジタル移相
回路に関する。
回路に関する。
′ 従来、この種ディジタル移相回路として第１図に示
す方式が提案されている。図において、７はサイリスタ
式電力変換装置で３相交流電源Ｕ、Ｖ、Ｗと直流電圧地
学Ｐ、Ｎとの間に接続されたサイリスタ１ないし６（Ｔ
Ｕ＃ＴＺｔＴＶｔＴＸＩＴＶ、ＴＹ）から構成される。
す方式が提案されている。図において、７はサイリスタ
式電力変換装置で３相交流電源Ｕ、Ｖ、Ｗと直流電圧地
学Ｐ、Ｎとの間に接続されたサイリスタ１ないし６（Ｔ
Ｕ＃ＴＺｔＴＶｔＴＸＩＴＶ、ＴＹ）から構成される。
１９は前記サイリスタ１および４に対する移相回路、１
０は２．進方。
０は２．進方。
ウンタで入力クロック８をカウントし、２進出力１８を
出力する。ここで前記２進カウンタ１０の動作サイクル
周期は、例えばＰＬＬ （フェイズμツクドループ、図
書せず）Ｋより三相交流電竺の一つの相の周期と一致し
ている。。１２は２進カウイタ１０の２進出力１８のう
ち、最上位の１でツ□ トを除く他の２７ ）０２進出
力１１とサイリ３−の点弾什相基準４０（２進数値）と
を比較し、他のビット１１の値が点弧位相基準４０の値
をこえた時出力１３に論理“１”出力を発生するディジ
タル比較器である。また、１４はディジタル比較器１２
の出力１３に応答してパルスを発生し、このパルスを２
進出力１８のうち最上位ビット信号１５によって出力１
６、または１７のいずれかに交互に分配するパルス回路
でそのパルス回路１４の出力１６、および１７は電力増
幅され、それぞれサイリスタ１および４の点弧信号とな
る。２９はサイリスタ２と５に対する移相回路で前記移
相回路１９と同様の回路動作を行うものである。但し、
リセット回路４１を具備し、２進出力１８が電気角で６
０’の時点でパルスを発生し、２進カウンタ２０をリセ
ットする。３９はサイリスタ３と６に対する移相回路で
前記移相回路１９と同様の動作を行う。しかし、リセッ
ト回路４２はカウンタの２進出力１８が電気角で１２０
°′の時点でパルスを発生し、２進カウンタ３０をリセ
ットする。
出力する。ここで前記２進カウンタ１０の動作サイクル
周期は、例えばＰＬＬ （フェイズμツクドループ、図
書せず）Ｋより三相交流電竺の一つの相の周期と一致し
ている。。１２は２進カウイタ１０の２進出力１８のう
ち、最上位の１でツ□ トを除く他の２７ ）０２進出
力１１とサイリ３−の点弾什相基準４０（２進数値）と
を比較し、他のビット１１の値が点弧位相基準４０の値
をこえた時出力１３に論理“１”出力を発生するディジ
タル比較器である。また、１４はディジタル比較器１２
の出力１３に応答してパルスを発生し、このパルスを２
進出力１８のうち最上位ビット信号１５によって出力１
６、または１７のいずれかに交互に分配するパルス回路
でそのパルス回路１４の出力１６、および１７は電力増
幅され、それぞれサイリスタ１および４の点弧信号とな
る。２９はサイリスタ２と５に対する移相回路で前記移
相回路１９と同様の回路動作を行うものである。但し、
リセット回路４１を具備し、２進出力１８が電気角で６
０’の時点でパルスを発生し、２進カウンタ２０をリセ
ットする。３９はサイリスタ３と６に対する移相回路で
前記移相回路１９と同様の動作を行う。しかし、リセッ
ト回路４２はカウンタの２進出力１８が電気角で１２０
°′の時点でパルスを発生し、２進カウンタ３０をリセ
ットする。
この様な構成から成る従来装置において、以下その動作
を説明する。２推カウジタ１００２進数値出力１１（カ
ウンタ１０の全ビット出方１８のうち最上位ビット１５
を除いたもの）をアナログ量的に示したのが第２図９の
カウンタ出力１１１であり、１８０°ごとにカウントア
ツプをくり返す。
を説明する。２推カウジタ１００２進数値出力１１（カ
ウンタ１０の全ビット出方１８のうち最上位ビット１５
を除いたもの）をアナログ量的に示したのが第２図９の
カウンタ出力１１１であり、１８０°ごとにカウントア
ツプをくり返す。
第２図（ｂｌは２進カウンタ１０の最上位ビット出力１
５で、その周期は三相交流電源周期と同期している。
５で、その周期は三相交流電源周期と同期している。
今、点弧位相基準４０をアナログ量１４０のように第２
図ａの如く示すとすれば、カウンタ出力１１１ゆ電源周
期の１サイクル（すなわち最上位ビット１５の１サイク
ル）の間にαｌとα４の位相時点において位相基準レベ
ル１４０をよぎる。
図ａの如く示すとすれば、カウンタ出力１１１ゆ電源周
期の１サイクル（すなわち最上位ビット１５の１サイク
ル）の間にαｌとα４の位相時点において位相基準レベ
ル１４０をよぎる。
この時ディジタル比較器１２は応答し出力１３に信号を
発生し、パルス回路′１４は２個のパルスを発生する。
発生し、パルス回路′１４は２個のパルスを発生する。
前記２つのパルスは最上位ビット信号１５（第２図（ｂ
））によって出力１６仁１７に分配され第２図（Ｃ）、
および（ｆ）に示すパルス出力を発生しそれぞれのサイ
ｊスタ１と４０点弧信号を発生する゛ものであった。上
記がサイリスタ１％及び４に対する移相回路１９の動作
で他のサイリスタ・２゜５、および３．４に対する移相
回路２９および３９においても、上述の位相回路１９と
同一の動作をするものである。但し、２進カウンタ２０
はリセット回路４１によって２進カウンタ１０が６０°
の時点でリセットされ、更に、他の２進カウンタ３０も
リセット回路４２によって２進カウンタ１０が１２０°
の時点でり、セットされる。その結果カウンタ゛出力２
１、および３１は第２図゛ａのカラシタ出力１２１およ
び１３１に示すごとく２進カウンタ１０のカウンタ出力
１１１よりそれぞれ６０°あるいは１２０°ずれた出カ
バターンとなる。そしプ最終出力２６，２７，３６．３
７は、それぞれ第２−の（ｄ） 、 （ｅ） 、 （ｇ
） 、 （ｈ） ＩＣ示す如くになり、各サイリスタ２
，５，３，６．の点弧信号を出力するものであった。
））によって出力１６仁１７に分配され第２図（Ｃ）、
および（ｆ）に示すパルス出力を発生しそれぞれのサイ
ｊスタ１と４０点弧信号を発生する゛ものであった。上
記がサイリスタ１％及び４に対する移相回路１９の動作
で他のサイリスタ・２゜５、および３．４に対する移相
回路２９および３９においても、上述の位相回路１９と
同一の動作をするものである。但し、２進カウンタ２０
はリセット回路４１によって２進カウンタ１０が６０°
の時点でリセットされ、更に、他の２進カウンタ３０も
リセット回路４２によって２進カウンタ１０が１２０°
の時点でり、セットされる。その結果カウンタ゛出力２
１、および３１は第２図゛ａのカラシタ出力１２１およ
び１３１に示すごとく２進カウンタ１０のカウンタ出力
１１１よりそれぞれ６０°あるいは１２０°ずれた出カ
バターンとなる。そしプ最終出力２６，２７，３６．３
７は、それぞれ第２−の（ｄ） 、 （ｅ） 、 （ｇ
） 、 （ｈ） ＩＣ示す如くになり、各サイリスタ２
，５，３，６．の点弧信号を出力するものであった。
従って、従来のディジタル移相回路の構成は同一の回路
を各相につき１組づつ、つまり３組必要であり、６相電
源の装置に拡張する場合には６組必要となる。また、位
相制御の分解能を上げるために２進カウンタのビット数
を増やそうとすると各組ともカウンタ、および比較器の
部品が増加し複雑高価となるなどの欠点があった。
を各相につき１組づつ、つまり３組必要であり、６相電
源の装置に拡張する場合には６組必要となる。また、位
相制御の分解能を上げるために２進カウンタのビット数
を増やそうとすると各組ともカウンタ、および比較器の
部品が増加し複雑高価となるなどの欠点があった。
本発明は上記の欠点を除去するためになされたもので、
カウンタのカウント数値を３６０°期間で６×２Ｎ（Ｎ
は任意）に選び３つの移相回路のカウンタ、およびコン
パレータの大部分の共通化をはかり、各相対応の部分を
少なくすることにより部品数を低減することを目的とし
たディジタル位相回路を提供することを目的とする。
カウンタのカウント数値を３６０°期間で６×２Ｎ（Ｎ
は任意）に選び３つの移相回路のカウンタ、およびコン
パレータの大部分の共通化をはかり、各相対応の部分を
少なくすることにより部品数を低減することを目的とし
たディジタル位相回路を提供することを目的とする。
以下、本発明の一実一例を第３図について説明する。図
において５０はＮビットの２進カランタでクロック５３
により動作する。５１は６進リングカウンタで３つの８
力信号２１５，５６．５７を有しＮビット２進カウンタ
５０ＯＮビツト出力 。
において５０はＮビットの２進カランタでクロック５３
により動作する。５１は６進リングカウンタで３つの８
力信号２１５，５６．５７を有しＮビット２進カウンタ
５０ＯＮビツト出力 。
５５のうち最上位ビット信号５４によって動作する。５
２はＮビットディジタル比較器で、２進カウンタ５０の
２進Ｎビツト出力５５と、位相基準信号２４０のＮ＋２
ビツトのうち上位２ビツトを除いた下位Ｎビットを比較
し、２進Ｎピツト出力５５が位相基準信号２４０をこえ
た時論理出力５８を出力する。２１２，２２２，２３２
はそれぞれ２ビツトデイジタル比較器で例えば、ディジ
タル比較器２１２には、６進リングカウンタ５８１の出
力５６，５７の排他的論理和６３の出力６０と６進、リ
ングカウンタ５１の出力５７，２１５の排他的論理和６
３の出力信号６１を１組の２進２ビツト信号７４として
入力し、一方の２進２ビツト信号１１が他の２進２ビツ
ト信号７４よりも大きい時、あるいは等しくて、かつ論
理出力５８が与えられた時２ビツトデイジタル比較器２
１２の出力２１３に論理信号を発生する。別の２ビツト
デイジタル比較器、２２２は排他的論理出力６３０２組
の出力信号６１と６２を１組の２進２ビツト信号７２と
して入力し、他の２進２ビツト信号７４を他の１組の２
進２ビツト信号として入力し、前記、２組の２ビット信
号の間において信号７２が信号７４よりも大きい時、ま
たは等しくて、かつ信号５８が与えられた時に出力２２
３に論理出力信号を発生する。このようにして２ビット
ディジタル信号２３２についても同様に２組の２進２ビ
ツト信号７３、及びγ４を入力とし、信号７３が７４よ
り大きい時、または等しくてかつ信号５８が与えられた
時出力２３２に論理出力信号を発生する。また、パルス
回路２１４，２２４，２３４は第１図におけるパルス回
路Ｉ４，２４．３４と同一の回路で、それぞれ入力信号
２１３，２２３゜２３３によりパルス信号を発生する。
２はＮビットディジタル比較器で、２進カウンタ５０の
２進Ｎビツト出力５５と、位相基準信号２４０のＮ＋２
ビツトのうち上位２ビツトを除いた下位Ｎビットを比較
し、２進Ｎピツト出力５５が位相基準信号２４０をこえ
た時論理出力５８を出力する。２１２，２２２，２３２
はそれぞれ２ビツトデイジタル比較器で例えば、ディジ
タル比較器２１２には、６進リングカウンタ５８１の出
力５６，５７の排他的論理和６３の出力６０と６進、リ
ングカウンタ５１の出力５７，２１５の排他的論理和６
３の出力信号６１を１組の２進２ビツト信号７４として
入力し、一方の２進２ビツト信号１１が他の２進２ビツ
ト信号７４よりも大きい時、あるいは等しくて、かつ論
理出力５８が与えられた時２ビツトデイジタル比較器２
１２の出力２１３に論理信号を発生する。別の２ビツト
デイジタル比較器、２２２は排他的論理出力６３０２組
の出力信号６１と６２を１組の２進２ビツト信号７２と
して入力し、他の２進２ビツト信号７４を他の１組の２
進２ビツト信号として入力し、前記、２組の２ビット信
号の間において信号７２が信号７４よりも大きい時、ま
たは等しくて、かつ信号５８が与えられた時に出力２２
３に論理出力信号を発生する。このようにして２ビット
ディジタル信号２３２についても同様に２組の２進２ビ
ツト信号７３、及びγ４を入力とし、信号７３が７４よ
り大きい時、または等しくてかつ信号５８が与えられた
時出力２３２に論理出力信号を発生する。また、パルス
回路２１４，２２４，２３４は第１図におけるパルス回
路Ｉ４，２４．３４と同一の回路で、それぞれ入力信号
２１３，２２３゜２３３によりパルス信号を発生する。
そして、パルス回路２１４で発生した前記パルスは信号
２１５によって出力２１６または２１７のいずれかの端
子へ出力し、パルス回路２２４で発生したパルスは信号
２２５によって出力２２６または２２７のいずれかへ出
力され、パルス回路２３４で発生したパルスも同様に信
号２３５によって出力２３６゜２３７のいずれかへ出力
される。そして各出力信号２１６，２１７，２２６，２
２７，２３６．。
２１５によって出力２１６または２１７のいずれかの端
子へ出力し、パルス回路２２４で発生したパルスは信号
２２５によって出力２２６または２２７のいずれかへ出
力され、パルス回路２３４で発生したパルスも同様に信
号２３５によって出力２３６゜２３７のいずれかへ出力
される。そして各出力信号２１６，２１７，２２６，２
２７，２３６．。
２３７は電力増幅されて第１図のサイリスタ式電力変換
器７に示す各サイリスタの点弧信号となる。
器７に示す各サイリスタの点弧信号となる。
この様に構成された第３図において第４図の要部波形を
参照して以下に動作を説明する。まず、５０はＮビット
２進カウンタでクロック５３によってカウント動作を行
なう。６進リングカウンタ５１はＮビット２進カウンタ
５０の出力５５のうち最上位ビット５４の立下りで動作
しその出力５６゜５７．２１５は第４図（ｂｌ 、 （
Ｃ１、（ｄｌの如きタイミング動作をとる。２′つのカ
ウンタ回路５０．５１はＰＬＬ回路（図示せず）によっ
て交流電源と同期しており、６進リングカウンタ５１の
各出力周期は交流電源周期と一致する。すなわち、６進
リングカウンタ５１の出力は６０°毎に順次変化する。
参照して以下に動作を説明する。まず、５０はＮビット
２進カウンタでクロック５３によってカウント動作を行
なう。６進リングカウンタ５１はＮビット２進カウンタ
５０の出力５５のうち最上位ビット５４の立下りで動作
しその出力５６゜５７．２１５は第４図（ｂｌ 、 （
Ｃ１、（ｄｌの如きタイミング動作をとる。２′つのカ
ウンタ回路５０．５１はＰＬＬ回路（図示せず）によっ
て交流電源と同期しており、６進リングカウンタ５１の
各出力周期は交流電源周期と一致する。すなわち、６進
リングカウンタ５１の出力は６０°毎に順次変化する。
そして２進カウンタ５０も６０°ごとに２Ｎ までカウ
ントアツプをくり返す。
ントアツプをくり返す。
さて６進リングカウンタ５１の出力５６と５７及び５７
と２１５の各排他的論理和６３の出力をそれぞれ６０．
６１とし、他の出力信号５６と２１５の排他的論理和６
３の反転信号を６２とすれば、各信号６０．６１．６２
は第４図（ｅ） ｔ （ｆ） 。
と２１５の各排他的論理和６３の出力をそれぞれ６０．
６１とし、他の出力信号５６と２１５の排他的論理和６
３の反転信号を６２とすれば、各信号６０．６１．６２
は第４図（ｅ） ｔ （ｆ） 。
（ｇ）の如＜６０°ずつ、ずれた６０°幅のパルスとな
る。
る。
排他、的論理和６３の出力６０を下位、６１を上位とす
る２ビツトの数値７１を考えるとその信号７１はＯｏか
ら６０°の期間で２進＠Ｏ′″、６００〜１２０期間で
２進”１″、また１２０から１８０ の期間で２進”２
″を示し、以上を１８０°ととＫくり返している。この
２ビツトの出カフ１を２進カウンタ５０の出力Ｎビット
の上位に追加したＮ＋２ビツトの数値を考え、これをア
ナログ量的に示すと第４図（ｈ）の３１１の如く１８０
°ごとに２Ｎ×３までカウントアツプする波形となる。
る２ビツトの数値７１を考えるとその信号７１はＯｏか
ら６０°の期間で２進＠Ｏ′″、６００〜１２０期間で
２進”１″、また１２０から１８０ の期間で２進”２
″を示し、以上を１８０°ととＫくり返している。この
２ビツトの出カフ１を２進カウンタ５０の出力Ｎビット
の上位に追加したＮ＋２ビツトの数値を考え、これをア
ナログ量的に示すと第４図（ｈ）の３１１の如く１８０
°ごとに２Ｎ×３までカウントアツプする波形となる。
さらにＮ＋２ビツトの位相基準信号２４０を第４図（ｈ
）の位相基準レベル３４０としてアナログ量的に示すと
位相基準レベル３４０と信号３１１の関係は第２図（ａ
）の位相基準レベル１４０と信号１１１との関係と同一
である。また、第４図（ｄｌすなわち第３図の信号２１
５を第４図（ｉｌとして再掲すると第４図の（ｉ）と第
２図の（ｂ）も同一、すなわち第３図の信号２１５と第
１図の信号１５も同一の関係であることがわかる。さて
、第３図の信号２１２は２ビツトデイジタル比較器、５
２はＮビットのディジタル比較器であり、この２つの比
較器２１２と５２は第４図（ｈ）の波形３１１とレベル
３４０の比較を行なっていることになる。すなわち、Ｎ
＋２ビツトの信舟３１１の上位２ビツト７１とＮ＋２ビ
ツトの位相基準信号２４０の上位２ビット信号７４が２
ビツトデイジタル比較器２１２で比較され、信号７１の
方が大きければ前記ディジタル比較器２１２は出力信号
２１３に論理出方を発生する。もし信号Ｔ１と１４が等
しい場合は、Ｎビットディジタル比較器５２の出力５８
が論理出力を発生しているとき、すなわち信号３１１の
下位Ｎビット５５が位相基準信号２４０の下位Ｎビット
よりも大きい時に２ビツトデイジタル比較器２１２は出
力２１３に論理出力を発生する。従って２つの比較器２
１２と５２の動作は第１図の比較器１２と同一の動作を
し、出力信号２１３と１３も同一信号となる。
）の位相基準レベル３４０としてアナログ量的に示すと
位相基準レベル３４０と信号３１１の関係は第２図（ａ
）の位相基準レベル１４０と信号１１１との関係と同一
である。また、第４図（ｄｌすなわち第３図の信号２１
５を第４図（ｉｌとして再掲すると第４図の（ｉ）と第
２図の（ｂ）も同一、すなわち第３図の信号２１５と第
１図の信号１５も同一の関係であることがわかる。さて
、第３図の信号２１２は２ビツトデイジタル比較器、５
２はＮビットのディジタル比較器であり、この２つの比
較器２１２と５２は第４図（ｈ）の波形３１１とレベル
３４０の比較を行なっていることになる。すなわち、Ｎ
＋２ビツトの信舟３１１の上位２ビツト７１とＮ＋２ビ
ツトの位相基準信号２４０の上位２ビット信号７４が２
ビツトデイジタル比較器２１２で比較され、信号７１の
方が大きければ前記ディジタル比較器２１２は出力信号
２１３に論理出方を発生する。もし信号Ｔ１と１４が等
しい場合は、Ｎビットディジタル比較器５２の出力５８
が論理出力を発生しているとき、すなわち信号３１１の
下位Ｎビット５５が位相基準信号２４０の下位Ｎビット
よりも大きい時に２ビツトデイジタル比較器２１２は出
力２１３に論理出力を発生する。従って２つの比較器２
１２と５２の動作は第１図の比較器１２と同一の動作を
し、出力信号２１３と１３も同一信号となる。
また信号２１５と信号１５（第１図）も同一であるか・
ら、第１図１４と同一のパルス回路２１４を用いること
により出力２１６と２１７には第１図の信号１６．１７
と同一のパルスが得られる（第４図（ｊ）、（ホ））。
ら、第１図１４と同一のパルス回路２１４を用いること
により出力２１６と２１７には第１図の信号１６．１７
と同一のパルスが得られる（第４図（ｊ）、（ホ））。
次に信号６１を下位、信号６２を上位とし２ビツトの数
値７２を考えると、６００から１２０’の期間で２進１
０”、１２００から１８．０’の期間で２進゛ｌ”、１
８０’から２４００の期間で２進″２”を示し、これを
１８０°ごとにくり返している。従って信号７２は信号
７１を６０°だけ遅らせたものと一致する。この２ビツ
トの信号Ｔ２をＮビット２進カウンタ５０のＮビット出
力の上位に追加したＮ＋２ビツトの数値を考え、これを
アナログ量的に示すと第４図（ｈｌの波形３２１の如く
波形３１１と全く相似で６０°おくれたカウンタ波形と
なる。従って２ビツトデイジタル比較器２２２とＮビッ
トディジタル比較器５２との組合せで波形３２１と位相
基準レベル３４０の比較を行なうと第１図のディジタル
比較器２２と同一の動作を行なうので信号２２３と信号
２３（第１図〕は一致することがわかる。また、信号５
６の反転信号２２５は信号２１５（第４図（ｉ））を６
０°遅らせたものと一致する。従って信号２２５と信号
２５（第 図）も一致する。ここで第１図のパルス回路
２４と同一のパルス回路２２４を用いることｋよって出
力２２６と２２７は第１図の出力２６゜２７と同一とな
る。最後に信号６２を下位、信号６０を上位とする２ビ
ツトの数値７３を与えると１２０’ から１８０’ｆ）
期１１Ｊは２進”Ｏ”、１８ｏ０から２４０°の期間で
２進“ビ、２４０’から３００ ”の期間で２進“２”
を示し、これを１８００ごとにくり返す。従って信号７
３は信号７１を１２００だけ遅らせたものと一致する。
値７２を考えると、６００から１２０’の期間で２進１
０”、１２００から１８．０’の期間で２進゛ｌ”、１
８０’から２４００の期間で２進″２”を示し、これを
１８０°ごとにくり返している。従って信号７２は信号
７１を６０°だけ遅らせたものと一致する。この２ビツ
トの信号Ｔ２をＮビット２進カウンタ５０のＮビット出
力の上位に追加したＮ＋２ビツトの数値を考え、これを
アナログ量的に示すと第４図（ｈｌの波形３２１の如く
波形３１１と全く相似で６０°おくれたカウンタ波形と
なる。従って２ビツトデイジタル比較器２２２とＮビッ
トディジタル比較器５２との組合せで波形３２１と位相
基準レベル３４０の比較を行なうと第１図のディジタル
比較器２２と同一の動作を行なうので信号２２３と信号
２３（第１図〕は一致することがわかる。また、信号５
６の反転信号２２５は信号２１５（第４図（ｉ））を６
０°遅らせたものと一致する。従って信号２２５と信号
２５（第 図）も一致する。ここで第１図のパルス回路
２４と同一のパルス回路２２４を用いることｋよって出
力２２６と２２７は第１図の出力２６゜２７と同一とな
る。最後に信号６２を下位、信号６０を上位とする２ビ
ツトの数値７３を与えると１２０’ から１８０’ｆ）
期１１Ｊは２進”Ｏ”、１８ｏ０から２４０°の期間で
２進“ビ、２４０’から３００ ”の期間で２進“２”
を示し、これを１８００ごとにくり返す。従って信号７
３は信号７１を１２００だけ遅らせたものと一致する。
この２ビツトの信号１３をＮビット２進カウンタ５０の
Ｎビット出力５５の上位に追加したＮ＋２ビツトの数値
を考え、これをアナログ量的に示すと第４図（ｈｌ波形
３３１のごとく波形３１１と全く相似で１２０°おくれ
だ波形となる。従って２ビツトデイジタル比較器２３２
とＮビットディ、ジタル比較器５２との組合せで波形３
３１と位相基準レベル３４０の比較を行なうと第１図の
ディジタル比較器３２と同一の動作を行なうので信号２
３３と信号３３（第１図）は一致する、また、信号５７
の反転信号２１５（第４図（ｉ））を１２０°遅らせた
ものと一致し、信号２５（第１図）とも一致する。ここ
で第１図のパルス回・路３４と同一のパルス回路２３４
を用いることによって、出力２３６、と２３７は第１図
の出力３６．３７と同一となる。以上説明したようｌｌ
Ｃ第３図の本発明と第１図とは全く同一の出力信号を発
明することがわかる。
Ｎビット出力５５の上位に追加したＮ＋２ビツトの数値
を考え、これをアナログ量的に示すと第４図（ｈｌ波形
３３１のごとく波形３１１と全く相似で１２０°おくれ
だ波形となる。従って２ビツトデイジタル比較器２３２
とＮビットディ、ジタル比較器５２との組合せで波形３
３１と位相基準レベル３４０の比較を行なうと第１図の
ディジタル比較器３２と同一の動作を行なうので信号２
３３と信号３３（第１図）は一致する、また、信号５７
の反転信号２１５（第４図（ｉ））を１２０°遅らせた
ものと一致し、信号２５（第１図）とも一致する。ここ
で第１図のパルス回・路３４と同一のパルス回路２３４
を用いることによって、出力２３６、と２３７は第１図
の出力３６．３７と同一となる。以上説明したようｌｌ
Ｃ第３図の本発明と第１図とは全く同一の出力信号を発
明することがわかる。
従って、本発明によれば使用されるカウンタは１組のＮ
ビット２進カウンタ５０と、６進リングカウンタ５１だ
けで充分で各相ごとにカウンタを準備する必要はない。
ビット２進カウンタ５０と、６進リングカウンタ５１だ
けで充分で各相ごとにカウンタを準備する必要はない。
またディジタル比較器もほとんどのデータビット比較が
共通比較器５２で行なわれるので、各相ごとに必要な比
較器はそれぞれ２ビツトの簡単な比較器で充分となる、
よって回路構成が全体的に簡単となり、さらに移相制御
の精度を高めるためには２進カウンタ５０および共通の
ディジタル比較器５２のビット数を増やすだけで良くま
た多相に拡張する場合でも各相ごとの部品数が少ないた
め部品増加を少く抑えることが可能とたる顕著な効果が
ある。
共通比較器５２で行なわれるので、各相ごとに必要な比
較器はそれぞれ２ビツトの簡単な比較器で充分となる、
よって回路構成が全体的に簡単となり、さらに移相制御
の精度を高めるためには２進カウンタ５０および共通の
ディジタル比較器５２のビット数を増やすだけで良くま
た多相に拡張する場合でも各相ごとの部品数が少ないた
め部品増加を少く抑えることが可能とたる顕著な効果が
ある。
第１図は従来のディジタル移相回路の構成図、第２図は
第１図の要部波形を示す波形図、ｆＪ１１３図は本発明
の一実施例を示すディジタル移相回路の構成図、第４図
は第３図の要部波形を示す波形図である。 １０．２０，３０； ２進カウンタ １２．２２，３２；２進比較器 １４．２４，３４：パルス回路 ４１．４２； リセット回路 ５０； Ｎビット２進カシンタ ５１； ６進リングカウンタ ６３； 排他的論理和 ２１２．２２２，２３２；２ビット比較器５２； Ｎビ
ット比較器 ２１４．２２４，２３４；パルス回路 代理人 葛 野 信 −（ほか１名）第 ２ 図 ＩＩ ｓ 図 第 ４ 図 手続補正書（自発） ５７２１７ 昭和 年 月 日。 特許庁長官殿 １、 事（’ｔ４）表示１特願昭 ５６−１３０７５１
号２、発明の名称 ディジタル移相回路 ３、補正をする者 ５、補正の対象 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細書第６頁末行Ｋ「５５が位相基準信号２４０
をこえた時」とあるのを「５５の示す数値が位相基準信
号２４０・の下位Ｎビットが示す数値をこえた時」と補
正する。 （３）ａＡ細書第７頁第７行に「信号７４として入力し
、−万の」とあるのを［信号Ｔ１として入力し、また位
相基準信号２４０の上位２ビツトを他の一組の２進２ビ
ツト信号７４として入力し、一方の１と補正する。 （４）明細書第１０頁第１６行Ｋ「第３図の信号２１２
は」とあるのを「第３図の２１２は」と補正する。 （５）明細書第１２頁第８行から第９行Ｋｒ６０６おく
れだカウンタ波形」とあるのを「６０°おくれた傾斜波
形」と補正する。 （６）明細書第１２頁第１６行から第１７行に１信号２
５（第 図）」とあるのを［信号２５（第１図）」と補
正する◎ （７）明細書第１３頁第１６行に「反転信号２１５」と
あるのを「反転信号２３５は信号２１５」と補正する。 （８）明細書＠１３頁第１７行から第１８行に「信号２
５（第１図〕」とあるのを「信号３５（第１図）」と補
正する。 、（９）明細書ｌ！１４頁第１θ行の「充分となる。」
と「よって」の間に下記の文を挿入する。 「さらに排他的論理和６３，２ビツト比較器２１２゜２
２２．２３１よびバ／Ｉ／ス回ｗＩ２１４，２２４゜２
３４の一部を含めた一つの回路に着目した場合、前記回
路中には７リツグフロツプ等の記憶素子を含まないので
回路の入出力関係は一義的に定まり、入出力点数も多く
ない。従って前記回路は半導体′読出メモリ（ＲＯＭ
）もしくはプログラマブルロジックアレイ等の論理面、
ｔｉＩ化素子を用いることによって１個の部品で同一機
能を有することができる。」 ７、添付書類の目録 補正後の特許請求の範囲を１載した書面 １通補正後の
特許請求の範囲 （１）多相交流電源を入力とするサイリスタ電力変換装
置において、各サイリスタを位相基準信号に応じた点弧
角で所定の順番で点弧する２進内ビツトの第１のカウン
タ及び６進の第２リングカウンタから構成され交流電源
に同期して動作する１組のカウンタと、前記１組のカウ
ンタから互い［６０度づつ位相差のある１８０度周期の
第３．第４及び第５の３つのＮ＋２ビツトのカウンタの
夫々上位２ビツトを合成する論理回路と、前記第３．第
４及び第５のカウンタの夫々上位２ビツトとＮ＋／２ビ
ットの位相基準２進数値の上位２ビツトを比較する３個
の２ビツト比較器と、前記、３個の２ビツト比較器と共
用され、前記第３．第４及び第５のカウンタの下位Ｎビ
ットと前記位相基準２進数値の下位Ｎビットを比較する
Ｎビットカウンタと、前記３個の２ビツト比較器出力に
応答しパルスを発生分配するパルス回路とを備えたディ
ジタル移相回路。
第１図の要部波形を示す波形図、ｆＪ１１３図は本発明
の一実施例を示すディジタル移相回路の構成図、第４図
は第３図の要部波形を示す波形図である。 １０．２０，３０； ２進カウンタ １２．２２，３２；２進比較器 １４．２４，３４：パルス回路 ４１．４２； リセット回路 ５０； Ｎビット２進カシンタ ５１； ６進リングカウンタ ６３； 排他的論理和 ２１２．２２２，２３２；２ビット比較器５２； Ｎビ
ット比較器 ２１４．２２４，２３４；パルス回路 代理人 葛 野 信 −（ほか１名）第 ２ 図 ＩＩ ｓ 図 第 ４ 図 手続補正書（自発） ５７２１７ 昭和 年 月 日。 特許庁長官殿 １、 事（’ｔ４）表示１特願昭 ５６−１３０７５１
号２、発明の名称 ディジタル移相回路 ３、補正をする者 ５、補正の対象 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）別紙の通り特許請求の範囲を補正する。 （２）明細書第６頁末行Ｋ「５５が位相基準信号２４０
をこえた時」とあるのを「５５の示す数値が位相基準信
号２４０・の下位Ｎビットが示す数値をこえた時」と補
正する。 （３）ａＡ細書第７頁第７行に「信号７４として入力し
、−万の」とあるのを［信号Ｔ１として入力し、また位
相基準信号２４０の上位２ビツトを他の一組の２進２ビ
ツト信号７４として入力し、一方の１と補正する。 （４）明細書第１０頁第１６行Ｋ「第３図の信号２１２
は」とあるのを「第３図の２１２は」と補正する。 （５）明細書第１２頁第８行から第９行Ｋｒ６０６おく
れだカウンタ波形」とあるのを「６０°おくれた傾斜波
形」と補正する。 （６）明細書第１２頁第１６行から第１７行に１信号２
５（第 図）」とあるのを［信号２５（第１図）」と補
正する◎ （７）明細書第１３頁第１６行に「反転信号２１５」と
あるのを「反転信号２３５は信号２１５」と補正する。 （８）明細書＠１３頁第１７行から第１８行に「信号２
５（第１図〕」とあるのを「信号３５（第１図）」と補
正する。 、（９）明細書ｌ！１４頁第１θ行の「充分となる。」
と「よって」の間に下記の文を挿入する。 「さらに排他的論理和６３，２ビツト比較器２１２゜２
２２．２３１よびバ／Ｉ／ス回ｗＩ２１４，２２４゜２
３４の一部を含めた一つの回路に着目した場合、前記回
路中には７リツグフロツプ等の記憶素子を含まないので
回路の入出力関係は一義的に定まり、入出力点数も多く
ない。従って前記回路は半導体′読出メモリ（ＲＯＭ
）もしくはプログラマブルロジックアレイ等の論理面、
ｔｉＩ化素子を用いることによって１個の部品で同一機
能を有することができる。」 ７、添付書類の目録 補正後の特許請求の範囲を１載した書面 １通補正後の
特許請求の範囲 （１）多相交流電源を入力とするサイリスタ電力変換装
置において、各サイリスタを位相基準信号に応じた点弧
角で所定の順番で点弧する２進内ビツトの第１のカウン
タ及び６進の第２リングカウンタから構成され交流電源
に同期して動作する１組のカウンタと、前記１組のカウ
ンタから互い［６０度づつ位相差のある１８０度周期の
第３．第４及び第５の３つのＮ＋２ビツトのカウンタの
夫々上位２ビツトを合成する論理回路と、前記第３．第
４及び第５のカウンタの夫々上位２ビツトとＮ＋／２ビ
ットの位相基準２進数値の上位２ビツトを比較する３個
の２ビツト比較器と、前記、３個の２ビツト比較器と共
用され、前記第３．第４及び第５のカウンタの下位Ｎビ
ットと前記位相基準２進数値の下位Ｎビットを比較する
Ｎビットカウンタと、前記３個の２ビツト比較器出力に
応答しパルスを発生分配するパルス回路とを備えたディ
ジタル移相回路。
Claims (1)
- 多相交流電源を入力とするサイリスタ電力変換装置にお
いて、各サイリスタを位相基準信号に応じた点弧角で所
定の順番で点弧する２進Ｎビ、ットの７第１のカウンタ
、及び６進の第２リングカウンタから構成され交流電源
に同期して動作する１組のカウンタと、前記１組のカウ
ンタから互いに６０度づつ位相差のある１８０度周期の
第３．第４及び第５の３つのＮ＋２ビツトのカウンタの
夫々上位２ビツトを合成する論理回路と、前記第３．第
４及び第５のカウンタの夫々上位２ビツトとＮ＋２ピツ
トの位相奉準２進数値の上位２ビツトを比較する３個の
２〈イト比較器と二前記、３個の２ビツト比較器と共用
され、前記第３．第４及び第５のカウンタの下位Ｎビッ
トと前記位相基準２進数値の下位Ｎビットを比較するＮ
ピッｌトカウンタと、前記３個の２ビツト比較器出力に
応答しパルスを発生分配するパルス回路とを備えたディ
ジタル移相回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130751A JPS5831418A (ja) | 1981-08-19 | 1981-08-19 | デイジタル移相回路 |
| SE8203656A SE450320B (sv) | 1981-08-19 | 1982-06-14 | Digital fasforskjutningskrets for sekventiell tendning av ett flertal tyristorer |
| US06/389,066 US4438487A (en) | 1981-08-19 | 1982-06-16 | Digital phase-shifting circuit |
| BR8204411A BR8204411A (pt) | 1981-08-19 | 1982-07-28 | Circuito digital de deslocamento de fase |
| DE19823230329 DE3230329A1 (de) | 1981-08-19 | 1982-08-14 | Digitale phasenschieberschaltung |
| CH4911/82A CH661388A5 (de) | 1981-08-19 | 1982-08-17 | Digitale phasenschieberschaltung fuer einen thyristor-stromrichter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130751A JPS5831418A (ja) | 1981-08-19 | 1981-08-19 | デイジタル移相回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831418A true JPS5831418A (ja) | 1983-02-24 |
| JPS6321924B2 JPS6321924B2 (ja) | 1988-05-10 |
Family
ID=15041764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130751A Granted JPS5831418A (ja) | 1981-08-19 | 1981-08-19 | デイジタル移相回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4438487A (ja) |
| JP (1) | JPS5831418A (ja) |
| BR (1) | BR8204411A (ja) |
| CH (1) | CH661388A5 (ja) |
| DE (1) | DE3230329A1 (ja) |
| SE (1) | SE450320B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226912A (ja) * | 1983-06-08 | 1984-12-20 | Fuji Electric Co Ltd | デイジタル式位相検出装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2112225A (en) * | 1981-12-18 | 1983-07-13 | Philips Electronic Associated | Control signal generator arrangement for semiconductor switches for controlling power delivered to a load |
| US4490780A (en) * | 1983-02-02 | 1984-12-25 | Allen-Bradley Company | Digital power converter |
| JPS60109760A (ja) * | 1983-11-18 | 1985-06-15 | Toshiba Corp | 電力変換器の位相制御装置 |
| JPS60113663A (ja) * | 1983-11-25 | 1985-06-20 | Toshiba Corp | 位相検出装置 |
| JPH01128323U (ja) * | 1988-02-24 | 1989-09-01 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3735241A (en) * | 1971-12-28 | 1973-05-22 | Engineering Inc T | Poly-phase digital controller |
| JPS5412315A (en) * | 1977-06-28 | 1979-01-30 | Mitsui Petrochem Ind Ltd | Preparation of methyl formate |
| US4173722A (en) * | 1978-03-14 | 1979-11-06 | Westinghouse Electric Corp. | Digital pulse generator with end-stop detection and control |
| US4309749A (en) * | 1979-05-13 | 1982-01-05 | Siemens Aktiengesellschaft | Circuit having improved firing angle symmetry for ignition pulses in the control of a multipulse rectifier |
| JPS5635113A (en) * | 1979-08-31 | 1981-04-07 | Toshiba Corp | Photocoupler |
| US4394723A (en) * | 1981-04-30 | 1983-07-19 | Caterpillar Tractor Co. | Power supply circuit |
-
1981
- 1981-08-19 JP JP56130751A patent/JPS5831418A/ja active Granted
-
1982
- 1982-06-14 SE SE8203656A patent/SE450320B/sv not_active IP Right Cessation
- 1982-06-16 US US06/389,066 patent/US4438487A/en not_active Expired - Lifetime
- 1982-07-28 BR BR8204411A patent/BR8204411A/pt unknown
- 1982-08-14 DE DE19823230329 patent/DE3230329A1/de active Granted
- 1982-08-17 CH CH4911/82A patent/CH661388A5/de not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59226912A (ja) * | 1983-06-08 | 1984-12-20 | Fuji Electric Co Ltd | デイジタル式位相検出装置 |
| JPH053603B2 (ja) * | 1983-06-08 | 1993-01-18 | Fuji Electric Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| SE8203656L (sv) | 1983-02-20 |
| DE3230329A1 (de) | 1983-03-10 |
| JPS6321924B2 (ja) | 1988-05-10 |
| BR8204411A (pt) | 1983-07-19 |
| SE450320B (sv) | 1987-06-15 |
| CH661388A5 (de) | 1987-07-15 |
| US4438487A (en) | 1984-03-20 |
| DE3230329C2 (ja) | 1991-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5831418A (ja) | デイジタル移相回路 | |
| KR100286326B1 (ko) | 인터리빙샘플링아나로그/디지탈변환기 | |
| JPH033419B2 (ja) | ||
| JPS63214618A (ja) | デジタル・フェイズ・ロックド・ル−プ | |
| US5969656A (en) | Digital-to-analog converter for increasing number of bits converted | |
| JPH0681050B2 (ja) | 並列形ａｄ変換器 | |
| JPS61144930A (ja) | 信号形成回路 | |
| JP2757714B2 (ja) | フレームパルス生成回路 | |
| JPH01115213A (ja) | ノイズ除去回路 | |
| JPH0744459B2 (ja) | Ｐｗｍ回路 | |
| SU841111A1 (ru) | Преобразователь напр жени в код | |
| JP2651300B2 (ja) | タイマ回路 | |
| JPS6350719B2 (ja) | ||
| JPS582493B2 (ja) | デイジタルイソウドウキカイロ | |
| JPS609374B2 (ja) | 位相同期発振器 | |
| JPS59110207A (ja) | 波形発生回路 | |
| JPS58124326A (ja) | クロツク発生回路 | |
| JPH1188128A (ja) | 信号生成方法および装置、電圧生成方法および装置 | |
| JPS589612B2 (ja) | カウンタ | |
| SU374643A1 (ru) | Реверсивный десятичный счетчик | |
| JP2689539B2 (ja) | 分周器 | |
| JPS5853006A (ja) | デ−タ信号分離回路 | |
| JP2007074659A (ja) | 周波数逓倍装置 | |
| JPH01126821A (ja) | ディジタル式三角波発生回路 | |
| JPS6214964B2 (ja) |