JPS583057A - 画像処理制御方式 - Google Patents
画像処理制御方式Info
- Publication number
- JPS583057A JPS583057A JP56101505A JP10150581A JPS583057A JP S583057 A JPS583057 A JP S583057A JP 56101505 A JP56101505 A JP 56101505A JP 10150581 A JP10150581 A JP 10150581A JP S583057 A JPS583057 A JP S583057A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- processing
- observation window
- boundary
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Input (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一画偉処理制御方式、４１に１語にビット単位
でリード／ライトされる画像メモリを用いると共に、ｍ
Ｘｎビットの観測窓で走査しっつ蟲骸観測窓にもとづい
て変換された結果を１ビツト分シフトした観測窓での処
理に直ちに利用できるよう配慮した画像錫塩制御方式に
関するものである０ 従来から画像メモリの内容を例えば３Ｘ３の−側窓によ
って走査してゆき、当咳観測慾にもとづいて例えば中心
部の１ビツトの内容を変換処理することが行なわれてい
る。そしてこのような変換処理に当りては３×３ビツト
をアドレスとする変換処理ＲＯＭが用いられる。
でリード／ライトされる画像メモリを用いると共に、ｍ
Ｘｎビットの観測窓で走査しっつ蟲骸観測窓にもとづい
て変換された結果を１ビツト分シフトした観測窓での処
理に直ちに利用できるよう配慮した画像錫塩制御方式に
関するものである０ 従来から画像メモリの内容を例えば３Ｘ３の−側窓によ
って走査してゆき、当咳観測慾にもとづいて例えば中心
部の１ビツトの内容を変換処理することが行なわれてい
る。そしてこのような変換処理に当りては３×３ビツト
をアドレスとする変換処理ＲＯＭが用いられる。
上記の変換処理をパイプライン処理で実行するに当うて
１語にビット単位でリード／ライトされる画像メモリを
用いた場合Ｋ）いてもｔ成る時点の観測窓で変換処理し
た結果を例えば１語にビット分以上シフトされた観測窓
において利用する場合には、上記パイプライン処理を行
なう上で実質的な困難ｔｔｉい。しかし１例えば最悪の
場合で１ビツト分シフトした観測窓で直ちに利用しよう
とすると！パイプライン処理が困難となるか大幅な遅蔦
を生じる。
１語にビット単位でリード／ライトされる画像メモリを
用いた場合Ｋ）いてもｔ成る時点の観測窓で変換処理し
た結果を例えば１語にビット分以上シフトされた観測窓
において利用する場合には、上記パイプライン処理を行
なう上で実質的な困難ｔｔｉい。しかし１例えば最悪の
場合で１ビツト分シフトした観測窓で直ちに利用しよう
とすると！パイプライン処理が困難となるか大幅な遅蔦
を生じる。
本発明は上記の問題点を解決することを目的としておシ
１本発明の画像気運制御方式は１ｌｌｋビット単位でリ
ード／ライトされる画像メモリをそなえると共に瞬接す
る２ＸＩ）１１分が夫々レジスタ上に読出されてｍｘｎ
ビットの観測窓で上記画偉ト情報にもとづいて５諌観測
窓内の少なくとも１ビツトについて処理を行ｆ１５てゆ
く画儂処理装置において参上記１１！単位の長さ方向の
境界により′Ｃ，，，１サイクル分前に上記レジスタに
展開された１語の内容とまたがらない区域内での観測窓
に対応する処１を行なう（ｋ−ｒ）個の境界内変換処理
メモリをもうけると共に上記１語単位の長さ方向の境界
によって１サイクル分前に上記レジスタに展開されたＩ
Ｉ！の内容と壕九がる区域内での観測窓に対応する処理
を行なうｒ個の境界クロス変換処理メモリを（うけ、か
つ１サイクル分前に上記レジスタ上に展開された情報に
もとづいて上記境界りｐス変換感理メモリによりて変換
された結果を上記１サイクル分保持しておくと共に、！
！該サイクルにおいて上記保持しておいた結果を上記境
界内変換処理メモリの入力に附加して轟腋（ｋ−ｒ）側
の境界内変換処理メモリによるＩ＆環を将棋倒しに実行
するよう構成し、ｍｘａビットの観測窓にもとづいて変
換された結果を１ビツト分シフトし九観測瘍での処理に
利用するようにしたことを特徴としている。以下図面を
参照しつつ説明する。
１本発明の画像気運制御方式は１ｌｌｋビット単位でリ
ード／ライトされる画像メモリをそなえると共に瞬接す
る２ＸＩ）１１分が夫々レジスタ上に読出されてｍｘｎ
ビットの観測窓で上記画偉ト情報にもとづいて５諌観測
窓内の少なくとも１ビツトについて処理を行ｆ１５てゆ
く画儂処理装置において参上記１１！単位の長さ方向の
境界により′Ｃ，，，１サイクル分前に上記レジスタに
展開された１語の内容とまたがらない区域内での観測窓
に対応する処１を行なう（ｋ−ｒ）個の境界内変換処理
メモリをもうけると共に上記１語単位の長さ方向の境界
によって１サイクル分前に上記レジスタに展開されたＩ
Ｉ！の内容と壕九がる区域内での観測窓に対応する処理
を行なうｒ個の境界クロス変換処理メモリを（うけ、か
つ１サイクル分前に上記レジスタ上に展開された情報に
もとづいて上記境界りｐス変換感理メモリによりて変換
された結果を上記１サイクル分保持しておくと共に、！
！該サイクルにおいて上記保持しておいた結果を上記境
界内変換処理メモリの入力に附加して轟腋（ｋ−ｒ）側
の境界内変換処理メモリによるＩ＆環を将棋倒しに実行
するよう構成し、ｍｘａビットの観測窓にもとづいて変
換された結果を１ビツト分シフトし九観測瘍での処理に
利用するようにしたことを特徴としている。以下図面を
参照しつつ説明する。
第１図は本発明に用いる画像メモリの−ｌｌＩ麹例。
第２ＩＱは本発明による処理概念を説明する説明図を第
３図は本発明の一実施例構成！第４図線第３図図示の構
成の処理を説明するタイム・チャートを示す。
３図は本発明の一実施例構成！第４図線第３図図示の構
成の処理を説明するタイム・チャートを示す。
第１図に示す画像メモリ１は８０ビツト×１２８ビツト
の容量をもちｔ １語８ビツトを単位としてリード／ラ
イトされるものとする。即ち９図示の場合に縦方向に１
６バイト分存在するものとする。
の容量をもちｔ １語８ビツトを単位としてリード／ラ
イトされるものとする。即ち９図示の場合に縦方向に１
６バイト分存在するものとする。
そして図示φ０．φ１・・・・の如くアクセスされる。
第２１１はｐ第１図図示＋１１バイト目の８ビツト分に
ついて処理する処理概念を説明する説明図を示している
。そして３×３ビツトの観測窓例えば第２図図示のビッ
ト００１０１．０２．１０．１ｉｔ１２、２０．２１１
２３ を観測する観測窓にもとづいて変換処理を図示
変換処理ＲＯＭＩＫよりて実行し。
ついて処理する処理概念を説明する説明図を示している
。そして３×３ビツトの観測窓例えば第２図図示のビッ
ト００１０１．０２．１０．１ｉｔ１２、２０．２１１
２３ を観測する観測窓にもとづいて変換処理を図示
変換処理ＲＯＭＩＫよりて実行し。
その結果のビット「１１」を１ビツト分シフトし九観１
ｌｌ−にもとづく変換処理ＲＯＭ２による処理に利用す
るようにしようとしている。即ち図示ビット。
ｌｌ−にもとづく変換処理ＲＯＭ２による処理に利用す
るようにしようとしている。即ち図示ビット。
０１ｅ ０２＋ ０３＊ 「１ｌｊ１１２−１３ｔ ２
１−２２，２３を観測する観測窓で上記ビｙ ） ［ｉ
ｌｌを利用しようとしている。
１−２２，２３を観測する観測窓で上記ビｙ ） ［ｉ
ｌｌを利用しようとしている。
第２図図示のビット１１．１２１１Ｂ、 １４．１５．
１６゜１７に対する処理は９図示ビット１０について変
換地理された結果のビｙ）ｒｌＯＪが予め判うているも
のと仮定すれば１画像メモリ１から第１図図示のφ１−
÷２９＋１７．÷１８．す３３−φ３４ノ（イトが読出
されてレジスタ上に展開されている状態、即ちビット０
０ないしＡＴ、 ビット１０ないしＢＴ。
１６゜１７に対する処理は９図示ビット１０について変
換地理された結果のビｙ）ｒｌＯＪが予め判うているも
のと仮定すれば１画像メモリ１から第１図図示のφ１−
÷２９＋１７．÷１８．す３３−φ３４ノ（イトが読出
されてレジスタ上に展開されている状態、即ちビット０
０ないしＡＴ、 ビット１０ないしＢＴ。
ビット２０ないしＣ７の各ビットを自由に各変換処理Ｒ
ＯＭ １．２１・・・・・７，０に入力できる状態のも
とでは−いわば将棋倒しに処理することが可能である。
ＯＭ １．２１・・・・・７，０に入力できる状態のも
とでは−いわば将棋倒しに処理することが可能である。
即ち、ビｖ ） 「ＩＯＪが予め判りていれｄビット「
１１」をＲＯＭＩによりて利用して変換処理結果のビッ
ト「１２」を得、それをＲＯＭ２によりて利用して変換
処理結果のピッ）ｒ１３Ｊを得−・・・・・ビット「１
７」を将棋倒しに得ることができるＯま魁との場合ｔｉ
ｂわせてφ１８バイ）Ｋ属するビット「ＢＯ」をもＲＯ
Ｍ０にようて得ることがで事る。
１１」をＲＯＭＩによりて利用して変換処理結果のビッ
ト「１２」を得、それをＲＯＭ２によりて利用して変換
処理結果のピッ）ｒ１３Ｊを得−・・・・・ビット「１
７」を将棋倒しに得ることができるＯま魁との場合ｔｉ
ｂわせてφ１８バイ）Ｋ属するビット「ＢＯ」をもＲＯ
Ｍ０にようて得ることがで事る。
しかし−第２図図示のビット１０に対する処理は、レジ
スタ上に第１図図示のすＯｇφ１．φ１６゜ナ１７．φ
３２＃φ３３が展開されているｌサイクル前の状態で、
実行せざるを得ない。したがりて９嶺皺状態において変
換処理されたピッ） ｌ’−１０」を１サイクル保持せ
しめておいて一現サイクルにおいてＲＯＭＩに対するア
ドレス・ビットの１つとして利用し、上記将棋倒しの処
理を行なうようにする。このことを明らかＫするために
、第２図において［前ＲＯＭ０Ｊとして示され、１サイ
クル分前の時点でＲＯＭ０を用いて変換されたビット「
ｌＯ」を得たことを指示している。換言すると、現サイ
クルにおいてＲＯＭ０を用いて変換処理されたビタ）
ｒＢＯＪを得ておいて９次のサイクルにおけるφ１８バ
イトに属するピッ） Ｂｌ、 Ｂ２．・・・・・の将棋
倒しの処理と利用する。
スタ上に第１図図示のすＯｇφ１．φ１６゜ナ１７．φ
３２＃φ３３が展開されているｌサイクル前の状態で、
実行せざるを得ない。したがりて９嶺皺状態において変
換処理されたピッ） ｌ’−１０」を１サイクル保持せ
しめておいて一現サイクルにおいてＲＯＭＩに対するア
ドレス・ビットの１つとして利用し、上記将棋倒しの処
理を行なうようにする。このことを明らかＫするために
、第２図において［前ＲＯＭ０Ｊとして示され、１サイ
クル分前の時点でＲＯＭ０を用いて変換されたビット「
ｌＯ」を得たことを指示している。換言すると、現サイ
クルにおいてＲＯＭ０を用いて変換処理されたビタ）
ｒＢＯＪを得ておいて９次のサイクルにおけるφ１８バ
イトに属するピッ） Ｂｌ、 Ｂ２．・・・・・の将棋
倒しの処理と利用する。
第３図は、上記処理を行なう本発明の一実施例構成を示
す。図中の符号１は第１図に対応する両力並列出力レジ
スタ、９−０ないし９−７は夫々変換処ｌｌＲＯＭ、１
０はフリップ・フロップであって１サイクル分ＲＯＭ０
の出力を保持するもの。
す。図中の符号１は第１図に対応する両力並列出力レジ
スタ、９−０ないし９−７は夫々変換処ｌｌＲＯＭ、１
０はフリップ・フロップであって１サイクル分ＲＯＭ０
の出力を保持するもの。
１１は制御部であってタイミング信号ＣＬＩ、ＣＬ２Ｃ
Ｌ ３ｓＣＬ ４＋ ＣＬ ５ＩＣＬ ６を出力するも
のを表わしている。
Ｌ ３ｓＣＬ ４＋ ＣＬ ５ＩＣＬ ６を出力するも
のを表わしている。
第４図図示のタイム・チャートを参照すると明瞭になる
如く、今第４図示の１サイクル前のクロックＣＬ５にお
いて、レジスタ２に第１図図示のφ０バイトの情報がセ
ットされ、レジスタ３Ｋｌｊ３じくφ１６バイトの情報
がセットされ、レジスタ４に同じくφ３２バイトの情報
がセットされている。モしてり第４図図示のクロックＣ
ＬＩにおいて画像メモリ１から読出されたφ１バイトの
情報がレジスタ５にセットされ、り冒ツクＣＬ２におい
て画像メモリ２から読出されたφ１７バイトの情報がレ
ジスタ６にセットされ、クロνりＣＬ３において画像メ
モリ２から読出されたす３３ バイトの情報がレジスタ
７にセットされる。この状態においてＲＯＭ９−０に入
力されるべきくツ）Ａ’７’ＩＢ’７１ Ｃ’７ｔ ０
０１１０１２０１０１９１１１２１（第２図参照）がレ
ジスタ２ないし７上に展開しており−第２図図示のビッ
ト１０についての変換処理がＲＯＭＧ−Ｏにおいて行な
われる。そしてクロＶりＣＬ４において変換処理された
ピッ）「ＩＯＪが７リツプ・フロップ１０にセットされ
る。
如く、今第４図示の１サイクル前のクロックＣＬ５にお
いて、レジスタ２に第１図図示のφ０バイトの情報がセ
ットされ、レジスタ３Ｋｌｊ３じくφ１６バイトの情報
がセットされ、レジスタ４に同じくφ３２バイトの情報
がセットされている。モしてり第４図図示のクロックＣ
ＬＩにおいて画像メモリ１から読出されたφ１バイトの
情報がレジスタ５にセットされ、り冒ツクＣＬ２におい
て画像メモリ２から読出されたφ１７バイトの情報がレ
ジスタ６にセットされ、クロνりＣＬ３において画像メ
モリ２から読出されたす３３ バイトの情報がレジスタ
７にセットされる。この状態においてＲＯＭ９−０に入
力されるべきくツ）Ａ’７’ＩＢ’７１ Ｃ’７ｔ ０
０１１０１２０１０１９１１１２１（第２図参照）がレ
ジスタ２ないし７上に展開しており−第２図図示のビッ
ト１０についての変換処理がＲＯＭＧ−Ｏにおいて行な
われる。そしてクロＶりＣＬ４において変換処理された
ピッ）「ＩＯＪが７リツプ・フロップ１０にセットされ
る。
勿論このとき、φ１６バイトに属するビットについて、
第３図図示ＲＯＭ９−１ないし９−７において夫々変換
処理されｔクロックＣＬ４に対応してレジスタ８にセッ
トされる。
第３図図示ＲＯＭ９−１ないし９−７において夫々変換
処理されｔクロックＣＬ４に対応してレジスタ８にセッ
トされる。
次いでクロックＣＬ５ において、レジスタ５の内容で
あるビシ）００ないし０７がレジスタ２に転送され、レ
ジスタ６の内容であるビット１０ないし１７がレジスタ
３に転送され、レジスタ７の内容であるビット２０ない
し２７がレジスタ４に転送される。また、クロックＣＬ
６において、レジスタ８の内容が画像メモリ１にストア
される。
あるビシ）００ないし０７がレジスタ２に転送され、レ
ジスタ６の内容であるビット１０ないし１７がレジスタ
３に転送され、レジスタ７の内容であるビット２０ない
し２７がレジスタ４に転送される。また、クロックＣＬ
６において、レジスタ８の内容が画像メモリ１にストア
される。
そして、新しいサイクルのクロＶりＣＬＩにおいてす２
バイトの情報がレジスタ５にセットされ。
バイトの情報がレジスタ５にセットされ。
クロックＣＬ２において＃１８バイトの情報がレジスタ
６にセットされ、クロックＣＬ３において＃３４バイト
情報がレジスタ７にセットされゐ。
６にセットされ、クロックＣＬ３において＃３４バイト
情報がレジスタ７にセットされゐ。
この状態において、第２図図示のピッ） ［ＯＯＪない
し［０’ｌＪ、ビット「１０」ないし「１７」ビット「
２０」ないし［２７Ｊ、ビット「ＡＯ」ないし「λ７」
、ビット「ＢＯ」ないし「Ｂ７」ビット「ＢＯ」ないし
、［Ｂ７Ｊ、ビット「ＣＯ」ないし「Ｃ７」がレジスタ
２ないし７上に展開された形とまる。フリップ・フロッ
プ１０上には既ＫｊｌＺ図図示のビット１０について変
換処理したビット「１０」が存在している。したがりて
。
し［０’ｌＪ、ビット「１０」ないし「１７」ビット「
２０」ないし［２７Ｊ、ビット「ＡＯ」ないし「λ７」
、ビット「ＢＯ」ないし「Ｂ７」ビット「ＢＯ」ないし
、［Ｂ７Ｊ、ビット「ＣＯ」ないし「Ｃ７」がレジスタ
２ないし７上に展開された形とまる。フリップ・フロッ
プ１０上には既ＫｊｌＺ図図示のビット１０について変
換処理したビット「１０」が存在している。したがりて
。
Ｂ１０Ｍ９−１ないし９−７は将棋倒しに、ビット「１
１Ｊ ’、 「ｌ ２Ｊ・・・・・・、「１７」を決定
し、あ勅せてＲＯＭＧ−０けピッ）ｒＢＯＪを決定する
。
１Ｊ ’、 「ｌ ２Ｊ・・・・・・、「１７」を決定
し、あ勅せてＲＯＭＧ−０けピッ）ｒＢＯＪを決定する
。
そして、クロックＣＬ４において１図示ＦＤＯ表いしＦ
Ｄフとして示されているビット［ｌＯＪないし「１）」
がレジスタ８にセットされ、同時にビット「ＢＯＪが７
リツプ・フロップ１０に−にットされる。
Ｄフとして示されているビット［ｌＯＪないし「１）」
がレジスタ８にセットされ、同時にビット「ＢＯＪが７
リツプ・フロップ１０に−にットされる。
この状１１において、クロックＣＬ５に同期してビット
ＢＯないしＢ７がレジスタ３に転送され。
ＢＯないしＢ７がレジスタ３に転送され。
ビットＣＯないしビットＣ７がレジスタ４ Ｋ転送され
１次いでクロックＣＬ６に同期してピッ）「１０」ない
し「１７」即ちΦ１７バイトの情報が画像メ毫りＩＫス
トアされる。
１次いでクロックＣＬ６に同期してピッ）「１０」ない
し「１７」即ちΦ１７バイトの情報が画像メ毫りＩＫス
トアされる。
以上説明した如く１本発明によれば、第３図図示のＲＯ
Ｍ９−０と７９ツプリＪツブ１０による情報保持機能と
をもうけるととＫよりて、パイプライン処理を効率よく
行なうことが可能となる。
Ｍ９−０と７９ツプリＪツブ１０による情報保持機能と
をもうけるととＫよりて、パイプライン処理を効率よく
行なうことが可能となる。
第１図は本発明に用いる画儂メモリの一実施例。
第２１１は１本発１ｔ［よる処理概念を説明する説明図
、第３Ｉｌｌは本発明の一実施例構成、第４図は第３図
図示の構成の処理を説明するタイム・チャートを示す。 図中、１は画儂メモリ、２ないし８は夫々レジスタ、９
−１ないし９−７は夫々境界内変換ＩＡ埋メモ１３．９
−０は境界クロス−換処理メモリを表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 才１ｍ
、第３Ｉｌｌは本発明の一実施例構成、第４図は第３図
図示の構成の処理を説明するタイム・チャートを示す。 図中、１は画儂メモリ、２ないし８は夫々レジスタ、９
−１ないし９−７は夫々境界内変換ＩＡ埋メモ１３．９
−０は境界クロス−換処理メモリを表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 才１ｍ
Claims (1)
- 【特許請求の範囲】 １１１にビット単位でリード／２イトされる画像メモリ
をそなえると共に隣接する２Ｘｐ％分が夫々レジスタ上
に読出されてｍＸｎビットの観測窓で上記画像メモリ上
の内容を走査しつつ！！＆鋏観測窓内のビット情報にも
とづいて当該観測窓内の少なくとも１ビツトについて処
理を行なってゆく画像処理装置において一上記１語単位
の長さ方向の境界によりて１サイクル分前に上記レジス
タに展開された１語の内容とまたがらない区域内での観
測窓に対応する処理を行なう（ｋ−ｒ）個の境界内変換
地理メモリをもうけると共に上記１語単位の長さ方向の
境界によ・りて１サイクル分前に上記レジスタに展開さ
れたＩＩＩの内容と１九がる区域内での観測窓に対応す
る処理を行なうｒ個の境界クロス変換処理メモリをもう
けｔかつ１サイクル分前に上記レジスタ上に展開された
情報にもとづいて上記境界クロス変換処理メモリにより
て変換された結果を上記１サイクル分保持しておくと共
Ｋ。 当該サイクルにおいて上記保持しておいた結果を上記境
界内変換処理メモリの入力に附加して当該（ｋ−ｒ）個
の境界内変換処理メモリによる処理を将棋倒しく実行す
るよう構成し、ｍＸｎビットの観測窓にもとづいて変換
された結果を１ビツト分シフトした観測窓での処理に利
用するようにしたことを特徴とする画像処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101505A JPS583057A (ja) | 1981-06-30 | 1981-06-30 | 画像処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101505A JPS583057A (ja) | 1981-06-30 | 1981-06-30 | 画像処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583057A true JPS583057A (ja) | 1983-01-08 |
| JPS6122833B2 JPS6122833B2 (ja) | 1986-06-03 |
Family
ID=14302459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101505A Granted JPS583057A (ja) | 1981-06-30 | 1981-06-30 | 画像処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583057A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608984A (ja) * | 1983-06-29 | 1985-01-17 | Fujitsu Ltd | ２値画像並列演算回路 |
| JPS62280796A (ja) * | 1986-05-21 | 1987-12-05 | デイジタル・エクウイプメント・コ−ポレイシヨン | 画素情報用のマルチポ−トメモリ及びソ−ス装置 |
-
1981
- 1981-06-30 JP JP56101505A patent/JPS583057A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608984A (ja) * | 1983-06-29 | 1985-01-17 | Fujitsu Ltd | ２値画像並列演算回路 |
| JPH0222422B2 (ja) * | 1983-06-29 | 1990-05-18 | Fujitsu Ltd | |
| JPS62280796A (ja) * | 1986-05-21 | 1987-12-05 | デイジタル・エクウイプメント・コ−ポレイシヨン | 画素情報用のマルチポ−トメモリ及びソ−ス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122833B2 (ja) | 1986-06-03 |
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