JPH01106281A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリへデータを書込む際に２値データを多
値データ（色コード）に展開する画像データ処理装置に
関するものである。

従来の技術 従来の画像データ処理装置としては、例えば特開昭６１
−２８３９６８号公報や特開昭６１−２８３９７０号公
報に示されている。

第３図は、従来の画像データ処理装置の構成図を示すも
のであり、ｌｌｌは前景色の色コードを保持する前景誤
レジスタ、１１２は背景色の色コードを保持する背景色
レジスタ、ｔｉａは色コードに展開すべきパターンデー
タを保持するとともにパターンデータをシフトするパタ
ーンシフトレジスタ、１１４はパターンシフトレジスタ
１１３の上位ビットの内容に応じて前景色レジスタ１１
１に保持される前景色の色コードか、または背景色レジ
スタ１１２に保持される背景色の色コードかを選択する
セレクタである。１１５はメモリへの書込みアドレスを
保持する書込みアドレスカウンタ、１１６は色コードに
展開するパターンの長さ情報を保持する長さカウンタ、
１１７は表示メモリ用アドレスバス、１１８は表示メモ
リ用データバスである。１１９はタイミングコントロー
ラで、表示メモリ用アドレスバス１１７、表示メモリ用
テータパス１１８へのアドレスやデータ出力のイネーブ
ル信号や、パターンシフトレジスタ１１３のシフト信号
や長さカウンタ１１６の内容を−１するカウントパルス
を出力する。

以上の様に構成された画像データ処理装置の動作につい
て説明する。第４図に従来の画像データ処理装置の色コ
ード展開の説明図を示す。前景色レジスタ１１１には前
景色の色コード゛１０１０’が、背景色レジスタ１１２
には背景色の色コード゛０１００°が保持されていると
する。またパターンシフトレジスタ１１３の上位ビット
が１゛の時前景色が、上位ビットが０゛の時背景色が対
応するとする。

パターンシフトレジスタ１１３の上位ビットがｌ′の時
セレクタ１１４から前景色の色コード°１０１０’が、
上位ビットが０°の時セレクタ１１４から背景色の色コ
ード゛０１００’が出力され、第４図に示す様な色コー
ド展開結果となる。展開された色コードのデータは、表
示メモリ用データバス１１８に、このデータを書込むべ
くメモリアドレスが表示メモリ用アドレスバス１１７に
出力されメモリに書込まれる。

次にタイミングコントローラ１１９は、カウントパルス
を出力し、書込みアドレスカウンタ１１５のカウントと
長さカウンタ１１６の内容−１を行い、パターンシフト
レジスタ１１３の内容を左シフトする。長さカウンタ１
１６の内容が−１゛になった時、タイミングコントロー
ラ１１９は動作を終了する。

発明が解決しようとする問題点 しかしながら上記の様な構成では、パターンシフトレジ
スタ１１３の上位１ビットについてだけしか色コード展
開できず、文字を表示する場合など展開速度が遅いとい
う問題点を有していた。

不発“明はかかる点に鑑み、高速に色コード展開を行う
画像データ処理装置を提供することを目的とする。

問題点を画法するための手段 本発明は前景色の色コードを保持する前景色レジスタと
、背景色の色コードを保持する背景色レジスタと、１画
素を構成するビット数を保持する画素構成制御レジスタ
と、メモリｌワード中のビット位置を示すビットポイン
タと、色コードに展開するデータを保持するデータバッ
ファレジスタと、前記データバッファレジスタに保持さ
れたデータ１ビット当たりを前記画素構成制御レジスタ
に保持された１画素を構成するビット数に展開しｌワー
ド分のデータを切出しを行うパターン展開回路と、前記
パターン展開回路によって展開されたデータを前記前景
色レジスタと背景色レジスタに保持された色コードに展
開する色展開回路を備えた画像データ処理装置である。

作用 本発明は前記した構成により、パターン展開回路でデー
タバッファレジスタに保持されたデータ１ビット当たり
を画素構成制御レジスタに保持された１画素を構成する
ビット数に展開し１ワード分のデータの切出しが行われ
、色展開回路でパターン展開回路によって展開されたデ
ータを前記前景色レジスタと背景色レジスタに保持され
た色コードに展開ことにより、メモリｌワード中に含ま
れる複数の画素を同時に書込むことができる。

実施例 第１図は本発明の実施例における画像データ処理装置の
構成図を示すものである。第１図において、１０は前景
色の色コードを保持する前景色レジスタ、１１は背景色
の色コードを保持する背景色レジスタ、１２は１画素を
構成するビット数を保持する画素構成制御レジスタ、１
３はメモリｌワード中のビット位置を示すビットポイン
タ、１４は色コードに展開するデータを保持するデータ
バッファレジスタである。１５はデータバッファレジス
タ１４に保持されたデータ１ビット当たりを、画素構成
制御レジスタ１２に保持された１画素を構成するビット
数に展開し、１ワード分のデータの切出しを行うパター
ン展開回路で、どのｌワード分を切出すかはビットポイ
ンタ１３によって制御される。１６はパターン展開回路
１５によって展開されたデータを前景色レジスタｌＯと
背景色レジスタ１１に保持された色コードで多値データ
に展開する色展開回路である。１７はデータをメモリに
書込む際の演算を行うラスタ演算部、１８はラスタ演算
部１７で行う演算の種類姿指定するマスク演算制御回路
、１９はデータをメモリに書込む際のマスク情報を保持
するマスクレジスタ、２０はメモリに書込むワード数を
保持するワードカウンタ、２１は色展開データを書込む
メモリアドレスを保持するアドレスレジスタ、２２はデ
ータ出力バッファ、２３はデータ人力バッファ、２４は
表示メモリ用アドレスバス、２５は表示メモリ用データ
バス、２６はメモリへのアクセスを制御するタイミング
制御回路で、表示メモリ用アドレスバス２４、表示メモ
リ用データバス２５へのアドレスやデータ出力のイネー
ブル信号と、ワードカウンタ２０及びビットポインタ１
３の内容を制御するカウント信号を出力する。２７は各
レジスタ、回路にデータを供給するデータバスである。

以上の様に構成されたこの実施例の画像データ処理装置
について、以下その動作を説明する。まず、パターン展
開回路１５と色展開回路１６についてその動作を説明す
る。

メモリが１６ビット／ワードで構成されているとすると
、ビットポインタ１３は４ビットレジスタである。第２
図にパターン展開回路１５に入力されるデータ１ｎ００
〜１５が、画素構成制御レジスタ１２に保持される１画
素を構成するビット数と、ビットポインタ１３の内容に
より、出カバターンｏｕｔｄｏ〜１５にどう展開される
か示したものである。例えば４ビット／画素の場合、入
力データ１ビットが４ビットに展開される。ビットポイ
ンタ１３の内容が゛００零零°（本は不定）の時、１ｎ
ｔｏがｏｕｔ００〜０３に、１ｎ０１がｏｕｔ０４−０
７に、１ｎ０２がｏｕｔ０８−１１に、１ｎ０３がｏｕ
ｔ１２−１５に出力される。また８ビット／画素の場合
、入力データ１ビットが８ビットに展開され、ビットポ
インタ１３の内容が゛ｔｏ目’　（本は不定）の時、１
ｎ１０がｏｕｔ００〜０７に、１ｎｌｌがｏｕｔ０８−
１５に出力される。

色展開回路１６ではパターン展開回路１５で展開された
データを、前景色レジスタ１１に保持される前景色の色
コードか背景色レジスタ１２に保持される背景色の色コ
ードで色展開する。例えば１画素の構成ビット数を４ビ
ット／画素とし、前景色の色コードを１０１０’、背景
色の色コードを’０１００°とすると、前景色レジスタ
ＩＯには１０１０１０１０１０１０１０１０’を背景色
レジスタ１１には’０１０００１０００１０００１００
’を設定する。色展開するデータが′ｌ゛の時前景色の
色コードを、０′の時背景色の色コードを展開するなら
ば、データが’ｆｉｌｌ　００００００００１１１１’
とすると色展開回路１６からは、’１ＱＩＯ０１０００
１００１０１０°が出力される。

以下メモリアクセス動作について説明する。メモリアク
セスに先立ち、前景色レジスタＩＯ１背景色レジスタ１
１、画素構成制御レジスタ１２、ビットポインタ１３、
マスク演算制御回路１８、マスクレジスタ１９、ワード
カウンタ２０、アドレスレジスタ２１を設定してお（。

データバッファレジスタ１４に設定されるデータが、パ
ターン展開回路１５、色展開回路１６で前述した様なパ
ターン展開と色展開が行われる。色展開されたデータは
、ラスタ演算部１７でマスク演算制御回路１８に設定さ
れた演算の種類が行われる。この時、書込み先のデータ
と演算を行う演算種類ならば、データの書込みに先立ち
、書込み先のデータが人力バッファ２３を介してラスタ
演算部１７に入力され演算が行われ、出力バッファ２２
を介してタイミング制御回路２６から出力されるイネー
ブル信号によって、表示メモリ用データバス２５に色展
開されたデータ（１データ中に複数の画素が含まれてい
る）が出力される。またイネーブル信号により、アドレ
スレジスタ２１の内容が表示メモリ用アドレスバス２４
に出力される。

メモリへの書込みが終了するとタイミング制御回路２６
はカウント信号を出力し、ワードカウンタ２０、アドレ
スレジスタ２１、ビットポインタ１３をカウントする。

ビットポインタ１３のカウントは、有効ビット（第２図
ビットポインタの内容の本で示されるビットを除いたも
の）についてのみ行われる。

ワードカウンタ２０１こ設定されたワード数の書込みが
終了するとワードカウンタ２０は終了信号を出力し、タ
イミング制御回路２６は、メモリアクセスを終了する。

、メモリ１ワードが１６ビット構成で色展開を行う時、
２ビット／画素なら２ワード分、４ビット／画素なら４
ワード分、８ビット／画素なら８ワード分のデータを色
展開することができる。

以上の様にこの実施例によれば、前景色の色コードを保
持する前景色レジスタと、背景色の色コードを保持する
背景色レジスタと、１画素を構成するビット数を保持す
る画素構成制御レジスタと、メモリ１ワード中のビット
位置を示すビットポインタと、色コードに展開するデー
タを保持するデータバッファレジスタと、前記データバ
ッファレジスタに保持されたデータ１ビット当たりを前
記画素構成制御レジスタに保持された１画素を構成する
ビット数に展開し１ワード分のデータを切出しを行うパ
ターン展開回路と、前記パターン展開回路によって展開
されたデータを前記前景色レジスタと背景色レジスタに
保持された色データに展開する色展開回路を設けること
により、色コード展開（２値データから多値データの変
換）を複数画素分行うことができる。

発明の詳細 な説明した様に、本発明によれば、色コード展開を複数
画素分行うことができるため文字展開などの色コード展
開を伴う転送を高速に行うことができ、その実用的効果
は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の画像データ処理装置
の構成を示すブロック図、第２図は同実施例におけるパ
ターン展開回路のパターン展開例を示すパターン展開図
、第３図は従来の画像データ処理装置の構成を示すブロ
ック図、第４図は従来の画像データ処理装置の色コード
展開例を示す色コード展開図である。

Claims (1)

【特許請求の範囲】
1. 前景色の色コードを保持する前景色レジスタと、背景色
   の色コードを保持する背景色レジスタと、１画素を構成
   するビット数を保持する画素構成制御レジスタと、メモ
   リ１ワード中のビット位置を示すビットポインタと、色
   コードに展開するデータを保持するデータバッファレジ
   スタと、前記データバッファレジスタに保持されたデー
   タ１ビット当たりを前記画素構成制御レジスタに保持さ
   れた１画素を構成するビット数に展開し１ワード分のデ
   ータの切出しを行うパターン展開回路と、前記パターン
   展開回路によって展開されたデータを前記前景色レジス
   タと背景色レジスタに保持された色コードに展開する色
   展開回路を備えたことを特徴とする画像データ処理装置
   。