JPS5829024B2 - 伝送制御回路 - Google Patents
伝送制御回路Info
- Publication number
- JPS5829024B2 JPS5829024B2 JP54035278A JP3527879A JPS5829024B2 JP S5829024 B2 JPS5829024 B2 JP S5829024B2 JP 54035278 A JP54035278 A JP 54035278A JP 3527879 A JP3527879 A JP 3527879A JP S5829024 B2 JPS5829024 B2 JP S5829024B2
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- JP
- Japan
- Prior art keywords
- data
- transmission
- flag
- transmission control
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Bidirectional Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
本発明は、ＨＤＬＣ手順の伝送制御を行なう装置のイン
ターフレームタイムフィルを制御する伝送制御回路に関
する。
ターフレームタイムフィルを制御する伝送制御回路に関
する。
中央の電子計算機等の処理装置と端末装置との間で行な
われるデータ伝送の制御装置も集積回路化されつへある
が、ＨＤＬＣ（Ｈｉ ｇｈ ｌ ｅｖ ｅ ＩＤａｔａ
Ｌｉｎｋ Ｃｏｎｔｒｏｌ）手順および同期ベー
シック伝送手順の伝送制御が可能７．ｉ、ＬＳＩ（大規
模集積回路）を本発明者は開発した。
われるデータ伝送の制御装置も集積回路化されつへある
が、ＨＤＬＣ（Ｈｉ ｇｈ ｌ ｅｖ ｅ ＩＤａｔａ
Ｌｉｎｋ Ｃｏｎｔｒｏｌ）手順および同期ベー
シック伝送手順の伝送制御が可能７．ｉ、ＬＳＩ（大規
模集積回路）を本発明者は開発した。
これは、例えば第１図のラインアダプタ（ＬＡ）１の回
線６との接続部に用いられる。
線６との接続部に用いられる。
第１図は、端末装置の概略を示すもので、中央処理装置
（ＣＰＵ）２に対しコモンバス３を介して主記憶装置（
ＭＳ）４および回線制御用チャネル（ＣＭＣ）５等が接
続され、ＣＭＣ５ｃこ更ｌこＬＡバス７を介してライン
アダプタＬｋｆ、にどのサブチャネルが設けられる。
（ＣＰＵ）２に対しコモンバス３を介して主記憶装置（
ＭＳ）４および回線制御用チャネル（ＣＭＣ）５等が接
続され、ＣＭＣ５ｃこ更ｌこＬＡバス７を介してライン
アダプタＬｋｆ、にどのサブチャネルが設けられる。
各ラインアダプタ１は回線６に対応して設けられ、従っ
てＨＤＬＣＬＳＩも各回線毎に設けられる。
てＨＤＬＣＬＳＩも各回線毎に設けられる。
このＨＤＬＣＬＳＩは種々の特徴を備えており、ＨＤＬ
Ｃ手順に関しては、（１送受信レジスタの５−Ｐ（シリ
アル・パラレル）変換機能、（２）１０″挿入および削
除機能、（３）ＣＲＣ（Ｃｙｃ ｌ １ｃＲｅｄｕｎｄ
ａｎｃｙ Ｃｈｅｃｋ）機能、（４）ＮＲＺＩ 変復調
機能、（５）インターフレーム・タイムフィル（ＩＦＴ
Ｆ）機能、（６）最小フレーム構成（３２ビツト）チェ
ック機能、等を有する。
Ｃ手順に関しては、（１送受信レジスタの５−Ｐ（シリ
アル・パラレル）変換機能、（２）１０″挿入および削
除機能、（３）ＣＲＣ（Ｃｙｃ ｌ １ｃＲｅｄｕｎｄ
ａｎｃｙ Ｃｈｅｃｋ）機能、（４）ＮＲＺＩ 変復調
機能、（５）インターフレーム・タイムフィル（ＩＦＴ
Ｆ）機能、（６）最小フレーム構成（３２ビツト）チェ
ック機能、等を有する。
本発明はこれらのうちのＩＰ’ｌ”Ｆを行なう回路部に
係る。
係る。
ＨＤＬＣ手順では送信信号はフラグ、アドレス、コント
ロール、データ、チェックビット、フラグ各ブロックか
らなるフレーム構成をとっており、各ブロックは同じビ
ット数例えば８ビツトつまり１バイトからなる。
ロール、データ、チェックビット、フラグ各ブロックか
らなるフレーム構成をとっており、各ブロックは同じビ
ット数例えば８ビツトつまり１バイトからなる。
送信データが多数ある場合はデータブロックが複数個連
続し、そしてｌツムの信号の後には次のフレームの信号
が連続する場合も、また一時中断あるい。
続し、そしてｌツムの信号の後には次のフレームの信号
が連続する場合も、また一時中断あるい。
１長期（こ中断する（通信可能な状態ではあるが実際（
こは通信は行なわれていない）場合（これをアイドル状
態というじモする。
こは通信は行なわれていない）場合（これをアイドル状
態というじモする。
インターフレームタイムフィルとはこのフレーム間をつ
まりアイドル期間を何らかの信号で埋めることを云うが
、ＨＤＬＣ手順ではこのタイムフィルム信号にはフラグ
とマークの２種がある。
まりアイドル期間を何らかの信号で埋めることを云うが
、ＨＤＬＣ手順ではこのタイムフィルム信号にはフラグ
とマークの２種がある。
第２図はＨＤＬＣ手順における最小フレーム構成を示し
たもので、Ｆはフラグであり、これにアドレス部Ａ−コ
ントロール部Ｃ１フレームチェックシーケンス部ＦＣ８
１およびＦｅ１２が続き、最後をまたフラ〃で閉じらフ
ラグＦとフラグＦとの間が広義ａ←夕部であり、そのＣ
部とＦｅ１２部の間に狭義のデータつまり送信したい文
言、数値などのデータが挿入される。
たもので、Ｆはフラグであり、これにアドレス部Ａ−コ
ントロール部Ｃ１フレームチェックシーケンス部ＦＣ８
１およびＦｅ１２が続き、最後をまたフラ〃で閉じらフ
ラグＦとフラグＦとの間が広義ａ←夕部であり、そのＣ
部とＦｅ１２部の間に狭義のデータつまり送信したい文
言、数値などのデータが挿入される。
フラグＦは例えば０１１１１１１０の固定パターンであ
る。
る。
フレーム間ＩＦＴを満たす信号は第２図ａではフラグＦ
であり、同図すではマーク「ｌ」 である。
であり、同図すではマーク「ｌ」 である。
なおこれらの図ではタイムフィル信号は１ブロツクしか
示していないが、これは実際には必要ブロック連続させ
る。
示していないが、これは実際には必要ブロック連続させ
る。
タイムフィル信号をフラグパターンにするかオール７−
クパターンにするかは全２重通信では特に問題ではない
。
クパターンにするかは全２重通信では特に問題ではない
。
ところが、半２重通信では′ｌ″が１５ビット以上連続
するとこれは送信権の放棄を意味するので、オールマー
クを送出する様に構成したＩＦＴＦ回路では送信を継続
したい場合に不都合がある。
するとこれは送信権の放棄を意味するので、オールマー
クを送出する様に構成したＩＦＴＦ回路では送信を継続
したい場合に不都合がある。
即ちこの場合は直ちにデータを送信しないと送信権数、
棄と見做されてしまう。
棄と見做されてしまう。
またこれとは逆【こ、フラグパターンを送出するＩＦＴ
Ｆ 回路ではフラグの連続送出は送信継続を意味する
から送信権抛棄が不可能で、マルチドロップ形式の伝送
システムでは他端末は何時迄も送信を待たされることに
なってしまう。
Ｆ 回路ではフラグの連続送出は送信継続を意味する
から送信権抛棄が不可能で、マルチドロップ形式の伝送
システムでは他端末は何時迄も送信を待たされることに
なってしまう。
か＼る不都合は、タイムフィルパターンをフラグパター
ンまたはオールマークパターンのいずれか一方に固定的
に設定するため（こ生ずるものであり、これを任意に変
更または選択可能にすれば不都合は解消される訳である
。
ンまたはオールマークパターンのいずれか一方に固定的
に設定するため（こ生ずるものであり、これを任意に変
更または選択可能にすれば不都合は解消される訳である
。
本発明はか＼る点【こ鑑みてなされたもので、伝送制御
処理部と、データ送信部とを有し、データ送信部は、該
処理部から受渡されるアークに基き、回線上に１又は複
数の単位データで構成される伝送フレームを転送し、且
つ伝送されない期間【こは回線（こ所定のデータを転送
せしめる伝送制御回路において、フラグデータを連続発
生するフラグ発生回路およびマークデータを連続発生す
るマーク発生回路と、該処理部からの側部信号に応じて
これら両回路のいずれか一方を動作させる指示フラグ手
段とを備え、該処理部は該回線に応じて該指示フラグ手
段に所定の指示フラグをセットせしめ、該各伝送フレー
ム間（こ指定されたデータを挿入して転送することを特
徴とするものであるが、以下図面を参照しながらこれを
詳細に説明する。
処理部と、データ送信部とを有し、データ送信部は、該
処理部から受渡されるアークに基き、回線上に１又は複
数の単位データで構成される伝送フレームを転送し、且
つ伝送されない期間【こは回線（こ所定のデータを転送
せしめる伝送制御回路において、フラグデータを連続発
生するフラグ発生回路およびマークデータを連続発生す
るマーク発生回路と、該処理部からの側部信号に応じて
これら両回路のいずれか一方を動作させる指示フラグ手
段とを備え、該処理部は該回線に応じて該指示フラグ手
段に所定の指示フラグをセットせしめ、該各伝送フレー
ム間（こ指定されたデータを挿入して転送することを特
徴とするものであるが、以下図面を参照しながらこれを
詳細に説明する。
第３図は本発明の一実施例を示すブロック図である。
同図において、１０はＩＦＴＦ の制御部であり、本
発明ではこの中にタイムフィルパターン制御用の１ビツ
トのメモリ素子本例ではフリップフロップ（図示せず）
を設ける。
発明ではこの中にタイムフィルパターン制御用の１ビツ
トのメモリ素子本例ではフリップフロップ（図示せず）
を設ける。
このフリップフロップは例えば状態”１″でＩＦＴＦ
信号をオールマークに指示し、また状態９１０９１で
ＩＦＴＦ 信号をオールフラグ（こ指示する。
信号をオールマークに指示し、また状態９１０９１で
ＩＦＴＦ 信号をオールフラグ（こ指示する。
勿論、この関係は逆でもよい。
フリップフロップの出力状態は外部のプログラムにより
、例えば第１図の場合には回線制御用のチャネル５に含
まれるファームからのレジスタアドレスＲＡにより制御
される。
、例えば第１図の場合には回線制御用のチャネル５に含
まれるファームからのレジスタアドレスＲＡにより制御
される。
第１図のＬＡバス７からのライトデータＷＤはデータレ
ジスタ１１に蓄積された後、Ｐ／Ｓ （パラレル・シ
リース変換）レジスタ１２へ並列状態で転送される。
ジスタ１１に蓄積された後、Ｐ／Ｓ （パラレル・シ
リース変換）レジスタ１２へ並列状態で転送される。
Ｐ／Ｓ レジ、スタ１２は、送信時は入力データ（送
信データ）シこフラグＦ等を付加して第２図に示す如き
フレーム構成でこれらをシリアルに送出する。
信データ）シこフラグＦ等を付加して第２図に示す如き
フレーム構成でこれらをシリアルに送出する。
そして、アイドル状態でしかも制御回路１０内の制御用
フリップフロップが状態″′Ｏ″であれば、フラグ発生
器１５′が動作しフラグがＰ／Ｓレジスタ１２に供給さ
れることによりフレーム間ＩＦＴにフラグＦを挿入した
第２図ａのパターンとなる。
フリップフロップが状態″′Ｏ″であれば、フラグ発生
器１５′が動作しフラグがＰ／Ｓレジスタ１２に供給さ
れることによりフレーム間ＩＦＴにフラグＦを挿入した
第２図ａのパターンとなる。
Ｐ／Ｓ レジスタ１２の出力はオアゲー１１３を通して
回線１４へ送出される。
回線１４へ送出される。
これに対し、ア・・「ドル状態で上記フリップフロップ
が状態ｕ １ ｎであるとマーク発生器１５が選択され
る。
が状態ｕ １ ｎであるとマーク発生器１５が選択され
る。
この結果、信号１，１．・・・・・・１が該マーク発生
器１５からオアゲート１３を通って回線１４へ送出され
る。
器１５からオアゲート１３を通って回線１４へ送出され
る。
またデータが転送されている間にオールマーク或はフラ
グがそれぞれ発生されないよう、上記フリップフロップ
がファームからセットされた場合のみ出力されるように
構成される。
グがそれぞれ発生されないよう、上記フリップフロップ
がファームからセットされた場合のみ出力されるように
構成される。
上述したタイムフィルパターン制御回路を［）ＬＣＬＳ
Ｉに設けると、該ＬＳＩを第１図のラインアダプタ１の
出力端に用いた半２重通信の場合に、送信権放棄を意図
しないアイドル状態ではフラグパターンのＩＦＴＦ
を行ない、また送信権放棄を表示する場合にはオールマ
ークパターンのＩＦＴＦ を行なう、というタイムフ
ィルパターンの変更が容易（こ行なえる。
Ｉに設けると、該ＬＳＩを第１図のラインアダプタ１の
出力端に用いた半２重通信の場合に、送信権放棄を意図
しないアイドル状態ではフラグパターンのＩＦＴＦ
を行ない、また送信権放棄を表示する場合にはオールマ
ークパターンのＩＦＴＦ を行なう、というタイムフ
ィルパターンの変更が容易（こ行なえる。
か＼るタイムフィルパターン変更機能は、上述した半２
重通信のみならず、全２重通信の場合にも有用である。
重通信のみならず、全２重通信の場合にも有用である。
第４図は端末装置（ＴＣ）２０と複数の入出力機器（Ｉ
ｌｏ）２１．２２．２３．２４・・・・・・・・・との
間でマルチドロップ方式で全２重通信を行なうデータ伝
送システムを示すが、入出力機器２１，２２．・・・・
・・は互いに非同期で動作しており、いずれか（本例で
は入出力機器２１とする）が回線ｔ１を通して送信要求
Ｒ８を送ると、これを受けて端末装置２０から回線ｔ２
を通して送信可信号Ｃ８が返送され、送信要求を出した
入出力機器２１は送信データＳＤを送出する。
ｌｏ）２１．２２．２３．２４・・・・・・・・・との
間でマルチドロップ方式で全２重通信を行なうデータ伝
送システムを示すが、入出力機器２１，２２．・・・・
・・は互いに非同期で動作しており、いずれか（本例で
は入出力機器２１とする）が回線ｔ１を通して送信要求
Ｒ８を送ると、これを受けて端末装置２０から回線ｔ２
を通して送信可信号Ｃ８が返送され、送信要求を出した
入出力機器２１は送信データＳＤを送出する。
か＼るシステムでは回線ｔ１の信号をオールマークにし
ておくとこれを０にする（フラグ（こする）ことで送信
要求Ｒ８を上げることができる。
ておくとこれを０にする（フラグ（こする）ことで送信
要求Ｒ８を上げることができる。
またこの種端末装置に設けられるタイマには自由Ｇこ計
時できるタイマと受信データのビットパターン（こよっ
て働くタイマとがあり、後者のタイマの自己診断には信
号折返し法が用いられるが、タイムフィル信号を変更で
きるとか＼る自己診断を簡単に行なうことができる。
時できるタイマと受信データのビットパターン（こよっ
て働くタイマとがあり、後者のタイマの自己診断には信
号折返し法が用いられるが、タイムフィル信号を変更で
きるとか＼る自己診断を簡単に行なうことができる。
即ち端末装置２０に対し入出力機器２１．２２．・・・
・・・を含む折り返しループを構成し、入出力機器２１
゜２２、・・・・・・からは常時オールマークパターン
を送出するようにしておき、端末装置２０からデータＲ
Ｄを送信しこれを受信した入出力機器がタイムフィルパ
ターンをフラグに変更するようにしておくと、該タイマ
のチェックが可能となる。
・・・を含む折り返しループを構成し、入出力機器２１
゜２２、・・・・・・からは常時オールマークパターン
を送出するようにしておき、端末装置２０からデータＲ
Ｄを送信しこれを受信した入出力機器がタイムフィルパ
ターンをフラグに変更するようにしておくと、該タイマ
のチェックが可能となる。
以上詳述したように、本発明の伝送制御回路【こよれば
ＨＤＬＣ手順のアイドル状態におけるフレーム間をフラ
グパターンまたはオールマークパターンのいずれかに選
択でき、半２重通信、マルチドロップ通信システム等の
伝送制御において送信権保留、同抛棄、タイマ自己診断
等が容易にでき、極めて有利である。
ＨＤＬＣ手順のアイドル状態におけるフレーム間をフラ
グパターンまたはオールマークパターンのいずれかに選
択でき、半２重通信、マルチドロップ通信システム等の
伝送制御において送信権保留、同抛棄、タイマ自己診断
等が容易にでき、極めて有利である。
また各フレーム毎にＩＦＴＦを変える必要が生じた場合
などに適用しても非常に有効である。
などに適用しても非常に有効である。
第１図は端末装置の一例を示す概略ブロック図、第２図
ａ、ｂはタイムフィルパターンの異なる例を示す説明図
、第３図は本発明の一実施例を示すブロック図、第４図
はマルチドロップ方式の伝送システムの例を示すブロッ
ク図である。 図中、１０は１ビツトの制御用メモリ素子を設けられた
制御部、１２はフラグパターン発生器を備えるＰ／Ｓ
レジスタ、１５はマーク発生器である。
ａ、ｂはタイムフィルパターンの異なる例を示す説明図
、第３図は本発明の一実施例を示すブロック図、第４図
はマルチドロップ方式の伝送システムの例を示すブロッ
ク図である。 図中、１０は１ビツトの制御用メモリ素子を設けられた
制御部、１２はフラグパターン発生器を備えるＰ／Ｓ
レジスタ、１５はマーク発生器である。
Claims (1)
- １ 伝送制御処理部と、データ送信部とを有し、データ
送信部は、該処理部から受渡されるデータに基き、回線
上に１又は複数の単位データで構成される伝送フレーム
を転送し、且つ伝送されない期間には回線に所定のデー
タを転送せしめる伝送制御回路において、フラグデータ
を連続発生するフラグ発生回路およびマークデータを連
続発生するマーク発生回路と、該処理部からの列部信号
に応じてこれら両回路のいずれか一方を動作させる指示
フラグ手段とを備え、該処理部は該回線に応じて該指示
フラグ手段ｌこ所定の指示フラグをセットせしめ、該各
伝送フレーム間に指定されたデータを挿入して転送する
ことを特徴とする伝送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035278A JPS5829024B2 (ja) | 1979-03-26 | 1979-03-26 | 伝送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035278A JPS5829024B2 (ja) | 1979-03-26 | 1979-03-26 | 伝送制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55127749A JPS55127749A (en) | 1980-10-02 |
| JPS5829024B2 true JPS5829024B2 (ja) | 1983-06-20 |
Family
ID=12437307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54035278A Expired JPS5829024B2 (ja) | 1979-03-26 | 1979-03-26 | 伝送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829024B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105817B2 (ja) * | 1985-09-14 | 1995-11-13 | カシオ計算機株式会社 | デ−タ通信装置 |
| JPS6335038A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 通信回線状態検出回路 |
-
1979
- 1979-03-26 JP JP54035278A patent/JPS5829024B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55127749A (en) | 1980-10-02 |
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