JPS5824187A - 動的メモリ−駆動ｃｒｔデイスプレイ用クロツキング・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は揮発性バッファ・メモリーに接続されたＣＲ
Ｔディスプレイに関し、特にＣＲＴの垂直帰線時間より
短いリフレッシュ時間間隔を持ち揮発性メモリーに接続
されたＣＲＴディスプレイに関する。

電荷結合装置（ＣＣＤ　）で製造されるような揮発性メ
モリーはコストが低く、電力消費が少なく１密度が高い
ところから、メモリーとして使用される。しかし、それ
ら上記の利点があると同時に、そこに記憶されている電
荷を維持するために、メモリーを周期的にリフレッシュ
しなければならないという欠点も存在する。それを除く
ために、現在広く使用されている方法の１つは、ＣＣＤ
素子に対し循環するシフト・レジスタ構造を接続してシ
フト・レジスタを通るデータを表わす電荷をクロックす
るようにしている。そこにはカウンタが使用されて、シ
フト・レジスタの希望するデータの位置を入力ポート又
は出力ポートで追跡するようにしている。書込又は読出
いずれかの声めに、メモリーをアクセスする必要がある
ときには、カウンタのカウントが書込み又は読出される
べきデータのアドレスと比較されて、一致したときに、
データをアクセスするコマンドに従って挿入又は読出す
ようにすることができる。

１ラインのデータが読出された後、次のデータ・ライン
のディスプレイを始めるために、ＣＲＴビームが新水子
ラインの位置に戻９、再追跡を可能にする限定された期
間中、すべてのクロックを停止することができる。現在
使用可能なＣＣＤメモリー装置では、そのクロッキング
は６４又はそれ以上のクロック・サイクルの各間隔に一
回、長さ１５マイクロ秒間、瞬間的に停止することがで
きるようにしである。ＣＲＴの水平ブランキングは約９
マイクロ秒で達成できるから、このメモリーは水平走査
に関する限、９　ＣＲＴと直接互換又は両立可能である
。問題は、約１２５ミリ秒のブランキング又は消去時間
が要求される垂直帰線に存在する。その期間中でも、記
憶データは電荷の漏洩のために喪失するかもしれないの
で、メモリー・クロックを停止することはできない。

次の各米国特許はデータを記憶するために循環するメモ
リーを利用している。°゛アナログ電荷転送メモリー・
システム用制御論理回路″と称する米国特許第３，７７
４，１６７号（Ｃ，ＭｃＤ、　Ｐｕｃｋｅｔｔｅほかに
よる）、６循環ビデオ・メモリーを有するグラフィック
・ディスプレイ”と称する米国特許第３，８３６，９０
２号（Ｎｏｂｕｏ　０ｋｕｄａほかによる）及び′°バ
ースト・モードを持つ電荷結合装置メモリー・システム
”と称する米国特許第４，０８４，１５４号（Ｇ、Ｐａ
ｎｉｇｒａｈｉによる）などである。

米国特許第３．７７４．１６７号には、アナログ電荷転
送メモリー・システムが開示されている。そこには、プ
ログラマブル反復速度クロック信号を、形成するだめの
回路が設けられている。そのシステムは、読出期間中、
クロックが使用され、保持期間中では、すべてのクロッ
クはデータが失われるだろうリフレッシュ時間間隔よシ
短い期間だけターンオフされる。その時間の経過前に、
再循環モードに入り、記憶されている情報は１回又は１
回以上の再循環を受ける。次に、クロックはターンオフ
されて、再び読出期間に入る。

米国特許第３，８３６，９０２号は、ＣＲＴの各ライン
について１個のシフト・レジスタを使用している。各レ
ジスタは１走査ラインを構成するドツトの数に等しい記
憶能力を有する。シフト・レジスタは一回づつ読出され
るデータ・ラインと同時に順次的にアクセスされる。故
に、垂直帰線は、シフト・レジスタが読出されていると
き、隣りが読出されている間にリフレッシュすることが
できるため、問題とはならない。

米国特許第４．０８４．１５４号では、特定時間中に、
小さいメモリ一部分だけをリフレッシ−するようにして
、メモリーを構成するシフト・レジスタが順次的リフレ
ッシュを受けるようにしている。

もし、レジスタがアクセスされた場合、そのメモリーの
リフレッシュはそのアクセス動作によって達成される。

もし、リフレッシ−が進行中にアクセスが要求されたと
きは、リフレッシ−動作が完了するまでそのアクセスを
遅延させる。

以上の特許のどれもがその垂直帰線時間が揮発性メモリ
ーのりフレッシー間隔を越えるという問題に触れていな
い。

次に、この発明を要約する。この発明においては、揮発
性メモリーのリサーキュレーション又は再循環はＣＲＴ
の水平ブランキング期間中は停止されるが、垂直ブラン
キング期間中はその揮発性メモリーの再循環は行われる
。インターレースド・スキャンニング（飛越走査）が１
データ・フィールドを形成するため、最初は偶数ライン
に沿って走査し、次に奇数ラインに沿って走査するよう
にして像又はイメージを形成する。故に、揮発性メモリ
ーは最初の垂直帰線の途上で半分再循環され、第２の垂
直帰線中に残シの半分が再循環される。

従って、各イメージ・フィールド中に２つの垂直ブラン
キング間隔がある。その再循環又はリサーキーレーショ
ン動作にクロ；り・・そルスを加えるか又はそこからク
ロック・ノソルスを削除することによって、アップ又は
ダウンいずれかのスクロール効果を達成することができ
る。又１．全フイールド・スキャンニング方式が使用さ
れると、メモリーのリサーキュレーションは各垂直ブラ
ンキング期間中に完了する。

以上述べたことを実行するために、データ・ビットを記
憶するだめのＣＲＴディスプレイに、及びメモリーのリ
フレッシュ状態を維持するために適当な速度で揮発性メ
モリーをクロックするクロ。

り・パルス源に接続された揮発性再循環メモリーが用い
られる。又、水平帰線の期間中、揮発性メモリーに対す
るクロック・パルスの供給を削除する手段が設けられる
。垂直帰線中、揮発性メモリーに供給されるクロック・
、４１ルスの数は前回ディスプレイされたデータ・ビッ
トから次にディスプレイされるべきデータ・ビットにメ
モリーを再循環するために変更される。インターレース
ド・スキャン（飛越走査）については、揮発性メモＩＪ
−はその記憶容量の約半分がクロックされ、普通のスキ
ャンでは、揮発性メモリーは全部再循環され　　□する
。それ故、揮発性メモリーの１データ・フィールドが完
全に再循環される。ここでは又、１ラインのスキャンの
開始を１ライン上又は１ライン下のいずれかに移動する
ために、垂直帰線中、クロックを追加挿入する手段が設
けられる。これｄ１明らかに、スクリーンを上方か又は
下方のどちらかにスクローリングするスクローリング効
果を発生する。

以上の説明から、この発明の主な目的はビデオ・ディス
プレイ・システムの改良であるとみることができる。

この発明の他の目的は、ビデオ・ディスプレイの垂直帰
線時間よシ時間が短いリフレッシュ・サイクルを要求す
る型のメモリーを利用するビデオ・ディスフレイ・シス
テムを提供することである。

更に、この発明の他の目的はスクローリング能力を有す
るＣＣＤメモリーを利用するビデオ・ディスプレイ・シ
ステムを提供することである。

以上の及びその他の目的は、以下に述べる実施例の説明
と、この出願の一部をなし、同一部品は同一番号で指示
した図面とを見ることによって更に明らかとなる。

次に、この発明の好ましい実施例を説明する。

第１図を見ると、主タイミング・チェイン１２は水晶制
御ドツト・クロック発生器２２から発生し、ＤＣＬＫ及
びＤＣＬＫとラベルされたドツト・クロック信号を受信
する。この信号はＣＲＴディスプレイのだめに要求され
るドツト間間隔と等しい発生速度を有する。この発明の
ＣＲＴディスプレイ２８は３０．２４　ＭＨｚドツト信
号を利用する。主タイミング・チェイン１２はドツト・
クロック信号に応答してメモリー・クロック信号ＭＣＬ
Ｋ及びＭＣＬＫ　’ｌｉ−発生するためにＣＣＤクロッ
ク源１４で使用されるキャラクタ・クロック信号ＣＡＲ
ＣＬＫ及びＣＡＲＣＬＫ　’ｉ発生する。その上、主タ
イミング・チェイン１２は、キャリヤ・クロック信号か
ら、ＣＲＴのスキャンニング又は走査ビームがオンであ
るのはどのラインかを表示し、そのラインのどのキャラ
クタに走査ビームが位置決めされているかを表示し、ラ
イン・スキャンは偶数インターレース（飛越組）にある
か、奇数インターレースにあるかを表示し、１フレーム
のデータの完全なディスプレイの表示に相当する頁の終
りであるかどうかを表示する信号を発生する。種々の水
平、垂直及びドツト・ブランキング信号も主タイミング
・チェイン１２によって発生される。

ＣＣＤクロック源１４はプログラマブル・メモリー・ロ
ジック・ユニットを通してキャラクタ及びライン位置情
報に作用して、メモリー・クロッキング及びアクセシン
グ信号を引き出し、合成ビデオ発生回路２６に対して夫
々垂直及び水平同期信号ＶＳＹＮＣ及びＨ８ＹＮＣを供
給する。ＣＣＤクロック・インタフェース回路１６はク
ロック源１４からメモリー・クロッキング信号を受信し
、その信号を種々のドライバ回路全通してＣＣＤメモリ
ー１８をクロックするに必要なりロッキング信号に変換
する。ＣＣＤメモリー１８はＢＤ　Ｏ−ＢＤ　１９とラ
ベルされた２０ラインに入力データを受信する。データ
は作とラベルされた一子に供給された書込エネーブル信
号の制御に従ってメモリーに書込まれる。

この発明の好ましい実施例に利用されているＣＣＤメモ
リーはフェアチャイルド社製の部８品番号Ｆ４６４であ
る。Ｆ４６４電荷結電荷的直列メモリーは６５゜５３６
ビツトのメモリーである。それは各々が４０９６ビツト
長の１６ランダム・アクセス・シフト・レジスタで構成
される。この装置は４つの異なるクロックの使用が要求
されるインタフェースド（飛越）直列−並列−直列レノ
スタ構造に構成される。そのクロックのうちの２つは直
列レジスタのシフトに利用され、残りの２クロツクは並
列レジスタのシフトのために利用される。直列クロック
Ｔ３．及びΣ２は入力及び出力直列レノスタ内のデータ
の移動を制御し、データの速度に等しい周波数を有する
。転送りロック■は入力直列レジスタから並列レジスタ
へのデータの転送に利用され、転送りロックｍは並列レ
ジスタから出力直列レジスタへのデニタの転送に利用さ
れる。

この発明の好ましい実施例においては、ＣＣＤクロック
・インタフェース回路１６は信号ａ１反転し、ＣＣＤメ
モリーに使用されているレジスタを駆動するために、信
号丁の電力レベルを増加するドライバ回路を含む。メモ
リーのキャラクタのアドレスはパ、ファ３０からの信号
ＣＡＯ−ＣＡ３を利用して行われる。

ＣＣＤメモリー１８からの出力データはＯＤＯ−０Ｄ１
９で確認される２０ビツトの形式である。このデータは
１パンクのシフト・レジスタがら成るシリアライプ２０
に案内される。シリアライザ２゜は１９８０年８月２１
日にＡ、　Ｂ、　Ｈａｙｔｅｒはがが出願した。”高速
シフト・レジスタ″′と称する米国特許出願０６／１８
０，１８６の主題である。このシフト・レジスタはデー
タを緩衝して該データを直列形式に配置し、該直列にさ
れたデータをビデオ混合器２４に発信するように動作す
る。ビデオ混合器は再びそのデータをデータ・クロック
ＤＣＬＫと同期し、ブランキングのためにそのデータを
付加的にマツサージする。ビデオ混合器２４からの出力
信号は−ＶＩＤ−とラベルされ、合成ビデオ発生回路２
６に送られる。合成ビデオ発生回路２６の中で、垂直同
期及び水平同期信号ＶＳＹＮＣ及びＨ８ＹＮＣは夫々信
号ＶＩＤと適当に混合されて、ＣＲＴディスプレイ２８
に送られる出力ビデオ信号ＶＩＤＥＯＯＵＴを供給する
。

ＣＲＴディスプレイ２８が受信した直列信号はディスプ
レイされるべきデータ、同期信号（垂直同期、水平同期
）及びデータを失うことなく水平及び垂直同期を可能に
する種々のブランキング信号で構成される。

第２図乃至第１７図は、この発明の好ましい実施例の集
積回路に構成した場合の回路略図を構成する。上図を表
示する図面の各シートの上右角にはキ一番号が印されて
いる。このキ一番号は選ばれた図面をグループ化し、回
路間の相互接続の追跡を容易にする。例えば、第２図に
は、１１と印された矢形索引ボックスを持つ多数の導体
がある。

これは、例えば信号ＤＣＬＫ　’ｉ持つ対応する導体は
キ一番号１１を持つ図面に見付けることができるという
ことを意味する。その他の例として、矢形デックスの終
端番号４　、５　、８’に持つＣＡＲＣＬＫとラベルさ
れた導体はキ一番号４．５．８’！ｒ伴う図面に見られ
る同一ラベルの導体に接続される。

次に、第２図乃至第６図に略図的に現わされている主タ
イミング・チェイ、ン１２を見ると（キー番号４が付さ
れている）、特に第２図の主タイミング・チェインの中
に、４段カウンタ４０に対するクロ、キング入力として
ドツト・クロック信号ＤＣＬＫが供給されている。信号
ＤＣＬＫは又ＳＲ型フリノソ・クロック４４及び４１の
クロッキング入力にも供給される。反転されたドツト・
クロック信号習「はＳＲフリツノ・フロップ４５のクロ
ッキング入力端子に供給される。アンド・ゲート４２は
カウンタ４０の３段からのカウントを受信し、ＬＤとラ
ベルされた反転負荷ディノット信号を出力する。信号面
はフリップ・７０ツブ４４のＣＤ入力に送られる。この
信号はフリップ・フロップ４４全通し、ドツト・クロッ
クでダートされて百出力に現われる。百出力における信
号はＳ／’Ｌｌ　（シフト負荷１）として確認される。

フリップ・フロンｆ４５のＱ出力における信号はＳ／Ｌ
２　（シフト負荷２）として確認される。これらの信号
は第１５Ａ図及び第１５Ｃ図に表わされているシフト・
レジスタのゲーティングに゛利用される。カウンタ４０
からのその他の出力は基本キャラクタ・クロック信号Ｃ
ＡＲＣＬＫ及び反転キャラクタ・クロック信号ＣＡＲＣ
ＬＫである。反転処理はインバータ４６で行われる。ア
ンド・ゲート４３はカウンタ４０の４段の各々の出力を
受信して、そのケ゛−トされた信号ｆ：ｓＲフリップ・
フロップ４１のＣＤ入力に送信する。フリップ・クロッ
ク４１からの出力信号は■とラベルされたキャラクタの
終り信号である。

この信号はカウンタ４０のアンド入力に返送される。カ
ウンタ４８（第４図）はクロック入力として信号ＣＡＲ
ＣＬＫを受信し、他方の入力にはＥＯＬＩによって確認
しうるラインの終シ信号を受信する。

これら２つの信号に応答して最初の１６キヤラクタ位置
の作用を有するカウントが作成される。カウンタ４９も
信号ＣＡＲＣＬＫ及びラインの終シ信号ＥＯＬＩ　’ｉ
受信する。扉］信号は１ラインに相当する９１キヤラク
タがＣＲＴディスプレイを横切って追跡されたときに発
生し、カウンタ４８″、４９をリセットさせる。カウン
タ４９はキャラクタ・力　　　ｉラン）１６．３２．６
４に対応する出力を供給する。カウンタ端子の信号Ｃ，
６，４，Ｃ１６，Ｃ２゜Ｃ８はアンド・ケ”−）５０（
第５図）で共にアンドされて、各端子が活性のときは９
０のカウントを供給する。カウント９１に対応する次の
クロックはカウンタ４８，４９をＯにリセットする。信
号面汀はカウント９１に対応する。インバータ５１（第
５図）は信号ＥＯＬＩ　’ｉ供給する。インバータ５１
からのラインの終シ信号ＥＯＬ　Ｉは、第７Ａ図及び第
７Ｂ図に表わされているＣＣＤクロック源から引き出さ
れるＥＯＰとラベルされた頁の終り信号と共にアンド・
ケ゛−）５２（第３図）に対する入力として送られる。

アンドされた信号は酊で確認される頁の終シ信号を生ず
る。信号ＥＯＬＩ及び信号ＣＡＲＣＬＫと共に信号■は
夫々ライン・カウンタ５３．５４．５５（第３図）に対
するロジック入力及びクロッキング入力として供給され
る。これらカウンタからの出力は夫々ライン１２８，６
４゜３２．１６，２０４８，１０２４．５１２及び２５
６において確認されるライン・カウント信号である。カ
ウンタ５３，５ｊ、５５はＥＯＬＩ信号及びＣＡＲＣＬ
Ｋ信号が発生したときに増加する。ＣＲＴのスキャニン
グ処理中、ライン・カウントが特定のカウンタ出力に呵
り合う数に対応したときに、その出力は夫々の端子の各
々に現われる。■（貝の終り）及びＣＡＲＣＬＫ信号が
カウンタ５３，５４゜５５に供給されたときに、これら
カウンタはＯにリセットされる。ここまで現われた主な
信号は各キャラクタの発生のときに発生するキャラクタ
・クロック信号、ＣＲＴにディスプレイされる谷キャラ
クタの位置全発生し及び確認するキャラクタ・カウント
信号、いかなる時点におけるものでも走査しているライ
ンの位置決めヲ碓認するライン・カウント信号などであ
る。

一対のカッドＤ２ｕフリッグ・フロツノ５８゜５９（第
６図）は入力信号Ｃ６４、Ｌ５１２　、　ＢＬＩ　。

ＣＡＲＣＬＫ及びＣＡＲＣＬＫに作用してキャラクタ・
ブランキング信号ＣＢ　ＬＡＮＫ及びＱＢＬＡＮＫと共
に、データ・ブランキング出力ＤＢＬＡＮＫ及びＤＢ　
ＬＡＮＫと、水平及び垂直ブランキング出力ＨＢＬＡＮ
Ｋ及びＶＢＬＡＮＫ　ｉ供給する。これら信号は、デー
タがディスプレイされるべきでない期間中、ディスプレ
イ・システム１ブランク又は消去するようにこのシステ
ムが使用する。例えば、信号０狂マ■−は１／４スクリ
一ン増分でスクリーンを消去するのに使用される。イン
バータ５６、アンド・ダート５７、アンド・ゲート６０
及びインバータ６１はカットＤ型フリップ・フロップ５
８の出力に現われた信号、及び信号Ｌ５１２及びＣ６４
に作用して出力信号ＢＬＡＮＫ及び信号ＷＢＬＡＮＫを
供給する。

第７Ａ図乃至第７Ｄ図を見ると、フィールド・プログラ
マブル・ロジック・アレイ７０はその入力としてキャラ
クタ・カウント信号Ｃ４，Ｃ８゜Ｃ１６、Ｃ６４と共に
°゛Ｌ″とラベルされたライン・カウント信号を受信す
る。この発明の好ましい実施例では、■ライン当シ９１
キャラクタがある。

ＦＲとラベルされた信号は偶数フィールドを走査（スキ
ャン）しているか、奇数フィールドをスキャンしている
かを表示する。信号ＳＣＤ及びＳＣＵはスクロール・ア
ップ（５ｃｒｏｌｌ　ｕｐ　）であるかスクロール・ダ
ウン（５ｃｒｏｌｌ　ｄｏｗｎ　）であるかを表示する
。フィールド・プログラマブル・ロジック・アレイの出
力は出力１８（第７Ｃ図）に現われる垂直同期信号と、
出力１３に現われる頁の終り信号と、出力１５に現われ
る水平同期信号とである。

出力１０−１２の信号はＣＯＤメモリー装置に使用する
だめに８クロック信号からその１つを選択する。これら
信号は８：１ライン・データ・セレクタ７４に送られる
。データ・セレクタ７４に送られるその他の入力として
は、プログラマブル読出専用メモリー・マスク発生器７
３から受信する。

データ・セレクタからの出力はカウンタ７７及び７８に
向けられる。このカウンタはセレクタ７４からのその出
力信号によって指令された速度でカウントする。該カウ
ンタはメモリー・アクセス・クロック信号ＭＡＯ−ＭＡ
５　’に出力する。フィールド・プログラマブル・ロジ
ック・アレイ７０からのその他の出力はＪＫアフリノ・
フロップ７１．７２に向けられ、その出力は垂直及び水
平同期信号となる。セレクタ７４で選ばれたメモリー・
クロック　　　　）信号は、又夫々メモリー・クロック
信号ＭＣＬＫ及び反転メモリー・クロック信号ＭＣＬＫ
　’ｉ高出力る一対の排他的オ’７　（ＥＸＣＬＵＳＩ
ＶＥ　ＯＲ）　ｒ　−）　７９　。

８０にも送られる。加えて、インバータ７５とＳＲフリ
ップ・７０ツゾ７６とはライン・カウント信号Ｌ５１２
に作用して信号を２つに分割するように働き、信号ＦＲ
とその反転値面とを出力する。更に、インバータ７５は
信号Ｌ５１２を供給する。信号ＦＲはライン・スキャン
が偶数インターレース（飛越組）であるか、奇数インタ
ーレースであるかを表示する。

フィールド・プログラマブル・ロジック・アレイ７０は
第１９Ａ図及び第１９Ｂ図に表わされている真値テーブ
ルに従ってプログラムされる。プログラマブル読出専用
メモリー（ＦＲＯＭ　）マスク発生器７３は第２０図の
真値テーブルに従ってプログラムされる。ＦＲＯＭは連
続クロック列ＣＡＲＣＬＫから選ばれたクロックをマス
クして、８セレクタブル・クロック列を８＝１ライン・
データ・セレクタ７４に供給する。

次に、第８図を見ると、１０２−１０５とラベルされた
複数のアンド・ダートは夫々の入力にライン・カウント
信号Ｌ６４　、　Ｌ１２８　、　Ｌ２５６及び信号ＦＲ
ｉ受信し、夫々の出力にキャラクタ信号ＣＡＯ。

ＣＡＩ　、　ＣＡ２　、　ＣＡ３を供給する。これら信
号は第１２図乃至第１４図に表わされているＣＣＤメモ
リーの１Ｃ内部４０９６ビツト・シフト・レノスタのだ
めのアドレスとして利用される。

次に、第９Ａ図及び第９Ｂ図を見ると、そこにｌｄ　Ｃ
ＣＤクロック・インタフェース１６のだめの回路の一部
が詳細に表わされている。基本クロッキング信号Ｂ　１
　、　ｉｌｌ　２　、１３ＴＩ　、　１３Ｔ２はメモリ
ー・アクセシング信号ＭＡＯ−ＭＡ５とメモリー・クロ
ックＭＣＬＫ及びＭＣＬＫ−とを結合することによって
作られる。りＩＩＩツクｍｏ　、　ＭＡ２　、　ＭＡ３
　、　ＭＡ４はアンド・ゲート９００Å力に供給される
。Ｘ−Ｙコーダｐ１はメモリー・アクセシング・クロッ
ク信号ＭＡＩ及びＭＡ５と共にアンド・ゲート９０の出
力を受信して、カッドＤ型フリップ・フロップ９２の入
力に４つの信号を供給する。ＭＣＬＫ信号は遅延ライン
８２に供給される。４つの出力遅延（１３，０゜８０．
５０及び２５ナノ秒）゛は夫々インノぐ−タ８３．８４
．８５．８６とロジック・ダート・アレイ９３．９４及
びアンド・ゲート８８の入力とに送られる。ロジック・
ダート・アレイ９３゜９４は、又カッドＤ型フリップ・
フロップ９２がらの出力を受信して、夫々の出力に信号
■。

ＯＴ２　’ｉ供給する。アンド・ダート８７．８８はそ
のはか信号ＭＣＬＫ　、　ＭＣＬＫ　’！ｒ受信してク
ロッキング信号【、百全引き出す〇 第１０図及び第１１図には、ＣＣＤクロック・インタフ
ェース１６の残シの部分が表わされ、６つのＭＯＳドラ
イバ回路９．５−１００はそれらの入力にクロッキング
信号口、門ヲ受信し、ＭＯＳドライバ９９，１００のた
めにクロッキング信号１１１ＴＩ　、　１３Ｔ２　ｉ受
信する。各ドライバ回路はその出力に４つのクロッキン
グ信号を出力する。これらのクロッキング信号は特に第
１２図乃至第１４図に表わされているＣＣＤ型メモリー
に対する適用に供される。これらドライバは８つの「Ｔ
信号、８つの「子信号及び各々４つの信号ｍｌ、酊ヲ供
給する。該ＣＣＤメモリーは高い容量を持つので、数個
のドライバ回路が必要である。例えば、各ＣＣＤメモリ
ー・チップは、１１１１．ｉｌ＋２については１００　
ｐｆ　、　ＯＴＩ　、　１３Ｔ２については２０　ｐｆ
を有する◇各りロック・ドライバ回路は３００　ｐｆ　
ｋドライブすることができる。ＣＣＤメモリーのタイミ
ングは製造者によって選ばれ、そ五らの製品のために最
良の成果を得ることができる。この発明の好ましい実施
例では、フェアチャイルドのＦ４６４ＣＣＤメモリーが
使用され、その特定のメモリーのだめのデータ・シート
が用いられた。

ＣＣＤメモリー１８は、第１２図乃至第１４図において
は、集積回路略図形式で表わされる。メモリー素子は標
準の構造で、相互に接続され、それ以上の説明は要しな
い。メモリー全体は該メモリーと出願人のシステムの他
のブロック要素との間の相互接続を表示する目的で表わ
される。

第２１図のチャートはＣＣＤメモリー１８のために用い
られるメモリー・マツプを描いたものであ　　　する。

該メモリ・マツプはＣＣＤメモリーのどの場所にデータ
のどのラインを保持するかを表わすものである。メモリ
ー・マツプは１０２４ラインのもの（７ｊイスプレイ・
ラインの数）として組織される。最初のフィールドはラ
インＯ−５１１ｔ−記憶する。第２のラインはライン５
１２−１０２３ｔ−保持する。テーブルの左の列はＣＣ
Ｄシフト・レジスタのビット場所である。ビット場所は
０乃至４０９５である。テーブルは６４ピツトづつ増加
する。テーブルの最上部は、各４にビット長の１６シフ
ト・レジスタを各々持つＣＯＤのシフト・レジスタの番
号を表わす。最初６４ビツトはシフト・レジスタＯから
き、次の６４ビツトはシフト・レジスタｌからくる。釜
残シのシフト・レジスタは同様な方法で負荷される。各
ラインごとに９１キヤラクタがアシ、信号ＥＯＬのカウ
ントが発生するとキャラクタ・カウンタをリセットする
。ライン・カウンタ５３，５４．５５（第３図）は各フ
ィールド当シのラインの数をカウントする。ライン・カ
ウンタ及びキャラクタ・カウンタはフィールド・プログ
ラマブル・ロジック・アレイ７０（第７Ａ図及び第７Ｃ
図）に対する入力を供給する。カウンタ５５の出力に現
われたラインＬ５１２の信号は２分割されて、偶数又は
奇数信号ＦＲ（ｉ−提供する。この分割作用を行う回路
は要素７５及び７６として第７Ｃ図及び第７Ｄ図に表わ
される。

信号ＥＮＰは頁の終シ信号ＥＯＰとラインの終り信号Ｅ
ＯＬとの論理アンド作用の結果である。ＥＮＰ信号はラ
イン・カウンタのリセットに利用される。前述のように
、キャラクタ・カウンタは９１のカウントをリセットす
る。

第１５Ａ図及び第１５Ｃ図を見ると、６つのシフト・レ
ジスタ１０６乃至１１１がシリアライプ２０を構成して
いる。出力データの２０ビツトはシフト・レジスタ１０
８，１１１の出力に現われる２つのデータ流に形成され
る。第１６図において、ドツト・・クロック発生器は接
続回路が３０．２４ＭＨｚ水晶１２９に接続された一対
のインバータ１２７．１２８’に利用した水晶発′振器
２２を含むように表わしである。イ、ンパータ１３０は
上記インバータの出力を後備し、その出力を排他的オア
・グー）１３１．１３２の入力に接続する。該オア・ケ
°−トの出力はドツト・クロック信号ＤＣＬＫ　。

部面である。

次に、第１５Ｂを見ると、ビデオ混合器２４はインバー
タ１２１，１２２を含み、アンド・ダート１２０，１２
３，１２４，１２５及び１２６が論理的に相互接続され
てビデオ及びブランキング情報の直列流を形成する。そ
の直列流はアンド・ゲート１２６の出力に現われ、信号
■として確認される。このビデオ・データ流は第１７図
の合成ビデオ発生回路２６に送信される。該回路２６は
データ流を垂直同期信号及び水平同期信号と同期する。

ビデオ・データはインバータ１４１の入力に現われ、同
期データはアンド・ゲート１４０の入力に現われる。Ｎ
ＰＮ　）ランジスタ１４２゜１４３はコレクタ接続にさ
れて、ビデオ・データと同期データとを結合する。その
合成信号がビデオ出力信号であって、ＣＲＴディスプレ
イ２８（第１図）の入力に送られる。シリアライザ２０
はＡ、Ｂ、Ｈａｙｔｅｒほかによって１９８０年８月２
１日に米国に出願された”高速シフト・レジスタ”と称
する米国特許出願第０６／１８０，１８６号の主題であ
る。

第１８図は第１９Ａ図及び第１９Ｂ図のテーブルに関葆
する。ＦＰＬＡ　７０　（第７Ａ図及び第７Ｃ図）のパ
ックー・りの中に、各々１６人力を有する４８のアンド
・ダートがある。説明を簡単にするために、そのうちの
２つのゲート（アンド・ゲート１５０及び１５１）だけ
がそこに表わしである。

そこには、史に８ケ゛−トがある。１つの作用（ＶＳＹ
ＮＣＩＪ上セツトのために使用されるケ゛−ト及び相互
接続だけが表わされておシ、第１９Ａ図及び第１９Ｂ図
のテーブルに表わされているその他の作用は同様な方法
で実施することができる。アンド・ダートに対する各入
力ラインは不プログラム・モードで３゛入力を持つ。そ
の第１　ハＦＰＬＡ　ヒフとアンド・ダートに対する入
力（第１９’Ａ図及び第１９Ｂ図のテーブルでＨ″と指
示しである０との間の直接接続である。その第２は高い
電圧　　　　　１＋Ｖに接続されている夫々のアンド・
ダート入力（第１９Ａ図及び第１９Ｂ図では°゛−”で
示されている）で２つの１”で表わされている開接続で
ある。その第３はインバータ１５３を含むＦＰＬＡピン
からの回路である（第１９Ａ図及び第１９Ｂ図ではａｔ
　Ｌ”で表わされる）。ＦＰＬＡのプログラミングはこ
れら３つの型の入力の選択を要求する。

４８アンド・ダートの出力はオア・ゲート１５２の入力
にプログラムによって接続される。ＶＳＹＮＣのセット
作用について、オア・ダートの入力端子２−４７’ｉ接
地に接続することによってそれらを不能動にする。Ｐタ
ーム０とラベルされた入力はアンド・ゲート１５０の出
力を受信するように接続される。Ｐターム１とラベルさ
れた入力はアンド・ゲート１５１の出力を受信するよう
に接続される。オア・ゲート１５２の出力は第７Ｃ図に
表わされているようにＦＰＬＡ　７０のビン１８に接続
される。残る７つのオア・ダートの出力はＦＰＬＡのビ
ン１７，１６，１５，１３．１２．１１，１０に接続さ
れる。１６のアンド・ダート入力は各ビンにＯ乃至１５
の関連する入力変数が割当てられている第１８図の各Ｆ
ＰＬＡビンに接続される。

第１９Ａ図及び第１９Ｂ図のテーブルにおいて、出力作
用（オア・ゲート１５２の出力）は“Ａ＃と符号化して
表わされている場合に活性である。

この発明め好ましい実施例においては、出力は″ハイ″
のときに活性又は能動であり、パロー”のときに不活性
又は不能動である。テーブルでは、不活性状態はへ・″
で表わされる。２スキヤン・フィールドで１つのデニタ
・ディスプレイｔｍ成する場合、２つのＶＳＹＮＣセッ
ト信号を持つ（一方は他方の各フィールドの後に発生す
る）こと力；必要である。該テーブルにおいては、コー
ディングの最初のラインはどの信号が“ノ・イ”（Ｈ）
であるべきか、どれがパ口−＃（Ｌ）であるべきか、Ｖ
ＳＹＮＣが１活性”　（Ａ）であることに対してどれ力
；″無無闇関心（−）状態であるかを表わす。フィール
ドＯにおいてはＣ４、ＦＲ、Ｃ３２、Ｃ１６、Ｌ３２　
。

Ｌｉ２　、Ｌ８が１１０−”　（Ｌ）であシ、Ｃ８、Ｌ
ａＩ３　。

Ｃ６４、Ｌ　４　、　Ｌ　２　、　Ｌ　１が“ノ１イ”
（Ｈ）である。

すべて残シのタームは”無関心”状態（−）である。

信号の状態がそこに表示されているような場合にハ１．
　ＦＰＬＡ　７０のビン１８の出力信号は°゛ハイであ
ろう。同様にして、信号がテーブルのライン２（Ｐター
ム１）で表示されている状態にあるときには、ビン１８
の信号は″ハイ″であろう。故に、該テーブルはＦＰＬ
Ａ　７０の８出力すべてのためのコーディングを説明す
るものである。すなわち、動作に際して、 Ｐターム０．１はＶＳＹＮＣのセットに使用される。

Ｐターム２，３はＶＳＹＮＣのリセットに使用される。

Ｐターム４はＨ８ＹＮＣのセットに使用される。

Ｐターム５はＨ８ＹＮＣのリセットに使用される。

Ｐタームロ、７はＥＯＰのセットに使用される。

出力作用５，６．７はクロックのための８マスクの１つ
の選択に使用される。

Ｐターム８はＲＯＭＤＯ（クロック全部を通して行う）
通常スキャンを選択する。

Ｐターム９はＲＯＭＤＩ（クロック全部を通さない）水
平ブランキングを選択する。

Ｐターム１０，１１，１２．１３は正確に２０４８クロ
ツクを得るために、フィールド０の垂直ブランキング間
隔で８クロツクの組合わせを選択する。

Ｐターム１４　＋−１５、１６は正確に２０４８クロツ
クを得るために、フィールド１の垂直ブランキング間隔
で８クロツクの組合わせを選択する。

Ｐターム１７は２０３２クロツ、りを発生させるために
、フィールド１の垂直ブランキング間隔を変更する。こ
れはスクリーンの高さの１／４たけスクロール・ダウン
させる。

Ｐターム１８は２０６４クロツクを発生させるために、
フィールドｌの垂直ブランキング間隔を変更する。これ
はスクリーンの筒さを１／４だけスクロール・アップさ
せる。

第２０図はＦＲＯＭ　７３のための真値テーブルを例示
する。同テーブルのアドレスの欄はＣ８，Ｃ４゜Ｃ２，
ＣＩとラベルされたＦＲＯＭ入力の信号の状態に相当す
る。出力はＤｏ乃至ＤＩとラベルされる。

最下行は選ばれた各りのために通過するだろうラ　　　
□゛イン当シクロックの数を表示する。

フィールド当シのクロックの数を得るための論理コーデ
ィング（ｌｏｇｉｃ　ｃｏｄｉｎｇ　）は次のようにな
る。

テーブル１２ フィールド０： Ｌ５１２・Ｃ６４−ＤＯ 通常： Ｌ５１２・Ｃ６４−３−ＤＩ Ｌ５１２・Ｌ３２−　Ｄ２　　　　　　　　３２Ｘ４６
＝１４７２Ｌ５１２・Ｌ３２・口し百−Ｄ２　　　　８
ｘ４６＝　３６８０４８ フィールド１： Ｌ５１２・Ｃ６４−ＤＯ 通常： Ｌ５１２・Ｃ６４−１ＤＩ Ｌ５１２・Ｌ３２　　　　　Ｄ２　　　　　　３２Ｘ４
６＝１４７２Ｌ５１２・Ｌ３２・Ｌｉ２・ｔ、８−Ｄ５
　　　８ｘ５６＝　４４８Ｌ５１２・Ｌ３２・Ｌｉ２・
Ｌ８・Ｌ２−Ｄ６　　２ｘ６４＝　１２８０４８ フィールド１： Ｌ５１２−Ｌ３２−Ｌｉ２・Ｌ８・Ｌ２−　Ｄ５　　’
＆　除キ同−ＳＣＤ　　　　　　　　　　　　　　　　
　　２ｘ５６＝１１２４８ ４７６ ０３２ フィールド１： Ｌ５１２−Ｌ３２−Ｌｉ２−Ｌ８Ｄ７　　８Ｘ５８＝４
６４ＳＣＵ　　　　　　　　　　　　　　　　　　　　
　１４７２２８ ０６４ 下記信号は、図面にはラベルされているが、この発明に
おいては主な役割は演じない。しかし、それらは図示さ
れているので、下記にその使用の定義を与える。

ＱＢＬＡＮＫは°゛１／４１／４スクリーンク（空白）
”であシ、スクリーンの１／４増分が空白にされ、イメ
ージは下方に構成される。

Ｖｌ／ＢＬＡＮＫ　（白ブランク）はこのシステムにデ
ータを供給するパスにデータ・ストローブを刻時するに
使用されるマスクである。

５ｅｌｌ　（シフト−負荷１）、Ｓ／’Ｌ２　（シフト
−負荷２）はビデオ出力のだめの２つのインターリ−ブ
ト・シフト・レジスタの負荷及びシフトの制御に使用さ
れる。

ＫＢＶＩＤは゛キーデート・ビデオ”である。これはこ
のシステムのイメージ・データの上にかぶせる他のシス
テムからのキャラクタ・データである。

ＤＢＬＡＮＫは”遅延ブランク″である。実際のスクリ
ーン・ブランキングはＣＣＤから出てくるデータ全安定
させるために、わずか遅延しなければならない。

ＴＯＢ　１は１タイム・アウト・ブランク”である。

もし、システムが１５秒閤使用されなかったならば、タ
イマーは自動的にスクリーンを空白にして、ＣＲＴスク
リーンがイメージで焼きつけられるのを防止する。

ＰＲＩは″′優先権”である。イメージにかぶせるキー
ボードのキャラクタ・データを論理オアすることができ
、又はもし″優先権”がセットされると、キャラクタ・
セルはイメージの上部に置かれ、それ金抹消する。

以上、この発明の好ましい実施例の構造及び動作の完全
な説明を行ったが、それは当業者によって容易に再生し
うるであろう。又、以上はこの発明の好ましい実施例と
思われるものを例示したが、この発明の本質的思想から
離れることなく、多くの変化及び変更をなしうろことは
明らかである。

【図面の簡単な説明】

第１図は、この発明の好ましい実施例のブロック図、 第２図乃至第６図は、第１図の主タイミング・チェイン
・ブロックの集積回路略図、 第７Ａ図乃至第７Ｄ図は、第１図のクロック源ブロック
の集積回路略図、 第８図は、第１図の好ましい実施例に使用されるバッ°
ファの集積回路略図、 第９Ａ図及び第９Ｂ図′は、第１図のクロック・イ□７
．−７．７−０２．。一部。集よ（ｇＩｓ略図、　　　
１第１０図及び第１１図は、第１図のクロック・インタ
フェース・ブロックの一部の集積回路略図、第１２Ａ図
乃至第１４Ｃ図は、第１図のメモリー・ブロックの集積
回路略図、 第１５Ａ図及び第１５Ｃ図は、第１図のシリアライブ・
ブロックの集積回路略図、 第１５Ｂ図は、第１図のビデオ混合回路ブロックの集積
回路略図、 第１６図は、第１図のドツト・クロック発生回路ブロッ
クの集積回路略図、 第１７図は、合成ビデオ発生回路ブロックの回路略図、 第１８図は、第１図の好ましい実施例に使用される型の
フィールド・プログラマブル・ロジック・アレイの一部
のロジック図、 第１９Ａ図乃至第１９Ｂ図は、ロジック・アレイのだめ
の真値テーブルの図、 第２０図は、プログラマブル読出専用メモＩＪ−のだめ
の真値テーブルの図、 第２１図は、第１図の揮発性メモリー・ブロックをプロ
グラムするために使用しうるメモリー・マツプを一部切
欠いて例示したメモリー・マツプ・テーブルの図である
。 １２・・・主タイミング・チェイン、１４・・・クロッ
ク源、′１６・・・ＣＣＤクロック・インタフェース、
１８・・・ＣＯＤメモリー、２０・・・シリアライザ、
２２・・・ドツト・クロック発生回路、２４・・・ビデ
オ混合器、２６・・・合成ビデオ発生回路、２８・・・
ＣＲＴディスプレイ、３０・・・バッファ、４０．４８
，４９゜５３〜５５・・・カウンタ、４１．４４，４５
．５８゜５９・・・フリップ・フロップ、４２　、４３
　、５０　。 ５７．６０．６２・・・アンド・ケ８−ト、４６．５１
゜５６．６１．６３・・・インバータ、７０・・・フィ
ールド・プログラマブル・ロジック・アレイ、７１゜７
２．９２・・・フリツノ・フロップ、７３・・・メモリ
ー・マスク発生器、７４・・・データ・セレクタ、７７
．７８・・・カウンタ、８２・・・遅延ライン、９１・
・・ｘ−ｙデコーダ、９５−１００・・・ＭＯＳドラ４
７４回路、１０６＝１１１・・・シフト・レジスタ、１
３°１゜１３２・・・排他的オア・ダート、１５２・・
・オア・ケゝ−ト。 Ｅ＝口 ＦＩＧ、　８ Ｅ三〇 ＦＩＧ、２１ 手続補正書（方式） ％式％ １　事件の表示 昭和５７年　特ｄ１　　願第７８４８６号３　補正をす
る者 事件との関係　特許出願人 第１４Ａ図乃至第１４０図」と訂正する。

Claims (9)

【特許請求の範囲】
1. （１）　　ビデオ・ディスプレイと共に使用する再循環
   するメモリーをクロッキングするシステムであって、 再循環メモリーと、 前記再循環メモリーをクロッキングするだめのクロック
   信号列を供給するクロック発生手段と、前記クロック発
   生手段を前記再循環メモリーに動作的に接続する論理手
   段とを含み、前記論理手段はビデオ・ディスプレイの水
   平帰線の期間中前記再循環メモリーの再循環を停止し、
   前記ビデオ・ディスプレイの垂直帰線中央なくとも再循
   環サイクルの１／２全通して前記再循環メモＩＪ　−を
   再循環する構成の再循環メモリー・クロッキング・シス
   テム。
2. （２）前記論理手段は更に前記ビデオ・ディスグレイに
   適用されるクロッキング信号を動作的に加算し又は削除
   して前記ビデオ・ディスグレイのイメー・ゾをスクロー
   リングする手段を含む特許請求の範囲第１項記載のシス
   テム。
3. （３）　　ＣＲＴディスプレイと共に使用する再循環メ
   モリーのためのクロッキング・システムであって、（イ
   ）　データを記憶し、データの喪失全避けるべく確定し
   うる期間内にデータの再循環を必要とする再循環メモリ
   ーと、 （ロ）　前記確定しうる期間よシ短い水平帰線時間を持
   ち、前記確定しうる期間よシ長い垂直帰線時間を持つＣ
   ＲＴディスプレイと、 （ハ）前記再循環メモリーに再循環信号を供給するクロ
   ック源と、 に）水平帰線の期間中再循環を停止し、垂直帰線の期間
   中食なくとも再循環の１／２ヲ通して前記メモリーを再
   循環するために動作的に接続された前記クロック源に接
   続された論理手段とを含むクロッキング・システム。
4. （４）　　前記論理手段は更に前記ＣＲＴディスプレイ
   に適用されるクロッキング信号の数を動作的に加算し又
   は削除するだめの手段を含む特許請求の範囲第３項記載
   のクロッキング・システム。
5. （５）　　ビデオ・ディスプレイと共に使用する揮発性
   メモリーをリフレッシュするクロッキンク・システムで
   あって、 前記ビデオ・ディスプレイにディスプレイされるべきデ
   ータを表わす電荷を記憶する再循環シフト・レジスタ構
   造に接続されたメモリー素子を持ち、クロック・パルス
   に応答して前記メモリー素子間で電荷を転送し、リフレ
   ッシュする揮発性メモリーと、 前記ビデオ・ディスプレイの垂直ブランキング期間に対
   応する期間内に少なくとも前記メモリー素子の１／２ヲ
   通して前記揮発性メモリーを再循環するに十分な速度で
   クロック・パルスを発生する手段と、 複数のディスプレイ・ラインがマスクを形成し、各該ラ
   インはブランキングする帰線期間を持ち、各前記マスク
   は少なくとも１垂直ブランキング期間を持ち、各ライン
   のブランキングする帰線期間は揮発性メモリーがリフレ
   ッシ−されるべく必要なリフレッシュ期間よシ短く、垂
   直ブランキング期間は揮発性メモリーのりフレッシー期
   間より長くなるように構成したビデオ・ディスプレイと
   、ブランキングする帰線期間中、前記揮発性メモリーの
   再循環を停止し、垂直ブランキング期間中央なくとも前
   記メモリー素子の１／２全通して前記揮発性メモリーを
   再循環する論理手段とを含む揮発性メモリーをリフレッ
   シュするクロッキング・システム。
6. （６）　　前記論理手段は更に、前記ビデオ・ディスプ
   レイに適用されるクロック・パルスの数を動作的に加算
   し又は削除して前記ビデオ・ディスプレイのイメージを
   スクロールする手段を含む特許請求の範囲第５項記載の
   クロッキング・システム。
7. （７）　　ビデオ・ディスプレイと共に使用する揮発性
   メモリーをリフレッシ−するクロッキング・シ　　ｉス
   テムであって、 前記ビデオ・ディスプレイのマスクを形成することがで
   きる信号列を発生するドツト発生手段と、前記信号列に
   応答して前記形成されたマスクの各キャラクタ位置のだ
   めのキャラクタ・クロック信号を発生するタイミング・
   チェイン手段と、前記タイミング・チェイン手段からの
   キャラクタ・クロ、り信号に応答して前記揮発性メモリ
   ーに対してクロッキング信号を供給し、前記ビデオ・デ
   ィスプレイの垂直ブランキング期間に対応する期間内に
   少なくとも前記メモリー素子の１／２を通して前記揮発
   性メモリーラ再循環し、水平帰線期間中はクロッキング
   信号を供給しないように構成した揮発性メモリー・クロ
   ック源とを含む揮発性メモＩＪ　−’ｋ　’）フレッシ
   ュするクロッキング・システム。
8. （８）　　前記揮発性メモリー・クロック源は更に前記
   ビデオ・ディスプレイに適用されるクロッキング信号の
   数を動作的に加算し文は削除する手段を含む特許請求の
   範囲第７項記載のクロッキング・システム。
9. （９）　　前記揮発性メモリー・クロック源は、前記信
   号列に応答して前記ビデオ・ディスプレイの垂直及び水
   平帰線の期間を表わす同期信号を供給する論理アレイと
   、 前記論理アレイ及び前記タイミング・チェイン手段に動
   作的に接続され、前記同期信号の発生に・応答して選ば
   れたクロッキング信号をマスクすることによって前記キ
   ャラクタ・クロック信号から引き出された前記クロッキ
   ング信号を供給するメモリー・ユニットとを含む特許請
   求の範囲第７項記載のクロッキング・システム。 ０Ｑ　　前記メモリー・ユニットは、 少なくとも２つのクロック信号マスクを供給するプログ
   ラマブル・メモリーと、 前記プログラマブル・メモリーに動作的に接続され、 前記論理アレイからの同期信号に応答して前記キャラク
   タ・クロック信号を受信し、前記キャラクタ・クロック
   信号に対してマスクを適用する信号デコーダとを含む特
   許請求の範囲第９項記載のクロッキング・システム。