JPS58225458A - シングル・チツプ・マイクロコンピユ−タ - Google Patents
シングル・チツプ・マイクロコンピユ−タInfo
- Publication number
- JPS58225458A JPS58225458A JP57109316A JP10931682A JPS58225458A JP S58225458 A JPS58225458 A JP S58225458A JP 57109316 A JP57109316 A JP 57109316A JP 10931682 A JP10931682 A JP 10931682A JP S58225458 A JPS58225458 A JP S58225458A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、シングル・チップ・マイクロコンピュータ、
特に、計算機の構成要素である入出力制御部、演算制御
部、記憶装置および記憶装置制御部を１個のチップ上に
集積したシングル・チップ・マイクルコンビ晶−タ（以
下ＳＣＭＰ）でありて、制御可能なアドレス空間をチッ
プ内の記憶装置のみならずチップ外の記憶装置にも割当
てることの可能なＳＣＭＰ （以下拡張可能なＳＣＭＰ
）に関する。
特に、計算機の構成要素である入出力制御部、演算制御
部、記憶装置および記憶装置制御部を１個のチップ上に
集積したシングル・チップ・マイクルコンビ晶−タ（以
下ＳＣＭＰ）でありて、制御可能なアドレス空間をチッ
プ内の記憶装置のみならずチップ外の記憶装置にも割当
てることの可能なＳＣＭＰ （以下拡張可能なＳＣＭＰ
）に関する。
次に、従来のシングル・チップ・マイクロコンビ二一夕
について、図面を参照して説明する。
について、図面を参照して説明する。
第１図（ａ） ｅ （ｂ）は従来の一例を示すブロック
図およびアドレス空間構成図である。
図およびアドレス空間構成図である。
第１図（ａ）は従来の拡張可能なＳＣＭＰにおける拡張
機能を簡単に説明したものである。
機能を簡単に説明したものである。
本発明は、シングル・チップ・マイクロコンピュータ、
特に、計算機の構成要素である人出方制御部、演算制御
部、記憶装置および記憶装置制御部を１個のチップ上に
集積したシングル・チップ・マイク四コンビｘ−タ（以
下ｓｃＭｐ）であって、制御可能なアドレス空間をチッ
プ内の記憶装置のみならずチップ外の記憶装置にも割当
てることの可能なＳＣＭＰ （以下拡張可能なＳＣＭＰ
）に関する。
特に、計算機の構成要素である人出方制御部、演算制御
部、記憶装置および記憶装置制御部を１個のチップ上に
集積したシングル・チップ・マイク四コンビｘ−タ（以
下ｓｃＭｐ）であって、制御可能なアドレス空間をチッ
プ内の記憶装置のみならずチップ外の記憶装置にも割当
てることの可能なＳＣＭＰ （以下拡張可能なＳＣＭＰ
）に関する。
また、第１図（ｂ）は、第１図（ａ）に示すシングル・
チップ・マイクロコンビエータの持つアドレス空間の一
例である。
チップ・マイクロコンビエータの持つアドレス空間の一
例である。
チップ内アドレス領域Ａはチップ内メモリ３に割当てら
れ、チップ外アドレス領域Ｂはチップ外に設けられた外
部メモリ６に割当てられる。
れ、チップ外アドレス領域Ｂはチップ外に設けられた外
部メモリ６に割当てられる。
Ｉｇ ｌ Ｅ（ａ）Ｋ示すシングル・チップ・マイクロ
コンビ二一夕において、アドレス発生器ｌで発生された
メモリアドレス１１は、このメモリアドレス１１が予め
定められたアドレス範囲にあるため、チップ内メモリ３
を指す場合には選択器２め働きによシ、チップ内メモリ
アドレスとして、チップ内メモリ３へ振シ分ける。チッ
プ内メモリ３がら読み出されるメモリデータは内部デー
タバス８へ導かれる。
コンビ二一夕において、アドレス発生器ｌで発生された
メモリアドレス１１は、このメモリアドレス１１が予め
定められたアドレス範囲にあるため、チップ内メモリ３
を指す場合には選択器２め働きによシ、チップ内メモリ
アドレスとして、チップ内メモリ３へ振シ分ける。チッ
プ内メモリ３がら読み出されるメモリデータは内部デー
タバス８へ導かれる。
一方、外部メモリ６をアクセスする場合は、メモリアド
レス１１が予め定めたアドレス範ｌｆｆ１Ｋ＆−ため、
選択器２はアドレス発生器１からのメモリアドレス１１
を内部アドレスバス７ヘチツプ外メモリアドレスとして
出力しバッファ４と外部アドレスバス９を介してチップ
１２の外部に設けられた外部メモリ６ヘチツプ外メモリ
アドレスを導く。外部メモリ６から読み出されたメモリ
データは外部データバス１０とバッファ５によル内部デ
ータバス８へ導かれる。
レス１１が予め定めたアドレス範ｌｆｆ１Ｋ＆−ため、
選択器２はアドレス発生器１からのメモリアドレス１１
を内部アドレスバス７ヘチツプ外メモリアドレスとして
出力しバッファ４と外部アドレスバス９を介してチップ
１２の外部に設けられた外部メモリ６ヘチツプ外メモリ
アドレスを導く。外部メモリ６から読み出されたメモリ
データは外部データバス１０とバッファ５によル内部デ
ータバス８へ導かれる。
仁のように、従来の拡張可能なＳＣＭＰに於ては応用プ
ログラムの大小に応じて、ＳＣＭＰそれ自身のみで全プ
ログラムをチップ内に格納したシ。
ログラムの大小に応じて、ＳＣＭＰそれ自身のみで全プ
ログラムをチップ内に格納したシ。
あるいは不足分を外部メモリに収めたシすることが可能
となる柔軟性を持っている。
となる柔軟性を持っている。
しかし反面、チップ内アドレス領域Ａが割Ｄｄてられた
チップ内メモリの殆んどがＲＯＭのためプ■グラムのデ
バッグ時にはチップ内メモリ（すなわちＲＯＭ）を使う
ことができずチップ外の外部メモリを用いたチップ内メ
モリに対するエミ瓢レージロンが必要となるという欠点
があった。
チップ内メモリの殆んどがＲＯＭのためプ■グラムのデ
バッグ時にはチップ内メモリ（すなわちＲＯＭ）を使う
ことができずチップ外の外部メモリを用いたチップ内メ
モリに対するエミ瓢レージロンが必要となるという欠点
があった。
仁のため、チップ内メモリすなわちＲＯＭを持たない点
を除いては元の拡張可能なＳＣＭＰと全く同一な機能を
持つ所謂１１’ＬＯＭなし版」のチップを新たに作成し
たシ、あるいは拡張可能なＳＣＭＰそれ自身を利用して
、わずかな変更の下でチップ内へのアドレス空間割当て
を禁止し、すべての空間を外部へ割当てるなどの方法に
よシ「ＲＯＭなし版」と同等の効果を得る等の方法によ
シ内部ＲＯＭに割当てられていたアドレス空間をチップ
外へ引き出すことが行われている。
を除いては元の拡張可能なＳＣＭＰと全く同一な機能を
持つ所謂１１’ＬＯＭなし版」のチップを新たに作成し
たシ、あるいは拡張可能なＳＣＭＰそれ自身を利用して
、わずかな変更の下でチップ内へのアドレス空間割当て
を禁止し、すべての空間を外部へ割当てるなどの方法に
よシ「ＲＯＭなし版」と同等の効果を得る等の方法によ
シ内部ＲＯＭに割当てられていたアドレス空間をチップ
外へ引き出すことが行われている。
特に最近では、新たにｌ”ｌＯＭなし版」を作成する工
数、費用の点から徒者の方法が採られる傾向にある。
数、費用の点から徒者の方法が採られる傾向にある。
第２図（ａ）、（ｂ）は従来のシングル・チップ・マイ
クロコンビエータの他の例を示すブロック図およびアド
レス空間構成図である。
クロコンビエータの他の例を示すブロック図およびアド
レス空間構成図である。
第２図（ａ）に示すシングル・チップ・マイクロコンビ
エータは、第１図（ａ）に示すシングル・チップ・マイ
クロコンビ二一タの一部を改造して作成すれたものであ
り、アドレス発生器１で発生するメモリアドレス１１を
選択器２に供給する代シに直接内部アドレスバス７に供
給するようにしたものである。
エータは、第１図（ａ）に示すシングル・チップ・マイ
クロコンビ二一タの一部を改造して作成すれたものであ
り、アドレス発生器１で発生するメモリアドレス１１を
選択器２に供給する代シに直接内部アドレスバス７に供
給するようにしたものである。
このため、選択器２にはメモリアドレス１１が供給され
ないことになシ、チップ内メモリ３へはチップ内メモリ
アドレスが供給されない。
ないことになシ、チップ内メモリ３へはチップ内メモリ
アドレスが供給されない。
それゆえ、利用可能な全アドレス空間がすべてチップ外
に割当てられることになる。すなわち、第２図（ｂ）に
おけるチップ外アドレス領域Ｂ′がその空間である。
に割当てられることになる。すなわち、第２図（ｂ）に
おけるチップ外アドレス領域Ｂ′がその空間である。
しかしながら、この方法の欠点は一見して明らか々よう
に、本来はアクセス可能であ夛、実際にＲＯＭの形でチ
ップ内メモリ３が実装されているチップ内アドレス領域
Ａ′が全く利用されず、チップ内メモリが活用されない
という欠点がある。
に、本来はアクセス可能であ夛、実際にＲＯＭの形でチ
ップ内メモリ３が実装されているチップ内アドレス領域
Ａ′が全く利用されず、チップ内メモリが活用されない
という欠点がある。
本発明の目的は全アドレス空間をチップ外の外部メモリ
に割当てることかできるとともに、チップ内メモリも有
効に活用できるシングル・チップ・マイクロコンピュー
タを提供するととＫある。
に割当てることかできるとともに、チップ内メモリも有
効に活用できるシングル・チップ・マイクロコンピュー
タを提供するととＫある。
すなわち、本発明の目的は上述の欠点を補いかつ拡張可
能なＳＣＭＰの機能を更に拡大できるものであり、前述
の拡張可能なＳＣＭＰのｉ’−ＲＯＭなし版」を本来の
拡張可能なＳＣＭＰ自身を用いて実現するに際し、−わ
ずかな回路の付加によシ拡張された空間と元来チップ内
に割当てられていた空間すべてを利用可能にするアドレ
ス空間を持つ拡張可能なＳＣＭＰを提供するものである
。
能なＳＣＭＰの機能を更に拡大できるものであり、前述
の拡張可能なＳＣＭＰのｉ’−ＲＯＭなし版」を本来の
拡張可能なＳＣＭＰ自身を用いて実現するに際し、−わ
ずかな回路の付加によシ拡張された空間と元来チップ内
に割当てられていた空間すべてを利用可能にするアドレ
ス空間を持つ拡張可能なＳＣＭＰを提供するものである
。
本発明のシングル・チップ・マイクロコンピュータは、
計算機の構成要素である入出力制御部、演算制御部、記
憶装置および記憶装置制御部を１個のチップ上に集積し
たシングル・チップ・マイク四コンビ＆−夕に於て２ケ
の状態Ａ、Ｂを設定可能な第１の状態設定手段と、２ケ
の状態Ｃ，Ｄを設定可能な＠２の状態設定手段およびチ
ップ外の記憶装置忙対するアクセス手段を備え。
計算機の構成要素である入出力制御部、演算制御部、記
憶装置および記憶装置制御部を１個のチップ上に集積し
たシングル・チップ・マイク四コンビ＆−夕に於て２ケ
の状態Ａ、Ｂを設定可能な第１の状態設定手段と、２ケ
の状態Ｃ，Ｄを設定可能な＠２の状態設定手段およびチ
ップ外の記憶装置忙対するアクセス手段を備え。
（１） 第１の状態設定手段にょシ状態Ａが設定され
ている場合は記憶装置制御部に含まれるアドレス指定手
段にょ夛指定可能なアドレス空間の１部をチップ内へ、
残ルのアドレス空間をチップ外に割当て、それぞれの空
間内のアドレスを指定する仁とにょシ、チップ内の記憶
装置あるいはチップ外の記憶装置にアクセス可能であシ
、 （２）第１の状態設定手段にょル状態Ｂが設定されてお
り、かつ第２の状態設定手段にょシ状態Ｃが設定されて
いると全アドレス空間がチップ内に割当てられ、チップ
内の記憶装置にのみアクセス可能となル、マた状態Ｂの
下で状態りが設定されていると全アドレス空間がチップ
外へ割当てられチップ外の記憶装置にのみアクセス可能
となる ように構成される。
ている場合は記憶装置制御部に含まれるアドレス指定手
段にょ夛指定可能なアドレス空間の１部をチップ内へ、
残ルのアドレス空間をチップ外に割当て、それぞれの空
間内のアドレスを指定する仁とにょシ、チップ内の記憶
装置あるいはチップ外の記憶装置にアクセス可能であシ
、 （２）第１の状態設定手段にょル状態Ｂが設定されてお
り、かつ第２の状態設定手段にょシ状態Ｃが設定されて
いると全アドレス空間がチップ内に割当てられ、チップ
内の記憶装置にのみアクセス可能となル、マた状態Ｂの
下で状態りが設定されていると全アドレス空間がチップ
外へ割当てられチップ外の記憶装置にのみアクセス可能
となる ように構成される。
すなわち、本発明のシングル・チップ・マイクロコンピ
ュータは、メモリアドレスを発生するアドレス発生器と
、状態Ａ、Ｈのいずれかを示す第１の状態を保持する第
１の状態設定手段と、状態Ｃ，Ｄのいずれかを示す第２
の状態を保持する第２の状態設定手段と、前記第１の状
態が状態Ａで前記メモリアドレスが予め定めたアドレス
範囲内にないときならびに前記第１の状態が状態Ｂで前
記第２の状態が状態りのときのいずれかのときに外部メ
モリ指定信号を発生するメモリ指定手段と、チップの内
に設けられ前記外部メモリ指定信号が発生していないと
きに前記メモリアト、レスに従って読み生した情報を出
力するチップ内メモリと、前記チップの外に設けられ前
記外部メモリ指定信号が発生しているときに前記メモリ
アドレスに従って読み出した情報を出力する外部メモリ
とを含んで構成される。
ュータは、メモリアドレスを発生するアドレス発生器と
、状態Ａ、Ｈのいずれかを示す第１の状態を保持する第
１の状態設定手段と、状態Ｃ，Ｄのいずれかを示す第２
の状態を保持する第２の状態設定手段と、前記第１の状
態が状態Ａで前記メモリアドレスが予め定めたアドレス
範囲内にないときならびに前記第１の状態が状態Ｂで前
記第２の状態が状態りのときのいずれかのときに外部メ
モリ指定信号を発生するメモリ指定手段と、チップの内
に設けられ前記外部メモリ指定信号が発生していないと
きに前記メモリアト、レスに従って読み生した情報を出
力するチップ内メモリと、前記チップの外に設けられ前
記外部メモリ指定信号が発生しているときに前記メモリ
アドレスに従って読み出した情報を出力する外部メモリ
とを含んで構成される。
次に、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
第３図＜ａ）ｓ （ｂ）は本発明の一実施例を示すブ四
ツク図およびアドレス空間構成図である。
ツク図およびアドレス空間構成図である。
内部アドレスバス７は１６本の信号線Ａ・ら構成されて
いる。すなわち０〜６４に番地までのアドレス空間を持
っているとする。
いる。すなわち０〜６４に番地までのアドレス空間を持
っているとする。
メモリ指定手段は、２人力のアンドゲート１５゜１６と
、それぞれ２人力および４人力のオアゲー）１８．１７
と、インバータ１９．２０を含み、オアゲート１７には
内部アドレスバス７中の上位４本の信号線が入力されて
いる。
、それぞれ２人力および４人力のオアゲー）１８．１７
と、インバータ１９．２０を含み、オアゲート１７には
内部アドレスバス７中の上位４本の信号線が入力されて
いる。
バッファ４ ／ 、 ｓ／はオアゲートＩＢからの出力
される外部メモリ指定信号２２によ〕出力を制御される
バッファである。また、バッファ２１は外部メモリ指定
信号２２を反転するインバータ２０の出力によ多制御さ
れるバッファである。フリシブフロップ１３は第１の状
態を保持する７リツプ７０ツブ、フリップ７Ｉ：Ｉツブ
１４線第２の状態を保持するフリップフロップである。
される外部メモリ指定信号２２によ〕出力を制御される
バッファである。また、バッファ２１は外部メモリ指定
信号２２を反転するインバータ２０の出力によ多制御さ
れるバッファである。フリシブフロップ１３は第１の状
態を保持する７リツプ７０ツブ、フリップ７Ｉ：Ｉツブ
１４線第２の状態を保持するフリップフロップである。
まず、フリップフロップ１３の値が１１１の場合を説明
する。
する。
仁の場合には、インバータ１９の出力信号が常に１０１
となる丸め、フリップフロップ１４の値は１１１でも１
０１でもアンドゲート１６の出力は常に１０１となシ、
オアゲート１８の出力に影響しない。この状態で、マイ
クロコンビ瓢−夕がメモリアドレス１１として０〜４０
９５番地内部アドレスバス７へ出力すると以下のように
外る。
となる丸め、フリップフロップ１４の値は１１１でも１
０１でもアンドゲート１６の出力は常に１０１となシ、
オアゲート１８の出力に影響しない。この状態で、マイ
クロコンビ瓢−夕がメモリアドレス１１として０〜４０
９５番地内部アドレスバス７へ出力すると以下のように
外る。
オアゲー）１７に入力される４本の信号は６４に番地の
上位の重みを持つためθ〜４０９５番地のアドレス指定
時にはａｏｌのためアンドゲート１５の出力も１０１と
なジオアゲート１８の出力がＯｌと表る。オアゲート１
８の出力信号が＠０１になると外部メモリ指定信号２２
は発生せず、バッファ４’ｔ５’の出力が禁止されるた
め内部アドレスバス７に供給された４Ｍメモリアドレス
１１は外部メモリ６に供給されず、かつバッファ５′の
データは内部データバス８へ出力されない。すなわち外
部メモリ６悠にはアクセスされない。
上位の重みを持つためθ〜４０９５番地のアドレス指定
時にはａｏｌのためアンドゲート１５の出力も１０１と
なジオアゲート１８の出力がＯｌと表る。オアゲート１
８の出力信号が＠０１になると外部メモリ指定信号２２
は発生せず、バッファ４’ｔ５’の出力が禁止されるた
め内部アドレスバス７に供給された４Ｍメモリアドレス
１１は外部メモリ６に供給されず、かつバッファ５′の
データは内部データバス８へ出力されない。すなわち外
部メモリ６悠にはアクセスされない。
一方、インバータ２０の出力が１１−となるためチップ
内メモリ３の出力はバッファ２１を通じて内部データバ
ス８へ出力される。
内メモリ３の出力はバッファ２１を通じて内部データバ
ス８へ出力される。
次に１メモリアドレス１１として４０９６〜６４に番地
のアドレス信号が出ると、オアゲート１７へ入力される
信号線中のいずれかが１１１とな）アンドゲート１５の
出力が１１１となる。
のアドレス信号が出ると、オアゲート１７へ入力される
信号線中のいずれかが１１１とな）アンドゲート１５の
出力が１１１となる。
従って、バッファ４ ／、 ５／は出力の禁止が解除さ
れ外部メモリ６から読み出されたメモリの内容が外部デ
ータバス１０とバッファ５′を介して内部データバス８
へ出力されるが、一方インバータ２０の出力がＯｌとな
るため、バッファ２１の出力は禁止される。
れ外部メモリ６から読み出されたメモリの内容が外部デ
ータバス１０とバッファ５′を介して内部データバス８
へ出力されるが、一方インバータ２０の出力がＯｌとな
るため、バッファ２１の出力は禁止される。
すなわち、０〜４０９５番地まではチップ内メモリ３を
、４０９６〜６４に番地までは外部メモｖ６ ｔ７１＊
Ｘ−ｆ７ａ？ｊ：ｌＩＣ−＆；Ｅｙ、、
、、次に、７リツプフロツプ１３が１０１の場合につ
いて説明する。
、４０９６〜６４に番地までは外部メモｖ６ ｔ７１＊
Ｘ−ｆ７ａ？ｊ：ｌＩＣ−＆；Ｅｙ、、
、、次に、７リツプフロツプ１３が１０１の場合につ
いて説明する。
このときは、アンドゲート１５の一方の入力がｌ Ｏｌ
のためアンドゲート１５の出力は常に１０１となシ、ま
たインバータ１９の出力が常に１１″となるため、７リ
ツプフロツプ１４の値が直接オアゲート１８の出力とま
る。すなわち、フリップフロップ１４の値がｌ □ ｌ
ならばチップ内メモリ３のみを１１１ならば外部メモリ
６のみをアクセスする仁とは前述の説明によシ明らかで
ある。
のためアンドゲート１５の出力は常に１０１となシ、ま
たインバータ１９の出力が常に１１″となるため、７リ
ツプフロツプ１４の値が直接オアゲート１８の出力とま
る。すなわち、フリップフロップ１４の値がｌ □ ｌ
ならばチップ内メモリ３のみを１１１ならば外部メモリ
６のみをアクセスする仁とは前述の説明によシ明らかで
ある。
次に、フリップ７四ツブ１３．１４の状態を設定する手
段に−１１）いて、以下に説明する。
段に−１１）いて、以下に説明する。
第４図（ａ） ｌ （ｂ） 、 （Ｃ）は第３図（ａ）
に示すフリップ７０ツブに状態を設定するための方法を
説明するための説明図である。
に示すフリップ７０ツブに状態を設定するための方法を
説明するための説明図である。
なお、フリップフロップ１３０例のみを示すがフリップ
フロップ１４でも同様である。
フロップ１４でも同様である。
（１） マイクロコイピエータの命令セット中に７リ
ツプフロツプ１３のセットリセット命令を含ませ、直接
制御する。第４図（ａ）ａこの様子を示している。図中
、Ｓはセツレ′リセット端子、０は出力端子を表わす。
ツプフロツプ１３のセットリセット命令を含ませ、直接
制御する。第４図（ａ）ａこの様子を示している。図中
、Ｓはセツレ′リセット端子、０は出力端子を表わす。
（２）外部からの人力ビンＰで、第４図（ｂ）に示すよ
うに直接フリップフロラ８プ１３を制御する。
うに直接フリップフロラ８プ１３を制御する。
（第３図（ｂ））
（３） チップのボンディング時に７リツプフロツプ
１３への入力線を１０１あるいは１１１信号の線と、結
合させる。ＢＰｌはフリップフロップの入力へ接続され
るボンディング・ノ（ラドＢＰ２は１０１ｔたは１１１
の信号を持つボンディング・パッド、ＢＷはボンディン
グ・ワイヤである。
１３への入力線を１０１あるいは１１１信号の線と、結
合させる。ＢＰｌはフリップフロップの入力へ接続され
るボンディング・ノ（ラドＢＰ２は１０１ｔたは１１１
の信号を持つボンディング・パッド、ＢＷはボンディン
グ・ワイヤである。
以上述べたように、本発明はマイクロコンビミータの一
般的な方法によシ比較的簡単に実現可能となる。
般的な方法によシ比較的簡単に実現可能となる。
本発明によれば実質的に拡張され九チップ内アドレス空
間上にＲＯＭの形でソフトウェアを組込むことができる
し、チップ外では必要な全アドレス空間が使える。ＲＯ
Ｍ化すべきソフトウェアの種類としてはよくデバッグさ
れた制御プログラムが適嶋である。
間上にＲＯＭの形でソフトウェアを組込むことができる
し、チップ外では必要な全アドレス空間が使える。ＲＯ
Ｍ化すべきソフトウェアの種類としてはよくデバッグさ
れた制御プログラムが適嶋である。
すなわち、第３図（ａ）に於けるチップ外アドレス領域
Ｂ′の中のソフトウェアをデＩ（ラグする丸めのモニタ
、デバッガ等をチップ内アドレス領域Ａ′の内にＲＯＭ
化しておき適宜必要に応じてチップ外アドレス領域Ｂ′
の中のプルグラムから命令でモニタを呼び出せばよい。
Ｂ′の中のソフトウェアをデＩ（ラグする丸めのモニタ
、デバッガ等をチップ内アドレス領域Ａ′の内にＲＯＭ
化しておき適宜必要に応じてチップ外アドレス領域Ｂ′
の中のプルグラムから命令でモニタを呼び出せばよい。
このために有効な状態設定手段としては第１の状態設定
手段としてボンディング、あるいは外部ビン、第２の状
態設定手段に対しては命令を用いるなどが考えられる。
手段としてボンディング、あるいは外部ビン、第２の状
態設定手段に対しては命令を用いるなどが考えられる。
このようにして、デバッグされたチップ外アドレス領域
Ｂ′中のプログ２ムをＳＣＭＰ中に改めてチップ内アド
レス領域ＡＩを利用する形式で実装する場合は１ｇ１の
状態設定手段としてボンディングを用いチップ内ＲＯＭ
と必要最小限の外部メモリを用いれば良い。
Ｂ′中のプログ２ムをＳＣＭＰ中に改めてチップ内アド
レス領域ＡＩを利用する形式で実装する場合は１ｇ１の
状態設定手段としてボンディングを用いチップ内ＲＯＭ
と必要最小限の外部メモリを用いれば良い。
第１図（ａ） 、 （ｂ）はそれぞれ従来の一例を示す
ブロック構成図およびアドレス空間構成図、第２図（ａ
）。 （ｂ）はそれぞれ従来の他の例を示すブロック構成図お
よびアドレス空間構成図、第３図（ａ） 、 （ｂ）は
それぞれ本発明の一実施例を示すブロック構成図および
アドレス空間構成図、第４図（ａ） 、 （ｂ） 、
（Ｃ）は第３図（ａ）に示すフリップフロップへの状態
の設定を説明するための説明図である。 １・・・・・・アドレス発生器、２・・・・・・選択器
、３・・・・・・チップ内メモリ％４ｔ４′・・・・・
・バッファ、５，５ ’・・・・・・バッファ、６・・
・・・・外部メモリ、７・・・・・・内部アドレスバス
、８・・・・・・内部データバス、９・・・・・・外部
アドレスバス、１０・・・・・・外部テータバス、１１
・・・・・・メモリアドレス、１２・・・・・・チップ
、１３・・・・・・状態保持フリップフロップ、１４・
・・・・・状態保持フリップフロップ、１５・・・・・
・アンドゲート、１６・・・・・・アンドゲート、１７
・・・・・・オアゲート、１８・・・・・・オアゲート
、１９・・・・・・インバータ、２０・・・・・・イン
バータ、２１・・・・・・バッファ、２２・・・・・・
外部メモリ指定信号、Ａ、Ａ’・・・・・・チップ内ア
ドレス領域、Ｂ。 Ｂ′・・・・・・チップ外アドレス領域、Ｐ・・・・・
・入力ビン、ＢＰｌ、ＢＦ２・・・・・・ボンディング
°バッド、ＢＷｏ−°−（４） （ｔＬ） 亨Ｚ割
ブロック構成図およびアドレス空間構成図、第２図（ａ
）。 （ｂ）はそれぞれ従来の他の例を示すブロック構成図お
よびアドレス空間構成図、第３図（ａ） 、 （ｂ）は
それぞれ本発明の一実施例を示すブロック構成図および
アドレス空間構成図、第４図（ａ） 、 （ｂ） 、
（Ｃ）は第３図（ａ）に示すフリップフロップへの状態
の設定を説明するための説明図である。 １・・・・・・アドレス発生器、２・・・・・・選択器
、３・・・・・・チップ内メモリ％４ｔ４′・・・・・
・バッファ、５，５ ’・・・・・・バッファ、６・・
・・・・外部メモリ、７・・・・・・内部アドレスバス
、８・・・・・・内部データバス、９・・・・・・外部
アドレスバス、１０・・・・・・外部テータバス、１１
・・・・・・メモリアドレス、１２・・・・・・チップ
、１３・・・・・・状態保持フリップフロップ、１４・
・・・・・状態保持フリップフロップ、１５・・・・・
・アンドゲート、１６・・・・・・アンドゲート、１７
・・・・・・オアゲート、１８・・・・・・オアゲート
、１９・・・・・・インバータ、２０・・・・・・イン
バータ、２１・・・・・・バッファ、２２・・・・・・
外部メモリ指定信号、Ａ、Ａ’・・・・・・チップ内ア
ドレス領域、Ｂ。 Ｂ′・・・・・・チップ外アドレス領域、Ｐ・・・・・
・入力ビン、ＢＰｌ、ＢＦ２・・・・・・ボンディング
°バッド、ＢＷｏ−°−（４） （ｔＬ） 亨Ｚ割
Claims (1)
- 【特許請求の範囲】 計算機の構成要素である入出力制御部、演算制御部、記
憶装置および記憶装置制御部を１個のチップ上に集積し
たシングル・チップ・マイクロコンピュータに於て２ケ
の状態Ａ、Ｂを設定可能な第１の状態設定手段と、２ケ
の状態Ｃ，Ｄを設定可能な第２の状態設定手段およびチ
ップ外の記憶装置に対するアクセス手段を備え、以下（
１） 、 （２）の動作をすることを特徴とするシング
ル・チップ・マイクロコンピュータ。 （１）第１の状態設定手段によシ状態Ａが設定されてい
る場合は記憶装置制御部に含まれるアドレス指定手段に
よル指定可能なアドレス空間の１部をチップ内へ、残シ
のアドレス空間をチップ外に割当て、それぞれの空間内
のアドレスを指定することによシ、チップ内の記憶装置
間いはチップ外の記憶装置にアクセス可能である。 （２） 第１の状態設定手段にょシ状態Ｂが設定され
ており、かつ第２の状態設定手段にょシ状態Ｃが設定さ
れていると全アドレス空間がチップ内に割当てられ、チ
ップ内の記憶装置にのみアクセス可能となル、また状態
Ｂの下で状態りが設定されていると全アドレス空間がチ
ップ外へ割当てられチップ外の記憶装置にのみアクセス
可能となる。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109316A JPS58225458A (ja) | 1982-06-25 | 1982-06-25 | シングル・チツプ・マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109316A JPS58225458A (ja) | 1982-06-25 | 1982-06-25 | シングル・チツプ・マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225458A true JPS58225458A (ja) | 1983-12-27 |
Family
ID=14507119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109316A Pending JPS58225458A (ja) | 1982-06-25 | 1982-06-25 | シングル・チツプ・マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225458A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216263A (ja) * | 1983-05-24 | 1984-12-06 | Matsushita Electric Ind Co Ltd | マイコンの外部ｒｏｍ拡張制御回路 |
| JPS60173631A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 制御プログラム切換え方式 |
| JPS60263237A (ja) * | 1984-06-11 | 1985-12-26 | Sharp Corp | 情報処理装置 |
| JPS6160352U (ja) * | 1984-09-21 | 1986-04-23 | ||
| JPH01134546A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | 演算処理装置 |
| JPH03121446U (ja) * | 1990-03-27 | 1991-12-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108052A (en) * | 1979-02-09 | 1980-08-19 | Usac Electronics Ind Co Ltd | Data processing system |
-
1982
- 1982-06-25 JP JP57109316A patent/JPS58225458A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108052A (en) * | 1979-02-09 | 1980-08-19 | Usac Electronics Ind Co Ltd | Data processing system |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216263A (ja) * | 1983-05-24 | 1984-12-06 | Matsushita Electric Ind Co Ltd | マイコンの外部ｒｏｍ拡張制御回路 |
| JPS60173631A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 制御プログラム切換え方式 |
| JPS60263237A (ja) * | 1984-06-11 | 1985-12-26 | Sharp Corp | 情報処理装置 |
| JPS6160352U (ja) * | 1984-09-21 | 1986-04-23 | ||
| JPH01134546A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | 演算処理装置 |
| JPH03121446U (ja) * | 1990-03-27 | 1991-12-12 |
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