JPS5821872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5821872A JPS5821872A JP12114081A JP12114081A JPS5821872A JP S5821872 A JPS5821872 A JP S5821872A JP 12114081 A JP12114081 A JP 12114081A JP 12114081 A JP12114081 A JP 12114081A JP S5821872 A JPS5821872 A JP S5821872A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に異方性エツ
チングにより設けた溝の上に形成されたショットキーバ
リヤダイオード５ｃｈｏｔｔｋｙ Ｂａ−ｒｒｉｅｒ
Ｄｉｏｄｅ、以下８ＢＤと記す）を有する半導体装置の
製造方法に関する。
チングにより設けた溝の上に形成されたショットキーバ
リヤダイオード５ｃｈｏｔｔｋｙ Ｂａ−ｒｒｉｅｒ
Ｄｉｏｄｅ、以下８ＢＤと記す）を有する半導体装置の
製造方法に関する。
近年、飽和型バイポーラ、トランジスタに於いては、過
剰なベース電流の注入により、コレクタとベースには少
数キャリアが蓄積し、前記少数キャリアの蓄積の為、ス
イッチング時間に遅れが生じ、飽和型回路では、高速化
ができないという欠点があったが、ＳＢＤを用いてベー
ス電位とコレクタ電位とをクランプすることにより、飽
和型回路での高速化が可能ということが知られるように
なｔ）、ＳＢＤが集積回路に川み込まれる機会が増大し
た。しかしながら従来、ＳＢＤは一導電型の半導体基板
の一生面上に選択的に金属膜を付着させることによって
形成されていた。従来の製造方法では、ε）ＢＤの形成
領域の絶縁物を除去し、半導体基板を露出させ金属を付
着させる必要がある。
剰なベース電流の注入により、コレクタとベースには少
数キャリアが蓄積し、前記少数キャリアの蓄積の為、ス
イッチング時間に遅れが生じ、飽和型回路では、高速化
ができないという欠点があったが、ＳＢＤを用いてベー
ス電位とコレクタ電位とをクランプすることにより、飽
和型回路での高速化が可能ということが知られるように
なｔ）、ＳＢＤが集積回路に川み込まれる機会が増大し
た。しかしながら従来、ＳＢＤは一導電型の半導体基板
の一生面上に選択的に金属膜を付着させることによって
形成されていた。従来の製造方法では、ε）ＢＤの形成
領域の絶縁物を除去し、半導体基板を露出させ金属を付
着させる必要がある。
又、ＳＢＤの逆方向特性を向上させるためにガードリン
グ（Ｇｕａｒｄ Ｒｉｎｇ） ｆツはルト、カートリン
グの分だけＳＢＤの面積は増大してしまい、前記８ＢＤ
を組み込んだ半導体装置の高集積密度化が困難であった
。
グ（Ｇｕａｒｄ Ｒｉｎｇ） ｆツはルト、カートリン
グの分だけＳＢＤの面積は増大してしまい、前記８ＢＤ
を組み込んだ半導体装置の高集積密度化が困難であった
。
本発明の目的は、前記の欠Ａｆ除き、ガードリング付き
微少面積の８ＢＤを実現し、高速で高集債密度化の期待
できる半導体装置の製造方法を提供することにある。
微少面積の８ＢＤを実現し、高速で高集債密度化の期待
できる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
の一生面に選択的に逆導電型領域を設ける工程と、該逆
導電型領域内に、異方性エツチングにより選択的に前記
逆導電型領域を貫いて前記−導電型領域に到達しうる溝
を設ける工程と、’ＤｉＪ記溝上に金属膜全付着させる
工程とを含むことを特徴とする。
の一生面に選択的に逆導電型領域を設ける工程と、該逆
導電型領域内に、異方性エツチングにより選択的に前記
逆導電型領域を貫いて前記−導電型領域に到達しうる溝
を設ける工程と、’ＤｉＪ記溝上に金属膜全付着させる
工程とを含むことを特徴とする。
本発明によれば、５ＢＩ）’、−導電型半導体基板に選
択的に形成された逆導電型領域を貫いて前記−導電型領
域内まで達する溝上に形成する。従って該８ＢＤの蟇合
面は、前記−導電型領域内にあり、該ＳＢＤの１わりに
は、常［Ｐ−Ｎ接合が形成されているので、ｄｓＢＤの
逆方向特性が向上し、従来法で５ＤＤＫガードリング全
つけるような複雑さもなく、かつガードリングによるＳ
ＢＤの寸法増大もない。このように本発明の製造方法を
用いれば、微少寸法のガードリング付きのＳＢＤを実現
することができ、本発明法でＳＢＤ’ｉ集積回路に組み
込むことにより高速で高集積密１現の半導体装置が得ら
れる。
択的に形成された逆導電型領域を貫いて前記−導電型領
域内まで達する溝上に形成する。従って該８ＢＤの蟇合
面は、前記−導電型領域内にあり、該ＳＢＤの１わりに
は、常［Ｐ−Ｎ接合が形成されているので、ｄｓＢＤの
逆方向特性が向上し、従来法で５ＤＤＫガードリング全
つけるような複雑さもなく、かつガードリングによるＳ
ＢＤの寸法増大もない。このように本発明の製造方法を
用いれば、微少寸法のガードリング付きのＳＢＤを実現
することができ、本発明法でＳＢＤ’ｉ集積回路に組み
込むことにより高速で高集積密１現の半導体装置が得ら
れる。
次に、本発明の第１の実施例と本発明全バイポーラ半導
体素子に適用した第２の実施例について図面を参照しな
がら詳細に説明する。
体素子に適用した第２の実施例について図面を参照しな
がら詳細に説明する。
第１図は面方位が（１００）のシリコン基板［ＫＯＨの
アルコール溶液によって異方性エツチングして形成され
る穴の形状を示している。Ｋ ０１（７（ｙのエツチン
グにより形成される穴は第１図に示す様に中心線からの
開き角が５４．７°程）現の四角錐になることは従来か
ら知られていることである。
アルコール溶液によって異方性エツチングして形成され
る穴の形状を示している。Ｋ ０１（７（ｙのエツチン
グにより形成される穴は第１図に示す様に中心線からの
開き角が５４．７°程）現の四角錐になることは従来か
ら知られていることである。
以上の様なＫ ＯＨ液により形成した穴を利用してＳＢ
Ｄ′（ｉｌ−形成した本発明の第一の実施例を、断面図
により示したものが第２図である。（１００）の面方位
をもったｎ型シリコン基板ｚｏｘＫ、８択的にＰ型頭域
２０２を設け、ＳＢＤ形成部分の絶縁物２０３を除去し
、ＫＯＨ液で異方性エツチング全行ない前記Ｐ型頭域を
突き抜け、ｎ型基板領域まで達っする。四角錐状の開孔
全役け、更に金属膜２０４を付着させ、８Ｉ３Ｄ２０５
に形成する。
Ｄ′（ｉｌ−形成した本発明の第一の実施例を、断面図
により示したものが第２図である。（１００）の面方位
をもったｎ型シリコン基板ｚｏｘＫ、８択的にＰ型頭域
２０２を設け、ＳＢＤ形成部分の絶縁物２０３を除去し
、ＫＯＨ液で異方性エツチング全行ない前記Ｐ型頭域を
突き抜け、ｎ型基板領域まで達っする。四角錐状の開孔
全役け、更に金属膜２０４を付着させ、８Ｉ３Ｄ２０５
に形成する。
更に金属膜２０４を付着させ、５ＢＤ２０５を形成する
。該Ｓ Ｂ Ｄ ２．０５の周辺部２０６には、ｎ型基
板領域２０１とＰｇ領域２０２とのＰ−Ｎ接合ができて
いるので、該５ＢＤ２０５０周辺部での逆方向リーク電
流が減少し、該ＳＢＤの逆方向特性は向上する。又、Ｓ
ＢＤはＶ字状の溝上に形成するので、設計上を求される
面積のＳＢＤを実現してもチップ上で占められる部分は
、前記面積より小さく、素子の高集積化が可能となる。
。該Ｓ Ｂ Ｄ ２．０５の周辺部２０６には、ｎ型基
板領域２０１とＰｇ領域２０２とのＰ−Ｎ接合ができて
いるので、該５ＢＤ２０５０周辺部での逆方向リーク電
流が減少し、該ＳＢＤの逆方向特性は向上する。又、Ｓ
ＢＤはＶ字状の溝上に形成するので、設計上を求される
面積のＳＢＤを実現してもチップ上で占められる部分は
、前記面積より小さく、素子の高集積化が可能となる。
次に、本発明による５ＢＤｉｎｐｎ）ランジスタのベー
スとコレクタとのクランプダイオードに適用した第２の
実施例について説明する。従来法によりＳＢＤでベース
とコレクタとをクランプしたトランジスタの断面図を第
３図に示す。コレクタ領域３０１に於ける基板表面上の
一部分３０８に５ＢＤ−ｉ形成し、該ＳＢＤとベースと
の間に配線を行なう。ガードリングを入れる場合には、
図中３０９の領域にＰ型不純物全高濃度に拡散する必要
がある。本発明の方法によりベースとコレクタと１ｓＢ
Ｄでクランプしたトランジスタの断面 ５− 図を第４図に示す。ベース４０２及びエミッタ４’０３
形成後ベースコンタクト用に絶縁物４０４ ”ｒ除去し
、異方性エツチングＩＣよりベース４０２全突き抜け、
コレクタ領域４０１に達っする開孔を設け、金属膜４０
７を付着させコレクタ領域内４．０８にＳＢＤを形成す
る。同時に該ＳＢＤを形成している金属はベースにオー
ミック接触している為、第５図の様な回路全実現できる
。従来法によりＳＢＤでトランジスタのベースとコレク
タとをクランプする場合には、ＳＢＤはチップ上のかな
りの面積を占めることになり、５ＢＤｆ、組み込んだ半
導体装置の高集積密度化が難しくなる。−力木発明の方
法によれば、５ＢＤ４０８はベース下に形成され、トラ
ンジスタの寸法に何らの影響も与えない、かつＳＢＤの
周辺部４０９には、コレクタ４０１とベース４０２との
接合があり、該接合がガードリングの効果を持つため、
前記ＳＢＤは良好な逆方向特性全有するものと期待でき
る。
スとコレクタとのクランプダイオードに適用した第２の
実施例について説明する。従来法によりＳＢＤでベース
とコレクタとをクランプしたトランジスタの断面図を第
３図に示す。コレクタ領域３０１に於ける基板表面上の
一部分３０８に５ＢＤ−ｉ形成し、該ＳＢＤとベースと
の間に配線を行なう。ガードリングを入れる場合には、
図中３０９の領域にＰ型不純物全高濃度に拡散する必要
がある。本発明の方法によりベースとコレクタと１ｓＢ
Ｄでクランプしたトランジスタの断面 ５− 図を第４図に示す。ベース４０２及びエミッタ４’０３
形成後ベースコンタクト用に絶縁物４０４ ”ｒ除去し
、異方性エツチングＩＣよりベース４０２全突き抜け、
コレクタ領域４０１に達っする開孔を設け、金属膜４０
７を付着させコレクタ領域内４．０８にＳＢＤを形成す
る。同時に該ＳＢＤを形成している金属はベースにオー
ミック接触している為、第５図の様な回路全実現できる
。従来法によりＳＢＤでトランジスタのベースとコレク
タとをクランプする場合には、ＳＢＤはチップ上のかな
りの面積を占めることになり、５ＢＤｆ、組み込んだ半
導体装置の高集積密度化が難しくなる。−力木発明の方
法によれば、５ＢＤ４０８はベース下に形成され、トラ
ンジスタの寸法に何らの影響も与えない、かつＳＢＤの
周辺部４０９には、コレクタ４０１とベース４０２との
接合があり、該接合がガードリングの効果を持つため、
前記ＳＢＤは良好な逆方向特性全有するものと期待でき
る。
以上、実施例を用すて、本発明の説明を行なったが、本
発明の王たる所は、−導電型基板の一生 ６ − 面に選択的に形成された逆導電型領域内に異方性エツチ
ングにより、前記逆導電型領域を貫して前記−導電型領
域に達っする開孔全段は前記開孔上に金属膜全付着させ
、ＳＢＤを形成することにより前記逆導電型領域の底部
から前記−導電型領域内に張り出した接合面を有するガ
ードリング付きの小面積５ＢＤｉ実現し、又該ＳＢＤを
）ランジスタのベースとコレクタとのクランプダイオー
ドとして用いることにより、半導体装置の高速化と高集
積化をはかることにある。
発明の王たる所は、−導電型基板の一生 ６ − 面に選択的に形成された逆導電型領域内に異方性エツチ
ングにより、前記逆導電型領域を貫して前記−導電型領
域に達っする開孔全段は前記開孔上に金属膜全付着させ
、ＳＢＤを形成することにより前記逆導電型領域の底部
から前記−導電型領域内に張り出した接合面を有するガ
ードリング付きの小面積５ＢＤｉ実現し、又該ＳＢＤを
）ランジスタのベースとコレクタとのクランプダイオー
ドとして用いることにより、半導体装置の高速化と高集
積化をはかることにある。
、以上のように従来法によりＳＢＤでトランジスタのベ
ースとコレクタとをクランプする場合、ＳＢＤは基板表
面上に形成され、ベースとの間に外部配線する必要があ
り、ガードリングをつけるにＨｌＳＢＴ）のまわりへの
不純物拡散を要する。
ースとコレクタとをクランプする場合、ＳＢＤは基板表
面上に形成され、ベースとの間に外部配線する必要があ
り、ガードリングをつけるにＨｌＳＢＴ）のまわりへの
不純物拡散を要する。
このため５ＢＤＴｈつけることは、トランジスタの寸法
を増大させ、高集積化の妨げとなる。これに対し、本発
明の方法により、ＳＢＤでトランジスタのベースとコレ
クタとをクランプする場合、ＳＢＤを基板表面上ではな
く、ベースの下部に設け、該ＳＢＤの周辺部と接っする
ベースがガードリングの役割を果すので、上記従来技術
の欠点を除去したものとなり、ＳＢＤでベースとコレク
タと全クランプしてもトランジスタの寸法に影響全方え
ず、該５ＢＤｋ組み込んだ半導体装置の高速化と高集積
化がはかれる。
を増大させ、高集積化の妨げとなる。これに対し、本発
明の方法により、ＳＢＤでトランジスタのベースとコレ
クタとをクランプする場合、ＳＢＤを基板表面上ではな
く、ベースの下部に設け、該ＳＢＤの周辺部と接っする
ベースがガードリングの役割を果すので、上記従来技術
の欠点を除去したものとなり、ＳＢＤでベースとコレク
タと全クランプしてもトランジスタの寸法に影響全方え
ず、該５ＢＤｋ組み込んだ半導体装置の高速化と高集積
化がはかれる。
第１図は、（１００）の面方位をもつＳｉ基板にＫ Ｏ
Ｉ−Ｉのエツチングにより形成した開孔の形状を示し、
第２図は本発明の第一の実施例によるショットキーバリ
ヤダイオードの断面図であり、第３図は、従来法により
ＳＢＤでクランプしたトランジスタの断面図である。第
４図は、本発明の方法により製造されたＳＢＤでクラン
プしたトランジスタの断面図である。第５図はｎｐｎ）
ランジスタ１ｓＢＤでクランプした回路図である。 尚、図に於いて、 ２０１・・−・・ｎ型領域、２０２・・・・・・ｎ型領
域、２０３・・・・・・絶縁物、２０４・・・・・・配
線全国、２０５・・・・・・ＳＢＤ接合面、２０６・・
・・・・ＳＢＤ周辺部、３０１．４０１・・・・・・コ
レクタ領域、３０２，４０２・・・・・・ベース領域、
３０３，４０３・・・・・・エミッタ領域、３０４，４
０４・・・・・・絶縁物、３０５，４０５・・・・・・
コレクタ電極配線、３０６，４０６・・・・・・エミッ
タ電極配線、３０７，４０７・・・・・・ベース電極配
線（ＳＢＤ形成金属）、３０８，４０８・・・・・・Ｓ
ＢＤ接合面、３０９，４０９・・・・・・ガードリング
（ＳＢＤ周辺部）、である。 ９− 第１又 第 ２ 図 第３ 図 第 ４ 図 Ｃｏ１１ｅｃｔｏｒ 第５図
Ｉ−Ｉのエツチングにより形成した開孔の形状を示し、
第２図は本発明の第一の実施例によるショットキーバリ
ヤダイオードの断面図であり、第３図は、従来法により
ＳＢＤでクランプしたトランジスタの断面図である。第
４図は、本発明の方法により製造されたＳＢＤでクラン
プしたトランジスタの断面図である。第５図はｎｐｎ）
ランジスタ１ｓＢＤでクランプした回路図である。 尚、図に於いて、 ２０１・・−・・ｎ型領域、２０２・・・・・・ｎ型領
域、２０３・・・・・・絶縁物、２０４・・・・・・配
線全国、２０５・・・・・・ＳＢＤ接合面、２０６・・
・・・・ＳＢＤ周辺部、３０１．４０１・・・・・・コ
レクタ領域、３０２，４０２・・・・・・ベース領域、
３０３，４０３・・・・・・エミッタ領域、３０４，４
０４・・・・・・絶縁物、３０５，４０５・・・・・・
コレクタ電極配線、３０６，４０６・・・・・・エミッ
タ電極配線、３０７，４０７・・・・・・ベース電極配
線（ＳＢＤ形成金属）、３０８，４０８・・・・・・Ｓ
ＢＤ接合面、３０９，４０９・・・・・・ガードリング
（ＳＢＤ周辺部）、である。 ９− 第１又 第 ２ 図 第３ 図 第 ４ 図 Ｃｏ１１ｅｃｔｏｒ 第５図
Claims (1)
- 一導電型半導体基板の一生面に選択的に逆導電型領域を
設ける工程と、該逆導電型領域内に異方性エツチングに
より選択的に前記逆導電型領域を貫いて前記−導電型領
域に到達しうる開孔を設ける工程と、前記開孔上に金属
膜全形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114081A JPS5821872A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12114081A JPS5821872A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821872A true JPS5821872A (ja) | 1983-02-08 |
Family
ID=14803852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12114081A Pending JPS5821872A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821872A (ja) |
-
1981
- 1981-07-31 JP JP12114081A patent/JPS5821872A/ja active Pending
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