JPS58218137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58218137A JPS58218137A JP10094682A JP10094682A JPS58218137A JP S58218137 A JPS58218137 A JP S58218137A JP 10094682 A JP10094682 A JP 10094682A JP 10094682 A JP10094682 A JP 10094682A JP S58218137 A JPS58218137 A JP S58218137A
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- film
- collector contact
- forming
- mask
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
蛛） 発明の技術分野
本発明は半導体装置の製造方法に関し、特にバイポーラ
トランジスタからなる半導体集積回路（ＩＣ）の改良さ
れた製造方法に関する。
トランジスタからなる半導体集積回路（ＩＣ）の改良さ
れた製造方法に関する。
（ｂ） 従来技術と問題点
周知のように、ＩＣにおいては高速動作させるため高密
度化・高集積化されており、その製法としてセルファラ
イン（自己整合）方式が採られている。
度化・高集積化されており、その製法としてセルファラ
イン（自己整合）方式が採られている。
このようなバイポーラトランジスタからなる工Ｃのエミ
ッタ領域を形成するまでの従来の製造工程順断面図を第
１図ないし第５図に示す。該工程順断面図にしたがって
１．製造工程を順次説明すると、先づ第１図に示すよう
ＶＣＰ型シリコン（Ｓｌ）基板１面に高濃度のｎ型埋込
層２を形成し、その上面に高抵抗のｎ型エピタキシャル
層３を成長し、このエピタキシャル層３上に所定パター
ンの酸化シリコン（Ｓ：ＬＯ２）膜４を介した窒化シリ
コン（Ｓ：１３Ｎ。
ッタ領域を形成するまでの従来の製造工程順断面図を第
１図ないし第５図に示す。該工程順断面図にしたがって
１．製造工程を順次説明すると、先づ第１図に示すよう
ＶＣＰ型シリコン（Ｓｌ）基板１面に高濃度のｎ型埋込
層２を形成し、その上面に高抵抗のｎ型エピタキシャル
層３を成長し、このエピタキシャル層３上に所定パター
ンの酸化シリコン（Ｓ：ＬＯ２）膜４を介した窒化シリ
コン（Ｓ：１３Ｎ。
膜５ｆ：形成する。図において、Ａ部分は素子間分離帯
形成予定領域、Ｂ部分はトランジスタのコレクタコンタ
クト形成予定領域、Ｃ部分はベース形成予定領域である
。
形成予定領域、Ｂ部分はトランジスタのコレクタコンタ
クト形成予定領域、Ｃ部分はベース形成予定領域である
。
次いで、第２図に示すように温度１０００℃、２〜３時
間酸化処理して、膜厚８０００Ａの厚い５１０２膜６を
形成する二この時、Ｓｉ３Ｎ４膜５がマスクとなって、
上記ｐ、 、’ Ｂ 、Ｃの各部分には厚いＳ：ｌＯ２
膜は生成されないう次い□で、第８図に示すようにフォ
トレジスト膜（図＝’、’、シていない）をマス、りと
□ して、素子間分離帯形成予定領域Ａ Ｉｃ Ｓ １３
Ｎ ４膜す上から硼素イオンを注入して、高濃度のｐ＋
型層７を形成し、更に他のフォトレジ・ヌト膜（同じく
図示していない）をマスクとして、コレクタコンタクト
形成予定領域Ｂに５ｉａＮ４膜す上から燐イオンを注入
して、高濃度のｎ十型層８を形成する。次いで、第４図
に示すように高温度熱処理して、素子間分離帯領域９お
よびコレクタ、コンタクト領域１０を同時に画定する。
間酸化処理して、膜厚８０００Ａの厚い５１０２膜６を
形成する二この時、Ｓｉ３Ｎ４膜５がマスクとなって、
上記ｐ、 、’ Ｂ 、Ｃの各部分には厚いＳ：ｌＯ２
膜は生成されないう次い□で、第８図に示すようにフォ
トレジスト膜（図＝’、’、シていない）をマス、りと
□ して、素子間分離帯形成予定領域Ａ Ｉｃ Ｓ １３
Ｎ ４膜す上から硼素イオンを注入して、高濃度のｐ＋
型層７を形成し、更に他のフォトレジ・ヌト膜（同じく
図示していない）をマスクとして、コレクタコンタクト
形成予定領域Ｂに５ｉａＮ４膜す上から燐イオンを注入
して、高濃度のｎ十型層８を形成する。次いで、第４図
に示すように高温度熱処理して、素子間分離帯領域９お
よびコレクタ、コンタクト領域１０を同時に画定する。
次いで、５１３Ｎ４膜６および５１０２膜会を除去した
後、第す図に示すように、新しい５１０２膜１１を素子
間分離帯領域９．コレクタコンタクト領域１０およびベ
ース形成予定領域Ｃ上に診成し、以下ベース領域１２．
エミッタ領域１８を形成する。
後、第す図に示すように、新しい５１０２膜１１を素子
間分離帯領域９．コレクタコンタクト領域１０およびベ
ース形成予定領域Ｃ上に診成し、以下ベース領域１２．
エミッタ領域１８を形成する。
以上の従来の製造方法は、素子間分離帯形成予定領域、
コレクタコンタクト形成予定領域、ヘース形成予定領域
、トよび抵抗素子形成予定領域（上記説明では省略して
いる）などを予めＳｉ３Ｎ４膜５をマスクとし卆形成す
るセルファフィン方式の通称Ｏ８Ｔ構造と呼ばれるＩＣ
形成の代表的製□ １１１ 法である。この製法に１部分的な改良もなされており、
例えば素子間分離帯領域とコレクタコンタクト領域を別
々に熱処理して画定する方法、あるいは素子間分離帯領
域上には厚いＳｉｎ、膜を形成する方法などが提案され
ている。
コレクタコンタクト形成予定領域、ヘース形成予定領域
、トよび抵抗素子形成予定領域（上記説明では省略して
いる）などを予めＳｉ３Ｎ４膜５をマスクとし卆形成す
るセルファフィン方式の通称Ｏ８Ｔ構造と呼ばれるＩＣ
形成の代表的製□ １１１ 法である。この製法に１部分的な改良もなされており、
例えば素子間分離帯領域とコレクタコンタクト領域を別
々に熱処理して画定する方法、あるいは素子間分離帯領
域上には厚いＳｉｎ、膜を形成する方法などが提案され
ている。
ところで、この上うなＯ３Ｔ構造の製造方法においては
、Ｓｉ３Ｎ４膜をパターンニングし、厚いＳｉｎ、膜６
を生成して、各形成予定領域を分離させることが基本と
なっている。且つ各形成予定領域に不純物をイオン注入
する場合は、通常上記の製法のようにＳｉ３Ｎ、膜上よ
りイオン注入する方法が用いられることが多い。一方、
素子間分離帯領域は上面に電極を設ける必要がないから
Ｓｉ３Ｎ４膜を除去して、イオン注入することも可能で
、またそのようにして熱処理後に厚いＳｌ、０２膜を生
成すると配線容量を減少させることができ−る長所もあ
って、むしろ望ましいことである。（特願昭５６−１７
０５２４ 参照）。マタ、ヘー ス領域ハｓ：ｉ３Ｎ４
膜を除去した後、イオン注入を行っても、その熱処理温
度も低く、時間も短かいので、上面に生成される５ｉ０
２膜が薄くて、表面の平坦化が余り害されずに電極形成
が容易で問題はない。
、Ｓｉ３Ｎ４膜をパターンニングし、厚いＳｉｎ、膜６
を生成して、各形成予定領域を分離させることが基本と
なっている。且つ各形成予定領域に不純物をイオン注入
する場合は、通常上記の製法のようにＳｉ３Ｎ、膜上よ
りイオン注入する方法が用いられることが多い。一方、
素子間分離帯領域は上面に電極を設ける必要がないから
Ｓｉ３Ｎ４膜を除去して、イオン注入することも可能で
、またそのようにして熱処理後に厚いＳｌ、０２膜を生
成すると配線容量を減少させることができ−る長所もあ
って、むしろ望ましいことである。（特願昭５６−１７
０５２４ 参照）。マタ、ヘー ス領域ハｓ：ｉ３Ｎ４
膜を除去した後、イオン注入を行っても、その熱処理温
度も低く、時間も短かいので、上面に生成される５ｉ０
２膜が薄くて、表面の平坦化が余り害されずに電極形成
が容易で問題はない。
しかしながら、コレクタコンタクト領域はＳｉ３Ｎ４膜
を除去してイオン注入すると、熱処理時間が長くて、温
度も高いため、上面に厚い５１０２膜が生成され、Ｎ、
極形成が困難となる。即ち厚いＳ：１０２膜に窓あけし
て、ｖｌ電極形成れば断線の恐れがあり、また表面の′
凹凸が激しくなる。
を除去してイオン注入すると、熱処理時間が長くて、温
度も高いため、上面に厚い５１０２膜が生成され、Ｎ、
極形成が困難となる。即ち厚いＳ：１０２膜に窓あけし
て、ｖｌ電極形成れば断線の恐れがあり、また表面の′
凹凸が激しくなる。
したがって、上記の製造方法および他の改良した製法に
おいてもコレクタコンタクト領域は５ｉ３１ｔ＋４膜を
除去せず、その主面から不純物のイオン注入がなされて
いる。ところが、５ｉａＮ４膜を介してイオン注入を行
えば、注入効率が悪い上にコレクタコンタクト領域のよ
うに高濃度に、ドーズ量を多くすれば、レジスト膜マス
クなど表面にダメージを与え易い。しかも、燐イオンは
硼素イオンなど他の不純物イオンと比べて深く注入され
にくく、したがって、無理な注入を行うことになってそ
の１悪影響が製造歩留と品質との両面に及んでいる。
おいてもコレクタコンタクト領域は５ｉ３１ｔ＋４膜を
除去せず、その主面から不純物のイオン注入がなされて
いる。ところが、５ｉａＮ４膜を介してイオン注入を行
えば、注入効率が悪い上にコレクタコンタクト領域のよ
うに高濃度に、ドーズ量を多くすれば、レジスト膜マス
クなど表面にダメージを与え易い。しかも、燐イオンは
硼素イオンなど他の不純物イオンと比べて深く注入され
にくく、したがって、無理な注入を行うことになってそ
の１悪影響が製造歩留と品質との両面に及んでいる。
（［３） 発明の目的
本発明はこのような欠点を解消せしめて、コレクタコン
タクト領域を形成する場合に、レジスト膜マスクその他
の表面にダメージ（損傷）を与えることのない製造方法
を提案するもめである。
タクト領域を形成する場合に、レジスト膜マスクその他
の表面にダメージ（損傷）を与えることのない製造方法
を提案するもめである。
（ｄ） 発明の構成
その目的は、シリコン基板上に成長したシリコンエピタ
キシャル層全面に好捷しくは５ｉ０２膜を介してＳｉ３
Ｎ４膜を被着し、その上に第２のＳ：ｌＯ２等の絶縁物
膜を被着し、これをパターンニングして、素子間分離帯
形成予定領域、コレクタコンタクト形成予定領域、およ
びベース形成予定領域を窓あけし、次いで該第２の５ｉ
０２膜をマスクとして、素子間分離帯形成予定領域とコ
レクタコンタクト形成予定領域上のＳ＋：１３ Ｎ ４
膜および５ｉｎ２膜を除去して、露出したシリコンエピ
タキシャル層に直接不純物をイオン注入し、素子間分離
帯領域およびコレクタコンタクト領域を形成する製造方
法によって達成することができる。
キシャル層全面に好捷しくは５ｉ０２膜を介してＳｉ３
Ｎ４膜を被着し、その上に第２のＳ：ｌＯ２等の絶縁物
膜を被着し、これをパターンニングして、素子間分離帯
形成予定領域、コレクタコンタクト形成予定領域、およ
びベース形成予定領域を窓あけし、次いで該第２の５ｉ
０２膜をマスクとして、素子間分離帯形成予定領域とコ
レクタコンタクト形成予定領域上のＳ＋：１３ Ｎ ４
膜および５ｉｎ２膜を除去して、露出したシリコンエピ
タキシャル層に直接不純物をイオン注入し、素子間分離
帯領域およびコレクタコンタクト領域を形成する製造方
法によって達成することができる。
（ｅ） 発明の実施例 ：“
・、１１・？１
以下、図面を参照して−・−流側によって詳細に１、、
説明する。第６図ないし第１５図は本発明にか＼る製造
工程順断面図である。先づ、第６図に示すようにｎ生型
埋没層２２を有するＰ型シリコン基板２１上に高抵抗の
ｎ型エピタキシャμ層２８を形成する。こｋで、埋没層
２２は高濃度であるためエピタキシャル層成長中に多少
這い上り現象を生じ１図はそれを示している。且つ、エ
ピタキシャル層２３上の全面に膜厚１ｏｏｏ人の５ｉ０
２膜２４を介して、同じく膜厚１０００人の５１３Ｎ４
膜２５を形成し、更にその上に膜厚５０００人の第２の
ＳｉＯ，膜２６を被着し、フォトプロセスによシレジス
゛ト膜マスク（図示していない）を用いて、第２の５ｊ
−０，膜２６をパターンニングして、素子間す蘭帯形成
予定領域Ｅ、コレクタコンタクト形成予定領域Ｆ、およ
びベース形成予定領域Ｇを窓あけする。この場合、第２
のＳｉＯ２膜２６膜上６Ｓｉ３Ｎ４膜２５は化学気相成
長（ＣＶＤ）法で被着させるが、５１０２膜２′４は熱
酸化して生成した膜で、この５ｘｏ２膜２養１盲Ｓｉ３
Ｎ４膜２５の緩衝層アあ１、ｘ ｅ ＩＩ ’ｆ Ｖ
Ｗ’・１・；ヮ。よ１、□、□褌 することが目的である。
工程順断面図である。先づ、第６図に示すようにｎ生型
埋没層２２を有するＰ型シリコン基板２１上に高抵抗の
ｎ型エピタキシャμ層２８を形成する。こｋで、埋没層
２２は高濃度であるためエピタキシャル層成長中に多少
這い上り現象を生じ１図はそれを示している。且つ、エ
ピタキシャル層２３上の全面に膜厚１ｏｏｏ人の５ｉ０
２膜２４を介して、同じく膜厚１０００人の５１３Ｎ４
膜２５を形成し、更にその上に膜厚５０００人の第２の
ＳｉＯ，膜２６を被着し、フォトプロセスによシレジス
゛ト膜マスク（図示していない）を用いて、第２の５ｊ
−０，膜２６をパターンニングして、素子間す蘭帯形成
予定領域Ｅ、コレクタコンタクト形成予定領域Ｆ、およ
びベース形成予定領域Ｇを窓あけする。この場合、第２
のＳｉＯ２膜２６膜上６Ｓｉ３Ｎ４膜２５は化学気相成
長（ＣＶＤ）法で被着させるが、５１０２膜２′４は熱
酸化して生成した膜で、この５ｘｏ２膜２養１盲Ｓｉ３
Ｎ４膜２５の緩衝層アあ１、ｘ ｅ ＩＩ ’ｆ Ｖ
Ｗ’・１・；ヮ。よ１、□、□褌 することが目的である。
次いで、第７回に示すようにその上面にフォトプロセス
によって、フォトレジスト膜マスク２７を形成し、これ
をパターンニングしてベース形成予定領域上を被覆し、
次いで、第８図に示すように、プレーナ型エツチング装
置でエツチングして素子間分離帯形成予定領域Ｅおよび
コレクタコン゛ タクト形成予定領域Ｐ゛の表面を覆っ
たＳｉ３Ｎ４膜２５を除去し、次いで弗酸溶液でエツチ
ングして膜厚１０００人の５ｉ０２膜を除去して、上記
素子間分離帯形成予定領域Ｅとコレクタコンタクト形成
予定領域Ｆとのシリコン面を露出させる。この際、弗酸
エツチングにより第２の５１０２膜２６はエツチングさ
れて薄くなるが、膜厚が厚いためなお残存し、ベース形
成予定領域はまだＳｉ３Ｎ４膜２５に被覆された状態に
ある。 。
によって、フォトレジスト膜マスク２７を形成し、これ
をパターンニングしてベース形成予定領域上を被覆し、
次いで、第８図に示すように、プレーナ型エツチング装
置でエツチングして素子間分離帯形成予定領域Ｅおよび
コレクタコン゛ タクト形成予定領域Ｐ゛の表面を覆っ
たＳｉ３Ｎ４膜２５を除去し、次いで弗酸溶液でエツチ
ングして膜厚１０００人の５ｉ０２膜を除去して、上記
素子間分離帯形成予定領域Ｅとコレクタコンタクト形成
予定領域Ｆとのシリコン面を露出させる。この際、弗酸
エツチングにより第２の５１０２膜２６はエツチングさ
れて薄くなるが、膜厚が厚いためなお残存し、ベース形
成予定領域はまだＳｉ３Ｎ４膜２５に被覆された状態に
ある。 。
次いで、第９図に示すように７オトグロセスによりフォ
トレジスト膜マスク２８を形成し、素子間分離帯形成予
定領域Ｅのみシリコン面を露出させて、その上面より約
３０にθＶの低注入電圧で硼素イオンを注入し、高濃度
のｐ 型層２９を形成する。次いで、第１Ｏ図に示すよ
うにフォトレジスト膜マスク２８を除去し、約１０００
℃の高温度で酸化処理して、素子間分離帯形成予定領域
Ｅおよびコレクタコンタクト形成予定領域Ｆ上に膜厚ａ
ｏｏｏλ程度のＳ ｉ、’０２膜３０を生成する。この
酸化処理は、繰り返し行われるマスク位置合わせのマー
クとして、′素子間分離帯領域のパターンを鮮明にする
ためであり、このように酸化処理すればシリコン面の酸
化生成によって段差が明らかとなる。しかし、素子間分
離帯領域を位置合わせマークとして利用する必要がなけ
れば、この酸化処理工程は必要がない。
トレジスト膜マスク２８を形成し、素子間分離帯形成予
定領域Ｅのみシリコン面を露出させて、その上面より約
３０にθＶの低注入電圧で硼素イオンを注入し、高濃度
のｐ 型層２９を形成する。次いで、第１Ｏ図に示すよ
うにフォトレジスト膜マスク２８を除去し、約１０００
℃の高温度で酸化処理して、素子間分離帯形成予定領域
Ｅおよびコレクタコンタクト形成予定領域Ｆ上に膜厚ａ
ｏｏｏλ程度のＳ ｉ、’０２膜３０を生成する。この
酸化処理は、繰り返し行われるマスク位置合わせのマー
クとして、′素子間分離帯領域のパターンを鮮明にする
ためであり、このように酸化処理すればシリコン面の酸
化生成によって段差が明らかとなる。しかし、素子間分
離帯領域を位置合わせマークとして利用する必要がなけ
れば、この酸化処理工程は必要がない。
次いで、第１１図に示すように、再びフォトレジスト膜
マスク３１を形成し、コレクタコンタクト形成予定領域
Ｐ゛のみシリコン面を露出させて、 −その面上の５
１０Ｑ膜２９をエツチングして除去した後、上面から５
０ＫｅＶ程度の低い注入電圧で燐イオンを注入し、高濃
度のｎ 型層８２を形成する。（この場合、燐イオンの
注入はフォトレジスト膜マスク８１を除去した後に行っ
てもよい。）次いで、フォトレジスト膜マスク３１を除
去した後、第１２図に示すように、１１５０℃の高温度
で２時間程度、酸化気流中で熱処理して、素子間分両帯
領域３３およびコレクタコンタクト領域８４を画定する
。且つ１図示のように、フォトレジスト膜マスク３５を
再び形成して、ベース形成予定み 領域Ｇの■露出し、Ｓｉ３Ｎ４膜２５の上から約１２０
ＫｅＶＯ高注入電圧で硼素イオンを注入して、ベース領
域３６（ベース領域は正確には後記のように以後の熱処
理工程で画定される）を形成する。
マスク３１を形成し、コレクタコンタクト形成予定領域
Ｐ゛のみシリコン面を露出させて、 −その面上の５
１０Ｑ膜２９をエツチングして除去した後、上面から５
０ＫｅＶ程度の低い注入電圧で燐イオンを注入し、高濃
度のｎ 型層８２を形成する。（この場合、燐イオンの
注入はフォトレジスト膜マスク８１を除去した後に行っ
てもよい。）次いで、フォトレジスト膜マスク３１を除
去した後、第１２図に示すように、１１５０℃の高温度
で２時間程度、酸化気流中で熱処理して、素子間分両帯
領域３３およびコレクタコンタクト領域８４を画定する
。且つ１図示のように、フォトレジスト膜マスク３５を
再び形成して、ベース形成予定み 領域Ｇの■露出し、Ｓｉ３Ｎ４膜２５の上から約１２０
ＫｅＶＯ高注入電圧で硼素イオンを注入して、ベース領
域３６（ベース領域は正確には後記のように以後の熱処
理工程で画定される）を形成する。
また、ベース領域と異なる濃度をもった抵抗素子領域を
形成する場合には、この工程で更に他のフォトレジスト
膜マスクを形成して、注入電圧を加減して硼素イオンを
注入するが、この抵抗素子形成については本実施例では
図面および説明を除外する。
形成する場合には、この工程で更に他のフォトレジスト
膜マスクを形成して、注入電圧を加減して硼素イオンを
注入するが、この抵抗素子形成については本実施例では
図面および説明を除外する。
□
次いで、第１３図に示すようにフォトレジヌト：゛１
膜マスク８５を除去した後、第２のＳｌ、０２膜２６′
“”）ｆ：／ｌ−ｈ”旨、・ｉｉｌ、門１１６°゛山０
°。
“”）ｆ：／ｌ−ｈ”旨、・ｉｉｌ、門１１６°゛山０
°。
を燐酸でエツチング除芙して、次いでＣＶＤ法にて新た
な第４の５１０２膜３７を膜）４ｓｏｏｏλ程度に被着
する。そうすれば、図示のように素子間分離帯領域およ
びコレクタコンタクト領域に僅かに段差があるだけの平
坦な素子表面がえられる。
な第４の５１０２膜３７を膜）４ｓｏｏｏλ程度に被着
する。そうすれば、図示のように素子間分離帯領域およ
びコレクタコンタクト領域に僅かに段差があるだけの平
坦な素子表面がえられる。
以降の工程は公知の製法によって、第１４図に示すよう
にフォトレジスト膜（図示していない）をマスクとして
′、各電極の窓あけを行い、その上にＣＶＤ法で多結晶
シリコン膜３８ｆ：被着して、エミッタ電極上にのみ砒
素又は燐を多量に含んだ燐シリケートガラス３９を被着
し、パターンニングした後、１１５０℃、数分間熱処理
してエミッタ領域４０を形成する。この時、同時にベー
ス領域３６も画定される。更に、第１５図に示すように
燐シリケートガヲス８９を除去した後、各軍ｆＭ４１を
形成して完成される。
にフォトレジスト膜（図示していない）をマスクとして
′、各電極の窓あけを行い、その上にＣＶＤ法で多結晶
シリコン膜３８ｆ：被着して、エミッタ電極上にのみ砒
素又は燐を多量に含んだ燐シリケートガラス３９を被着
し、パターンニングした後、１１５０℃、数分間熱処理
してエミッタ領域４０を形成する。この時、同時にベー
ス領域３６も画定される。更に、第１５図に示すように
燐シリケートガヲス８９を除去した後、各軍ｆＭ４１を
形成して完成される。
以上が一実施例の説明であるが、このような製１１′ｌ
進方法を採れば、コレクタコンタクト領域の形成に際し
て高注入電圧を加えることもなくなる。ま、：１．・ た、表面が極め五ｙ坦化される製法であり、従来）′・ のＯ８Ｔ構造の製法は厚い５１０２膜６を形成させるた
め、表面上に３０００ないし５０００人の凹凸が発生し
ていたが、本発明によれば僅かに１０００人程度０凹凸
部分が生ずるのみである。
て高注入電圧を加えることもなくなる。ま、：１．・ た、表面が極め五ｙ坦化される製法であり、従来）′・ のＯ８Ｔ構造の製法は厚い５１０２膜６を形成させるた
め、表面上に３０００ないし５０００人の凹凸が発生し
ていたが、本発明によれば僅かに１０００人程度０凹凸
部分が生ずるのみである。
（ｆ）１光明の効果
したがって、本発明によれば微細化されるＩＣが精度良
く形成されて、且つ表面も平坦化され、ＩＣの歩留並び
に品質を著しく安定にするものである。
く形成されて、且つ表面も平坦化され、ＩＣの歩留並び
に品質を著しく安定にするものである。
第１図ないし第５図は従来の製造工程順断面図、第６図
ないし第１５図は本発明にか＼る製造工程順断面図であ
る。図中、１．２１ｋｌ：Ｐ型シリコン基板、２．２２
はｎ 型埋没層、３．２３はｎ型エピタキシャル層、４
．２４はＳ：１３Ｎ４１漢下のＳ：１−０２膜、５，２
５はＳｉ８Ｎ４膜、７，２９は高濃度ｐ 型層、８，３
２は高濃度ｎ 型層、９゜３３は素子間分離帯領域、１
０．３４はコレクタコンタクト領域、２６は第２の５ｉ
０２膜、２７゜２８．３１．３５はフォトレジスト膜マ
スク、１２゜８６はベース領域、８７ ハ第４ （Ｄ
５ｉＯａ膜、６゜１１．８０はＳｉＯ２膜、１３’、４
０はエミッタ領域を示す。 第１図 第２図 第３図 第４図
ないし第１５図は本発明にか＼る製造工程順断面図であ
る。図中、１．２１ｋｌ：Ｐ型シリコン基板、２．２２
はｎ 型埋没層、３．２３はｎ型エピタキシャル層、４
．２４はＳ：１３Ｎ４１漢下のＳ：１−０２膜、５，２
５はＳｉ８Ｎ４膜、７，２９は高濃度ｐ 型層、８，３
２は高濃度ｎ 型層、９゜３３は素子間分離帯領域、１
０．３４はコレクタコンタクト領域、２６は第２の５ｉ
０２膜、２７゜２８．３１．３５はフォトレジスト膜マ
スク、１２゜８６はベース領域、８７ ハ第４ （Ｄ
５ｉＯａ膜、６゜１１．８０はＳｉＯ２膜、１３’、４
０はエミッタ領域を示す。 第１図 第２図 第３図 第４図
Claims (1)
- 一導電型シリコン基板上に成長した反対溝１攬型シリコ
ンエピタキシャル層全面に窒化シリコン膜を被着し、そ
の上に第２絶縁膜を被着し、該第２絶縁膜に素子間分離
帯形成予定領域、コレクタコンタクト形成予定領域、お
よびペース形成予定領域を窓あけする工程と、その上面
にフォトレジスト膜マスクを形成し、該フォトレジスト
膜と上記第２絶縁膜をマスクとして、素子間分離帯形成
予定領域、およびコレクタコンタクト形成予定領域上の
窒化シリコン膜を除去し、シリコンエピタキシャル層を
露出する工程と、再度フォトレジスト膜マスクを形成し
て選択的に素子間分離帯形成予定領域に一導電型不純物
をイオン注入し、該フォトレジスト膜マスクを除去する
工程と、再び他のフォトレジスト膜マスクを形成して、
選択的にコレクタコンタクト形成予定領域に反対導電型
不純物をイオン注入し、次いで上記フォトレジスト膜マ
スクを除去し、熱処理により素子間分離帯領域およびコ
レクタコンタクト領域を画定する工程と、再度他のフォ
トレジスト膜マスクを形成し、窒化シリコン膜上よりベ
ース形成予定領域に一導電型不純物をイオン注入する工
程とが含まれてなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10094682A JPS58218137A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10094682A JPS58218137A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218137A true JPS58218137A (ja) | 1983-12-19 |
Family
ID=14287513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10094682A Pending JPS58218137A (ja) | 1982-06-11 | 1982-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218137A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219770A (ja) * | 1984-04-16 | 1985-11-02 | Rohm Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160446A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5721861A (en) * | 1980-07-14 | 1982-02-04 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1982
- 1982-06-11 JP JP10094682A patent/JPS58218137A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160446A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5721861A (en) * | 1980-07-14 | 1982-02-04 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219770A (ja) * | 1984-04-16 | 1985-11-02 | Rohm Co Ltd | 半導体装置の製造方法 |
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