JPS58215144A - 信号伝送システム - Google Patents
信号伝送システムInfo
- Publication number
- JPS58215144A JPS58215144A JP57097689A JP9768982A JPS58215144A JP S58215144 A JPS58215144 A JP S58215144A JP 57097689 A JP57097689 A JP 57097689A JP 9768982 A JP9768982 A JP 9768982A JP S58215144 A JPS58215144 A JP S58215144A
- Authority
- JP
- Japan
- Prior art keywords
- station
- response
- clock
- master station
- line
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/403—Bus networks with centralised control, e.g. polling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発ＦＪＡは、情報伝送システムに関する。
第１図は、従来から知られているパーティライン方式と
呼ばれる情報伝送システムの伝送路構成を示している。
呼ばれる情報伝送システムの伝送路構成を示している。
仁れは、１台の上位処理装置（以下、マスターステーシ
ョン１と呼称する）１と、複数の下位処理装置（以下、
ローカルステーション３と呼称する）３を１本の共通バ
ス２により分岐状に接続したものである。
ョン１と呼称する）１と、複数の下位処理装置（以下、
ローカルステーション３と呼称する）３を１本の共通バ
ス２により分岐状に接続したものである。
個々のローカルステーション３Ｋａアドレスが割当てら
れており、マスターステーション１がらローカルステー
ション３に対して情報伝送するときは、目的のローカル
ステージせン３のアドレスＫ 送信ｆ−−タをつけて同
時に複数のローカルステーション３に対して送信する。
れており、マスターステーション１がらローカルステー
ション３に対して情報伝送するときは、目的のローカル
ステージせン３のアドレスＫ 送信ｆ−−タをつけて同
時に複数のローカルステーション３に対して送信する。
自己のアドレスと−ｔしたローカルステーション３のみ
が送信データを受は取る。まだローカルステーション３
からマスターステーション１に対して情報伝送する時は
、マスターステーション１がう各ローカルステーション
３に対して送信要求の有無を順に問い合わせる際に、送
信要求のあるローカルステーション３がこれに回答する
信号として送信データをマスターステーション１に対し
て送る。即ちマスターステーション１が常に主導権をも
って共通バス２の占有制御を行ういわゆるポーリング方
式をとるのが一般的である。
が送信データを受は取る。まだローカルステーション３
からマスターステーション１に対して情報伝送する時は
、マスターステーション１がう各ローカルステーション
３に対して送信要求の有無を順に問い合わせる際に、送
信要求のあるローカルステーション３がこれに回答する
信号として送信データをマスターステーション１に対し
て送る。即ちマスターステーション１が常に主導権をも
って共通バス２の占有制御を行ういわゆるポーリング方
式をとるのが一般的である。
ここで、このパーティライン方式においては、ローカル
ステーション３は単に共通バス２に接続しているだけで
あり、マスターステー７ヨン、１がら、のデータが、各
ローカルステーション３内を経由したり、または、各ロ
ーカルステー７ヨン３が、一度データを取り込むごとに
、次のローカルステーション３へ、中継増幅をして伝送
するといった事がないため、信頼性の高い伝送システム
を構成できるという長所を有する。しかし、パーティラ
イン方式は１本の共通バス２上を、マスターステーショ
ン１からローカルステーション３へのチーｐ、及びロー
カルステージぢン３からマスターステーシロン１へのデ
ータの２種類が双方向に伝送されているため、マスター
ステーシロン１、及び各ローカルステーション３では、
データ受信時に毎回受信データの同期を取り直さねばな
らない。
ステーション３は単に共通バス２に接続しているだけで
あり、マスターステー７ヨン、１がら、のデータが、各
ローカルステーション３内を経由したり、または、各ロ
ーカルステー７ヨン３が、一度データを取り込むごとに
、次のローカルステーション３へ、中継増幅をして伝送
するといった事がないため、信頼性の高い伝送システム
を構成できるという長所を有する。しかし、パーティラ
イン方式は１本の共通バス２上を、マスターステーショ
ン１からローカルステーション３へのチーｐ、及びロー
カルステージぢン３からマスターステーシロン１へのデ
ータの２種類が双方向に伝送されているため、マスター
ステーシロン１、及び各ローカルステーション３では、
データ受信時に毎回受信データの同期を取り直さねばな
らない。
信号の同期方式として一般に多く用いられるＰＬＬ（ｐ
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）方式を採用した
場合、毎回の受信時に、新しく同期状態になるだめの引
込み時間を要する。従って、同期方式としてＰＩ、Ｍｌ
。
ｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ）方式を採用した
場合、毎回の受信時に、新しく同期状態になるだめの引
込み時間を要する。従って、同期方式としてＰＩ、Ｍｌ
。
方式を用いるのは不適当であり、ジッタの抑制かされな
いので、信号の減衰量は大きくとれず長距離の情報伝送
が不可能となる。また信号の許容減衰量が小さいという
ことは信号減衰量の周波数特性から周波数すなわち伝送
速度も制限されてしまう。
いので、信号の減衰量は大きくとれず長距離の情報伝送
が不可能となる。また信号の許容減衰量が小さいという
ことは信号減衰量の周波数特性から周波数すなわち伝送
速度も制限されてしまう。
第２図は、従来から知られているループ方式と呼ばれる
情報伝送システムの伝送路構成を示している。このシス
テムは、１台のマスターステーショア １ 、！： 複
数台のローカルステーション３をループ状の共通バス２
で接続する。マスターステーション１かも共通バス２を
介して伝送されるデータは、四−カルステーション３に
いったん取り込まれ、中継増幅をして次のローカルステ
ーション３へ伝送されるものである。またこのループ方
式においては、共通パス２上を流れるデータは単一方向
であり、かつ伝送路の距離はループの一周と常に決まっ
ているため、周期状態になるだめの引込みの時間を必要
としない、この様な事がらループ方式において１ま、Ｐ
ＬＬ方式の採用が可能であり、伝送距離も長く取る事が
でき、伝送速度も高速とする事が出来る。しかし、ルー
プ方式は、各ローカルステーション３ごとに中継増幅を
してデータの伝送なするので、１台のローカルステーシ
ョン３のダウンがシステムのダウンにまで至る。すなわ
ち、ループ方式においては信頼性が低い。
情報伝送システムの伝送路構成を示している。このシス
テムは、１台のマスターステーショア １ 、！： 複
数台のローカルステーション３をループ状の共通バス２
で接続する。マスターステーション１かも共通バス２を
介して伝送されるデータは、四−カルステーション３に
いったん取り込まれ、中継増幅をして次のローカルステ
ーション３へ伝送されるものである。またこのループ方
式においては、共通パス２上を流れるデータは単一方向
であり、かつ伝送路の距離はループの一周と常に決まっ
ているため、周期状態になるだめの引込みの時間を必要
としない、この様な事がらループ方式において１ま、Ｐ
ＬＬ方式の採用が可能であり、伝送距離も長く取る事が
でき、伝送速度も高速とする事が出来る。しかし、ルー
プ方式は、各ローカルステーション３ごとに中継増幅を
してデータの伝送なするので、１台のローカルステーシ
ョン３のダウンがシステムのダウンにまで至る。すなわ
ち、ループ方式においては信頼性が低い。
パーティライン方式およびループ方式では、第３図のよ
うな内部同期方式で同期をとるのが一般的である。内部
同期方式とは受信信号４を受は取るとそこからクロック
成分抽出回路５により同期クロック６を抽出し、サンプ
リング部７にてそのクロックで受信データ８を取り込む
ものである。
うな内部同期方式で同期をとるのが一般的である。内部
同期方式とは受信信号４を受は取るとそこからクロック
成分抽出回路５により同期クロック６を抽出し、サンプ
リング部７にてそのクロックで受信データ８を取り込む
ものである。
第４図にはＰＬＬ同期方式を示すが、ＰＬＬとは位相比
較器９、ルーズフィルタ１０、■Ｃ０１１、（Ｖｏｌｔ
ａｇｅ Ｃｏｎｔｒｏｌ ｌｅｄ □ｓｃｉ １ｌａｔ
ｏｒ ）で構成され位相差に比例した周波数で周期クロ
ック６を発生する様な動作をするものである。
較器９、ルーズフィルタ１０、■Ｃ０１１、（Ｖｏｌｔ
ａｇｅ Ｃｏｎｔｒｏｌ ｌｅｄ □ｓｃｉ １ｌａｔ
ｏｒ ）で構成され位相差に比例した周波数で周期クロ
ック６を発生する様な動作をするものである。
本発明の目的は、上記従来技術の欠点を解消し長距離高
速伝送を可能とし信頼度の高い情報伝送システムを提供
することにある。
速伝送を可能とし信頼度の高い情報伝送システムを提供
することにある。
本発明の特徴は、共通バス２としてパーティライン状に
結合する指令ライン、応答ライン、応答クロックライン
の３丙線を設はデータ伝送方向を単一方向とし常に一定
の基準クロックで応答データを送出し、ＰＬＬ周期方式
によりデータの受信をすることにより、高信頼度かつ長
距離高速伝送を実現し、前述のパーティライン方式及び
ループ方式の欠点を解消するものである。
結合する指令ライン、応答ライン、応答クロックライン
の３丙線を設はデータ伝送方向を単一方向とし常に一定
の基準クロックで応答データを送出し、ＰＬＬ周期方式
によりデータの受信をすることにより、高信頼度かつ長
距離高速伝送を実現し、前述のパーティライン方式及び
ループ方式の欠点を解消するものである。
第５図に、本発明の好適な一実施例を示す。
システムは、１台のマスターステーション１、複数台の
ローカルステージ官ン３Ａ、３Ｂ・・・３Ｎ。
ローカルステージ官ン３Ａ、３Ｂ・・・３Ｎ。
マスターステーション１からの各ローカルステーション
へのデータ専用の指令ライン１２、各ローカルステーシ
ョンからマスターステーション１のデータ専用の応答ラ
イン１３及び応答データの基準り一ロツク専用の応答ク
ロックライン１４とから構成される。
へのデータ専用の指令ライン１２、各ローカルステーシ
ョンからマスターステーション１のデータ専用の応答ラ
イン１３及び応答データの基準り一ロツク専用の応答ク
ロックライン１４とから構成される。
次に本発明の一実施例における動作を説明する。
ローカルステーション３Ｎから、応答クロック２７が応
答クロックライン１４へ発せられていると、ローカルス
テーション３Ｎはもとより、他のローカルステーション
３Ａ、３Ｂ、・・・、（３Ｎ−１＞及びマスターステー
ジぢン１もその応答クロック２７を取り込んでいるので
、各ローカルステーションから送出される応答データは
全て応答クロック２７に同期して送出される。またマス
ターステーション１では、応答データが応答クロック２
７に同期して受信されるので同期引込みに要する時間が
システム立上げ時のみで、受信毎に同期をとシ直すこと
は不要となり、ＰＬＬ同期方式の適用が可能で長距離高
速伝送を実現できる。
答クロックライン１４へ発せられていると、ローカルス
テーション３Ｎはもとより、他のローカルステーション
３Ａ、３Ｂ、・・・、（３Ｎ−１＞及びマスターステー
ジぢン１もその応答クロック２７を取り込んでいるので
、各ローカルステーションから送出される応答データは
全て応答クロック２７に同期して送出される。またマス
ターステーション１では、応答データが応答クロック２
７に同期して受信されるので同期引込みに要する時間が
システム立上げ時のみで、受信毎に同期をとシ直すこと
は不要となり、ＰＬＬ同期方式の適用が可能で長距離高
速伝送を実現できる。
マスターステーション１からローカルステーションの指
令データも応答クロック２７に同期して各マスターステ
ーション１から送出され、同様にしてローカルステーシ
ョンで受信され石。
令データも応答クロック２７に同期して各マスターステ
ーション１から送出され、同様にしてローカルステーシ
ョンで受信され石。
各ローカルステーション３の構成を第６図に、マスター
ステーション１の構成を第７図に示す。
ステーション１の構成を第７図に示す。
ローカルステーション３は、プロセッサ部２１、信号入
出力部２２、メモリ部２４、伝送部３０から構成される
。
出力部２２、メモリ部２４、伝送部３０から構成される
。
マスターステーション１からの指令データは次の様にし
て受信される。指令データは、指令ライン１２を介して
ローカルステーション３内の伝送部３０へ入り受信部１
６へと達するが、ＰＬＬＩ ５にてジッタの抑制、位相
の同期によυ抽出された受信クロック３１に同期して取
込まれる。この指令データは、データバッファ１７を介
して伝送部内部バス２５へ達し、メモリ部２４へ格納さ
れる。
て受信される。指令データは、指令ライン１２を介して
ローカルステーション３内の伝送部３０へ入り受信部１
６へと達するが、ＰＬＬＩ ５にてジッタの抑制、位相
の同期によυ抽出された受信クロック３１に同期して取
込まれる。この指令データは、データバッファ１７を介
して伝送部内部バス２５へ達し、メモリ部２４へ格納さ
れる。
まだ、ローカルステーション３がらの応答データは、次
の様にして送信される。応答データは、メモリ部２４よ
り伝送部内部バス２５、データバッファ１７を介し送信
部１８から応答ライン１３へ送信される。その際、応答
クロヅクライン１４より♂答りロック２７を取込み、Ｐ
ＬＩＪ１５により送信クロック３２を抽出してこの送信
クロック３２に同期させて応答データは送信される。
の様にして送信される。応答データは、メモリ部２４よ
り伝送部内部バス２５、データバッファ１７を介し送信
部１８から応答ライン１３へ送信される。その際、応答
クロヅクライン１４より♂答りロック２７を取込み、Ｐ
ＬＩＪ１５により送信クロック３２を抽出してこの送信
クロック３２に同期させて応答データは送信される。
一方、マスターステーション１は、メインプロセッサ部
３３、メインメモリ部３４、伝送部３５かも構成される
。ローカルステーション３からの応答データは、次の様
にして受信される。応答データは、応答ライン１３を介
してマスターステーション１内の伝送部３５の受信部３
６へ入力される。応答データは、応答クロックライン１
４よりＰＬＬ３７にて抽出したクロックに同期して受信
され、データバッファ３８を介し伝送部内部バス３９に
達する。また、ローカルステーション３への指令データ
は、メインメモリ部３４より伝送部内部バス３９、デー
タバッファ３８を介し送信部４０から指令ライン１２へ
送信ふれる。
３３、メインメモリ部３４、伝送部３５かも構成される
。ローカルステーション３からの応答データは、次の様
にして受信される。応答データは、応答ライン１３を介
してマスターステーション１内の伝送部３５の受信部３
６へ入力される。応答データは、応答クロックライン１
４よりＰＬＬ３７にて抽出したクロックに同期して受信
され、データバッファ３８を介し伝送部内部バス３９に
達する。また、ローカルステーション３への指令データ
は、メインメモリ部３４より伝送部内部バス３９、デー
タバッファ３８を介し送信部４０から指令ライン１２へ
送信ふれる。
応答クロック発生動作は、次の様に行われる。
まず、応答クロック２７を発生させるべき特定のローカ
ルステーション３に対してマスターステーション１から
応答クロック発生信号を送信する。
ルステーション３に対してマスターステーション１から
応答クロック発生信号を送信する。
該当スるローカルステーション３は、その応答クロック
発生信号を受信すると、プロセッサ部２１の処理により
応答クロック発生局フリップフロップ２０の出力をＯＮ
にする。また応答クロック送出部１９は常にクロックを
発信しているので、この２つの信号を論理積回路４１に
取込む。論理積回路４１は、応答クロック発生局フリッ
プフロップ２０出力がＯＮになっている時にのみ、応答
クロック２７を送信する。まだ、上記の応答クロツク２
７信号は、７スターステーシヨン１によって次の様にし
て監視されている。応答クロックラインｘ４に接ｆｉし
ているマスターステーション１内のクロック監視部２６
が応答クロック２７の有無を監視し、ローカルステーシ
ョンダウン等で応答クロック２７が喪失されれば、その
情報がメインプロセッサ部３３に送られ、ダウンしてい
ない別のローカルステーション３に対して応答クロック
発生信号が送信されることとなる。従って、応答クロツ
ク２７信号が再生されシステムの復旧力可能となる。そ
のクロック監視部２６のクロック喪失検出原理を第８図
に示す。クロック監視部２６には応答クロック２７より
も長い周期のリトリガブルワンショット出力を備え、一
度、応答クロック２７を取り込めば応答クロック２７が
喪失しない限り、リトリガブルワンショット出力２８は
、応答クロック２７を受けとる毎に引き延ばされる。こ
の原理を利用して応答クロック２７の喪失を監視してい
る。
発生信号を受信すると、プロセッサ部２１の処理により
応答クロック発生局フリップフロップ２０の出力をＯＮ
にする。また応答クロック送出部１９は常にクロックを
発信しているので、この２つの信号を論理積回路４１に
取込む。論理積回路４１は、応答クロック発生局フリッ
プフロップ２０出力がＯＮになっている時にのみ、応答
クロック２７を送信する。まだ、上記の応答クロツク２
７信号は、７スターステーシヨン１によって次の様にし
て監視されている。応答クロックラインｘ４に接ｆｉし
ているマスターステーション１内のクロック監視部２６
が応答クロック２７の有無を監視し、ローカルステーシ
ョンダウン等で応答クロック２７が喪失されれば、その
情報がメインプロセッサ部３３に送られ、ダウンしてい
ない別のローカルステーション３に対して応答クロック
発生信号が送信されることとなる。従って、応答クロツ
ク２７信号が再生されシステムの復旧力可能となる。そ
のクロック監視部２６のクロック喪失検出原理を第８図
に示す。クロック監視部２６には応答クロック２７より
も長い周期のリトリガブルワンショット出力を備え、一
度、応答クロック２７を取り込めば応答クロック２７が
喪失しない限り、リトリガブルワンショット出力２８は
、応答クロック２７を受けとる毎に引き延ばされる。こ
の原理を利用して応答クロック２７の喪失を監視してい
る。
以上のように、本発明の一実施例によれば、従来相反し
てい九ＰＬＬ同期方式とパーティライン伝送路構成方式
を両立し、高信頼度、高速、長距離の伝送が実現できる
。
てい九ＰＬＬ同期方式とパーティライン伝送路構成方式
を両立し、高信頼度、高速、長距離の伝送が実現できる
。
第９図に本発明の他の実施例を示す。このシステムは、
１台のマスターステーション１、複数台のローカルステ
ーション３、マスターステーション１からローカルステ
ーシコン３への指令光伝送ライン４２、ローカルステー
ション３がらマスターステーション１への応答光伝送ラ
イン４３、応答クロック光伝送ライン４４、光分岐２９
とがらナリ、マスターステーション１及びローカルステ
ーション３内の構成は前述の第６図および第７図と同じ
である。システムの動作も、マスターステーション１の
受信時にはｊＵ答ジクロツク２フ同期させて受信し、ロ
ーカルステーション３の受信時には受信信号から受信ク
ロックをＰＬＬで抽出しそのクロックで受信する。また
、応答信号送信時には、応答クロックに同期させて送信
する。マスターステーション１では、応答クロック２７
の喪失監視も同様に行っている。このように伝送路に光
ファイバを用いることにより同等機能を有し、耐ノイズ
性に浸れた伝送システムを実現できる。
１台のマスターステーション１、複数台のローカルステ
ーション３、マスターステーション１からローカルステ
ーシコン３への指令光伝送ライン４２、ローカルステー
ション３がらマスターステーション１への応答光伝送ラ
イン４３、応答クロック光伝送ライン４４、光分岐２９
とがらナリ、マスターステーション１及びローカルステ
ーション３内の構成は前述の第６図および第７図と同じ
である。システムの動作も、マスターステーション１の
受信時にはｊＵ答ジクロツク２フ同期させて受信し、ロ
ーカルステーション３の受信時には受信信号から受信ク
ロックをＰＬＬで抽出しそのクロックで受信する。また
、応答信号送信時には、応答クロックに同期させて送信
する。マスターステーション１では、応答クロック２７
の喪失監視も同様に行っている。このように伝送路に光
ファイバを用いることにより同等機能を有し、耐ノイズ
性に浸れた伝送システムを実現できる。
以上に述べた如く本発明によれば、パーティライン方式
をとる伝送路構成においてＰＬＬ同期方式を用いる事が
出来るため、長距離高速伝送が可能となる。また他の特
徴によれば、１台のロー・カルステーション３のダウン
がシステムのダウンに波及することのない信頼度の高い
システムを構成でき、例えば原子カプラント等の計測制
御システムの信号伝送に用いれば大きな効果がある。
をとる伝送路構成においてＰＬＬ同期方式を用いる事が
出来るため、長距離高速伝送が可能となる。また他の特
徴によれば、１台のロー・カルステーション３のダウン
がシステムのダウンに波及することのない信頼度の高い
システムを構成でき、例えば原子カプラント等の計測制
御システムの信号伝送に用いれば大きな効果がある。
第１図は従来のパーティライン方式の信号伝送システム
の系統図、第２図は従来のループ方式による信号伝送シ
ステムの系統図、第３図は内部同期方式の系統図、第４
図はＰＬＬ同期方式の系統図、第５図は本発明の信号伝
送システムの系統図、第６図は第５図に示すローカルス
テーションの構成図、第７図は第５図に示すマスタース
テーションの構成図、第８図は応答クロック喪失検出原
理の説明図、第９図は本発明の他の実施例の系統図であ
る。 １・・・マスターステーション、２・・・共通バス、３
・・・ローカルステーション、４用受信信号、５…クロ
ック成分抽出回路、６・・・同期クロック、７・・・サ
ンプリング部、８・・・受信データ、９・・・位相比較
、１０・・・ループフィルタ、１１・・・電圧制御発振
器、１２・・・指令ライン、１３・・・応答ライン、１
４・・・応答クロックライン、１５・・・位相同期ルー
プ（ＰＬＬ）、１６・・・受信部、１７・・・データバ
ッファ、１８・・・送信部、１９・・・応答クロック送
出部、２ｏ・・・応答クロック発生局フリップフロップ
、２１・・・プロセッサ部、２２・・・入出力部、２３
・・・プロセッサバス、２４・・・メモリ、２５・・・
伝送部内部バス、２６・・・クロック監視部、２７・・
・応答クロック、２８・・・リトリガブルワンショット
出力、２９・・・光分岐器、３０・・・伝送部、３２・
・・送信クロック、３３・・・メインプロセッサ部、３
４・・・メインメモリ部、３５・・・伝送部、３６・・
・受信部、３７・・・ＰＬＩ、３Ｂ・・・データバッフ
ァ、３９・・・伝送部内部バス、４ｏ・・・送信部、４
１・・・論理積回路、４２・・・指令光伝送ライン、４
３・・・応変光伝送ライン、４４・・・応答クロッ側１
図 ２ 躬２図 第３０ グ 妙Ｉ−図
の系統図、第２図は従来のループ方式による信号伝送シ
ステムの系統図、第３図は内部同期方式の系統図、第４
図はＰＬＬ同期方式の系統図、第５図は本発明の信号伝
送システムの系統図、第６図は第５図に示すローカルス
テーションの構成図、第７図は第５図に示すマスタース
テーションの構成図、第８図は応答クロック喪失検出原
理の説明図、第９図は本発明の他の実施例の系統図であ
る。 １・・・マスターステーション、２・・・共通バス、３
・・・ローカルステーション、４用受信信号、５…クロ
ック成分抽出回路、６・・・同期クロック、７・・・サ
ンプリング部、８・・・受信データ、９・・・位相比較
、１０・・・ループフィルタ、１１・・・電圧制御発振
器、１２・・・指令ライン、１３・・・応答ライン、１
４・・・応答クロックライン、１５・・・位相同期ルー
プ（ＰＬＬ）、１６・・・受信部、１７・・・データバ
ッファ、１８・・・送信部、１９・・・応答クロック送
出部、２ｏ・・・応答クロック発生局フリップフロップ
、２１・・・プロセッサ部、２２・・・入出力部、２３
・・・プロセッサバス、２４・・・メモリ、２５・・・
伝送部内部バス、２６・・・クロック監視部、２７・・
・応答クロック、２８・・・リトリガブルワンショット
出力、２９・・・光分岐器、３０・・・伝送部、３２・
・・送信クロック、３３・・・メインプロセッサ部、３
４・・・メインメモリ部、３５・・・伝送部、３６・・
・受信部、３７・・・ＰＬＩ、３Ｂ・・・データバッフ
ァ、３９・・・伝送部内部バス、４ｏ・・・送信部、４
１・・・論理積回路、４２・・・指令光伝送ライン、４
３・・・応変光伝送ライン、４４・・・応答クロッ側１
図 ２ 躬２図 第３０ グ 妙Ｉ−図
Claims (1)
- 【特許請求の範囲】 １６複数の子局と、前記子局を統括する親局と、前記子
局と前記親局を連絡する信号伝送路とからなる信号伝送
システムにおいて、前記子局に基準クロック発生手段を
設け、前記信号伝送路が、前記親局から前記子局への指
令信号専用伝送路、前記子局から前記親局への応答信号
専用伝送路および前記子局から前記親局への基準クロッ
ク専用伝送路であり、前記親局に前記基準クロックの受
信部を設け、前記子局に他の子局から発信される前記基
準クロックの受信部を設けることを特徴とする信号伝送
システム。 ２、複数の子局と、前記子局を統括する親局と、前記子
局左前記親局を連絡する信号伝送路とからなる信号伝送
システムにおいて、前記子局に基準りＵツク発生手段を
設け、前記信号伝送路が、前記親局から前記子局への指
令信号専用伝送路、前記子局から前記親局への応答信号
専用伝送路および前記子局から前記親局への基準クロッ
ク専用伝送路であり、前記親局に前記基準クロックの受
信部を設け、前記子局に他の子局から発信される前記基
準クロックの受信部を設け、前記親局に、前記基準クロ
ックの喪失を検出した時に、他の前記子局に基準クロッ
クを発信させる手段を設けたことを特徴とする信号伝送
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097689A JPS58215144A (ja) | 1982-06-09 | 1982-06-09 | 信号伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097689A JPS58215144A (ja) | 1982-06-09 | 1982-06-09 | 信号伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58215144A true JPS58215144A (ja) | 1983-12-14 |
Family
ID=14198921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097689A Pending JPS58215144A (ja) | 1982-06-09 | 1982-06-09 | 信号伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236237A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | クロツク供給方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336107A (en) * | 1976-09-16 | 1978-04-04 | Fujitsu Ltd | Group polling circuit connection system |
| JPS5729124A (en) * | 1980-07-30 | 1982-02-17 | Hitachi Ltd | Data transfer system by parallel bus |
-
1982
- 1982-06-09 JP JP57097689A patent/JPS58215144A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336107A (en) * | 1976-09-16 | 1978-04-04 | Fujitsu Ltd | Group polling circuit connection system |
| JPS5729124A (en) * | 1980-07-30 | 1982-02-17 | Hitachi Ltd | Data transfer system by parallel bus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236237A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | クロツク供給方式 |
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