JPS5821355A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5821355A JPS5821355A JP11882181A JP11882181A JPS5821355A JP S5821355 A JPS5821355 A JP S5821355A JP 11882181 A JP11882181 A JP 11882181A JP 11882181 A JP11882181 A JP 11882181A JP S5821355 A JPS5821355 A JP S5821355A
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- Japan
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- polycrystalline silicon
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- etching
- contact
- contact hole
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかが抄、とくに２層以上の多結晶
シリコン層を配線もしくは、ゲート電極。
シリコン層を配線もしくは、ゲート電極。
抵抗、容量等に用い九半導体装置の多結晶シリコ７間の
接続構造もしくは多結晶シリコンからの電極の取り出し
位置構造に関するものである。
接続構造もしくは多結晶シリコンからの電極の取り出し
位置構造に関するものである。
近年、半導体装置が高密度化、高速度化が要求され、そ
れらを実現する為に、多結晶シリコンを多層に用いる技
術が利用されている。
れらを実現する為に、多結晶シリコンを多層に用いる技
術が利用されている。
例えば、多結晶シリコン層を積極的に用いているＮ−チ
ャンネルシリコンゲーＦＭＯＢ型ダイナミ、りＲＡＭ等
では、容量部分に１層目の多結晶シリコン層を用い、ゲ
ート電極及び配線として２層目の多結晶シリコン層を用
い、更に配線の自由度を得てチダプ面積の縮少化を計る
為に、３層目の多結晶シリコン層を配線として用いると
いった多結晶シリコン層の３層構造も考えられている。
ャンネルシリコンゲーＦＭＯＢ型ダイナミ、りＲＡＭ等
では、容量部分に１層目の多結晶シリコン層を用い、ゲ
ート電極及び配線として２層目の多結晶シリコン層を用
い、更に配線の自由度を得てチダプ面積の縮少化を計る
為に、３層目の多結晶シリコン層を配線として用いると
いった多結晶シリコン層の３層構造も考えられている。
また、 Ｃ１Ｃ，Ｄデバイスでも、電荷の搬送に２層の
多結晶シリコ／を用い、ゲート電極及び配線に３層目の
多結晶シリス／層を用いるといった３層多結晶シリコン
構造が用いられている。
多結晶シリコ／を用い、ゲート電極及び配線に３層目の
多結晶シリス／層を用いるといった３層多結晶シリコン
構造が用いられている。
現在、一般に使用されているＮ−チャンネルシリコンゲ
ート型ＭＯ８デバイスでは、容量、抵抗、と、−ズ等に
多結晶シリコン層を２層以上に用いることはもはや常識
となってきている。本発明は、これら多結晶シリコン層
を多層に用いる場合の°コンタクトホールの敗る位置に
関するものである。
ート型ＭＯ８デバイスでは、容量、抵抗、と、−ズ等に
多結晶シリコン層を２層以上に用いることはもはや常識
となってきている。本発明は、これら多結晶シリコン層
を多層に用いる場合の°コンタクトホールの敗る位置に
関するものである。
従来の多結晶シリコン層を多層に用いている半導体装置
の製法及び構造について第１図を参照しながら説明する
。
の製法及び構造について第１図を参照しながら説明する
。
Ｓｉ半導体基板上に熱酸化もしくは、気相成長等により
形成した絶縁物ｌ及び１’（１’の部分は。
形成した絶縁物ｌ及び１’（１’の部分は。
通常の７オトエヅチ／グ工程を用いて選択的にエツチン
グを行い、１′の部分の絶縁物を除去した後。
グを行い、１′の部分の絶縁物を除去した後。
再度、薄い絶縁物を形成し先部分である。）上に多結晶
シリコ／層を成長させ通常のフォトエツチング工程を経
て、１層目の多結晶シリコン層２のパターンを形成する
。次に、多結晶シリコン層２を熱酸化するか、もしくは
、気相成長によって絶縁物３を形成した後、１層目の多
結晶シリコン層２からの電極引出しの為、絶縁４Ｉｙ３
の１１１１に通常のフォトエツチング工程を行い、１層
目の多結晶シリコンの電極引出し用コンタクトホール５
を形成する。つづいて、２層目の多結晶シリコンを成長
させ、再び通常のフォトエツチング工程を経て、２層目
の多結晶シリコン層４のパターンを形成する。これら１
層目及び２層目の多結晶シリコンへの不純物のドープは
、一般には、多結晶シリコンを成長させ喪後で、熱拡散
により、硼素、又は燐等の不純物をドープしているが、
不純物をドープした多結晶シリコ／を気相成長でも形成
できる。
シリコ／層を成長させ通常のフォトエツチング工程を経
て、１層目の多結晶シリコン層２のパターンを形成する
。次に、多結晶シリコン層２を熱酸化するか、もしくは
、気相成長によって絶縁物３を形成した後、１層目の多
結晶シリコン層２からの電極引出しの為、絶縁４Ｉｙ３
の１１１１に通常のフォトエツチング工程を行い、１層
目の多結晶シリコンの電極引出し用コンタクトホール５
を形成する。つづいて、２層目の多結晶シリコンを成長
させ、再び通常のフォトエツチング工程を経て、２層目
の多結晶シリコン層４のパターンを形成する。これら１
層目及び２層目の多結晶シリコンへの不純物のドープは
、一般には、多結晶シリコンを成長させ喪後で、熱拡散
により、硼素、又は燐等の不純物をドープしているが、
不純物をドープした多結晶シリコ／を気相成長でも形成
できる。
この時、拡散層１０の形成は、多結晶クリコツ層に熱拡
散によって不純物をドープする際に、同時に拡散層ｌＯ
を形成することもできるが、パターンの高密度化に伴い
、拡散層の深さも浅くする必要があ抄、一般には、多結
晶シリコン層のパターン形成が終了した後、砒素のイオ
ン注入によ抄浅い拡散層ｌＯを形成している。
散によって不純物をドープする際に、同時に拡散層ｌＯ
を形成することもできるが、パターンの高密度化に伴い
、拡散層の深さも浅くする必要があ抄、一般には、多結
晶シリコン層のパターン形成が終了した後、砒素のイオ
ン注入によ抄浅い拡散層ｌＯを形成している。
多結晶シリコ／層４のパターン形成が終了し。
浅い拡散層ｌＯの形成を終えてから、多結晶シリコン層
４を熱酸化するか、もしく＃ｉ、気相成長により、 Ｐ
、８．Ｇ膜を成長させ、多結晶シリコン段部や形状をＰ
、８．Ｇにより滑らかＫする熱酸化を行って絶縁膜８を
形成する。次に、絶縁物８の一１１ＳＫ、配線電極に接
続する為のコンタクトホールを通常のフォトエツチング
工程を用いて選択的に開孔し、コンタクトホール７およ
び９を形成する。
４を熱酸化するか、もしく＃ｉ、気相成長により、 Ｐ
、８．Ｇ膜を成長させ、多結晶シリコン段部や形状をＰ
、８．Ｇにより滑らかＫする熱酸化を行って絶縁膜８を
形成する。次に、絶縁物８の一１１ＳＫ、配線電極に接
続する為のコンタクトホールを通常のフォトエツチング
工程を用いて選択的に開孔し、コンタクトホール７およ
び９を形成する。
この後、アルミニウム（ＡＩり電極（浅い拡散層の場合
では、一般にＡ／／８ｊ電極を用いる）のパターン６を
通常のフォトエツチング工程を用いて形成し、２層の多
結晶シリコン層を有する半導体装置の完成となる。
では、一般にＡ／／８ｊ電極を用いる）のパターン６を
通常のフォトエツチング工程を用いて形成し、２層の多
結晶シリコン層を有する半導体装置の完成となる。
この従来法では、２層月の多結晶シリコ／層４からムを
電極６へのコンタクトホール７は、１層目の多結晶シリ
コン２と２層目の多結晶シリコン層４の導通を取ってい
る＝ｒ／タクトホール５の直上に形成していた。しかし
、？−の従来法では、コンタクトホールの形成に問題が
生ずることが解った。つまり、多結晶シリコン層４とＡ
Ｉ！電極６との関に形成する絶縁物８は−、前述したよ
うに、通常は、６〜ｉｏｗｔ％程度の燐を含んだ酸化膜
（Ｐ。
電極６へのコンタクトホール７は、１層目の多結晶シリ
コン２と２層目の多結晶シリコン層４の導通を取ってい
る＝ｒ／タクトホール５の直上に形成していた。しかし
、？−の従来法では、コンタクトホールの形成に問題が
生ずることが解った。つまり、多結晶シリコン層４とＡ
Ｉ！電極６との関に形成する絶縁物８は−、前述したよ
うに、通常は、６〜ｉｏｗｔ％程度の燐を含んだ酸化膜
（Ｐ。
Ｓ、 ａ ）を形成したのち、熱酸化を行い、Ｐ、８．
Ｇ。
Ｇ。
の流動性を利用して、多結晶シリコン段部の形状を滑ら
かにし、ムｌ電極配線の形成を容易にしている。しかし
、この時多結晶７リコン層と多結晶シリコ／層の導通を
取る為に、多結晶シリコン層が互いに接続しているコン
タクトホール５の部分忙成長する酸化膜厚は、絶縁物上
に形成しぇ多結晶シリコン層上に成長する酸化膜厚に比
べ約１．５〜２．５倍厚くなる。第３図にその様子を示
してあ傘嗜る。第３図では、燐をドープした多結晶シリ
コンを熱酸化した場合、酸化時間に対して、多結晶シリ
コン層と多結晶シリコン層が２層に重なっ先部分に成長
する酸化膜厚（Ｔｏｘｐｐ ）と多結晶シリコン層が重
なっていない部分に成長する酸化膜（Ｔｏｘｐ ） （
Ｄ比を９０００及びｔｏｏｏＤＫ”ついて示し九もので
ある。さらＶｃ、多結晶シリコ／層と多結晶シリコン層
が重なり先部分に成長する酸化膜厚と砒素をイオン注入
し九拡散層上に成長する酸化膜厚の比について同様のデ
ータを調べたが、この場合、その比は１．４〜２．３倍
であった。伺れＫせよ、多結晶シリコ／層と多結晶シリ
コン層が重なった部分ＫＦｉ、厚く酸化膜が成長する。
かにし、ムｌ電極配線の形成を容易にしている。しかし
、この時多結晶７リコン層と多結晶シリコ／層の導通を
取る為に、多結晶シリコン層が互いに接続しているコン
タクトホール５の部分忙成長する酸化膜厚は、絶縁物上
に形成しぇ多結晶シリコン層上に成長する酸化膜厚に比
べ約１．５〜２．５倍厚くなる。第３図にその様子を示
してあ傘嗜る。第３図では、燐をドープした多結晶シリ
コンを熱酸化した場合、酸化時間に対して、多結晶シリ
コン層と多結晶シリコン層が２層に重なっ先部分に成長
する酸化膜厚（Ｔｏｘｐｐ ）と多結晶シリコン層が重
なっていない部分に成長する酸化膜（Ｔｏｘｐ ） （
Ｄ比を９０００及びｔｏｏｏＤＫ”ついて示し九もので
ある。さらＶｃ、多結晶シリコ／層と多結晶シリコン層
が重なり先部分に成長する酸化膜厚と砒素をイオン注入
し九拡散層上に成長する酸化膜厚の比について同様のデ
ータを調べたが、この場合、その比は１．４〜２．３倍
であった。伺れＫせよ、多結晶シリコ／層と多結晶シリ
コン層が重なった部分ＫＦｉ、厚く酸化膜が成長する。
従って通常のフォトエツチング工程を用いて多結晶シリ
コツ層上にコンタク、トホールを開孔する場合、多結晶
シリコ／層が重なった部分に開孔するコンタクトホール
は、他の多結晶シリコ／層が重なっていない部分、及び
拡散層上に開孔する：１／タクトホールに比べ、エツチ
ング時間が１．５倍以上にな抄多結晶シリコン層が重な
っていない部分及び拡散層上のコンタクトホールは、オ
ーバー、エッチされ、微細加工に適さな゛い。特に、超
し８Ｉ等圧なると、コンタクトホールの開孔に１通常、
ドライエッチ／グ技術を用いるが、この場合、酸化膜と
７リコ／の選択比（酸化膜とシリコ／のエッチ／ゲスピ
ードの比）が小さいので（一般には、酸化膜／シリコ７
”Ｑ１０〜７）、多結晶シリコ／層が重なった部分を開
孔する為に１．５倍以上のオーバーエッチを行うことに
よ−、拡散層自身のシリコンまでがエツチングされてし
まいジャ／クシ冒ン耐圧の劣化、及びリーク電流め増大
をもたらすという欠点があった。このことにより、ダイ
ナきツクな動作をするＲＡＭ等では、データをホールド
することができなく、著しく歩留を低下させる原因であ
った。
コツ層上にコンタク、トホールを開孔する場合、多結晶
シリコ／層が重なった部分に開孔するコンタクトホール
は、他の多結晶シリコ／層が重なっていない部分、及び
拡散層上に開孔する：１／タクトホールに比べ、エツチ
ング時間が１．５倍以上にな抄多結晶シリコン層が重な
っていない部分及び拡散層上のコンタクトホールは、オ
ーバー、エッチされ、微細加工に適さな゛い。特に、超
し８Ｉ等圧なると、コンタクトホールの開孔に１通常、
ドライエッチ／グ技術を用いるが、この場合、酸化膜と
７リコ／の選択比（酸化膜とシリコ／のエッチ／ゲスピ
ードの比）が小さいので（一般には、酸化膜／シリコ７
”Ｑ１０〜７）、多結晶シリコ／層が重なった部分を開
孔する為に１．５倍以上のオーバーエッチを行うことに
よ−、拡散層自身のシリコンまでがエツチングされてし
まいジャ／クシ冒ン耐圧の劣化、及びリーク電流め増大
をもたらすという欠点があった。このことにより、ダイ
ナきツクな動作をするＲＡＭ等では、データをホールド
することができなく、著しく歩留を低下させる原因であ
った。
本発明は、前述した欠点を解決し、良好で安定した特性
が得られ、また微細化に適し九構造を提供することＫあ
る。
が得られ、また微細化に適し九構造を提供することＫあ
る。
つまり１本発明によれば、コ／り′タトホールのオーバ
ーエッチや、拡散層自身がエツチングされてしまうこと
なしに、コンタクトホールを開孔できる構造である。
ーエッチや、拡散層自身がエツチングされてしまうこと
なしに、コンタクトホールを開孔できる構造である。
本発明の特徴は２層以上の多結晶シリコン層を用いる半
導体装置において多結晶シリコ／層から電気的に導通を
取る為に、多結晶シリコ／層を互に接続する場合、′も
しくは、金属電極と接続する場合、多結晶シリコ／層か
らの電気的接続を行うコンタクトホールの位置が、その
下層の多結晶シリコン層との電気的接続を行うコンタク
トホールの位置と異る位置にある半導体装置である。
導体装置において多結晶シリコ／層から電気的に導通を
取る為に、多結晶シリコ／層を互に接続する場合、′も
しくは、金属電極と接続する場合、多結晶シリコ／層か
らの電気的接続を行うコンタクトホールの位置が、その
下層の多結晶シリコン層との電気的接続を行うコンタク
トホールの位置と異る位置にある半導体装置である。
以下１本発明による実施例について、第２図を参照しな
がら説明する。
がら説明する。
＋１１ ｓｔ基板上に５ｏｏｃ−ｉｉｏｏｃの温度で
。
。
０．８〜１．２μ程度の熱酸化膜ｌを形成する。
（２） ゲート部、もしくは容量部を形成する１′の
部分の酸化膜を通常のフォトエツチング技術を用いて選
択的に除去し、薄い酸化膜１′を形成する。
部分の酸化膜を通常のフォトエツチング技術を用いて選
択的に除去し、薄い酸化膜１′を形成する。
（３）多結晶シリコン層を気相成長法で０．４〜０．６
μ程度、全面に形成し、９００℃〜ｘｏｏｏｃの温度で
熱拡散により隣をドープする。
μ程度、全面に形成し、９００℃〜ｘｏｏｏｃの温度で
熱拡散により隣をドープする。
（４）１層目の多結晶シリコン層２のパター／を通常の
フォトエツチング技術を用いて形成する。
フォトエツチング技術を用いて形成する。
この場合、多結晶シリコ／層のエツチングはノ（ター／
精度向上の為、 ＣＦ、等のガスでプラズマエツチング
によ抄行う。
精度向上の為、 ＣＦ、等のガスでプラズマエツチング
によ抄行う。
（５）多結晶シリコン層２を熱酸化するか、もしくは、
気相成長法によって層間の絶縁酸化膜３を０．３〜０．
６μ形成する。
気相成長法によって層間の絶縁酸化膜３を０．３〜０．
６μ形成する。
（６）酸化１１［３上に１層目の多結晶シリコン２から
の導通な取る為のコンタクトホール５を通常のフォトエ
ツチング技術を用いて開孔する。
の導通な取る為のコンタクトホール５を通常のフォトエ
ツチング技術を用いて開孔する。
（７）前記（３１項と同じように、多結晶シリコン層を
気相成長法で、０．４〜０．６μ程度、全面に形成し。
気相成長法で、０．４〜０．６μ程度、全面に形成し。
９０００−ｔｏｏｏｃの温度で熱拡散により燐をドープ
する。
する。
（８）２層目の多結晶シリコン層番のパターンを通常の
フォト・エツチング技術を用いて形成する。
フォト・エツチング技術を用いて形成する。
多結晶シリコン層のバタン形成を精密に行う場合は、平
行平板型のドライエブチ装置を用いることによって達成
できる。
行平板型のドライエブチ装置を用いることによって達成
できる。
（９）拡散層を形成する部分１０の酸化膜を通常のフォ
トエツチング技術を用いて選択的に除去し、イオノ注入
法により、ドーズ量が３Ｘ１０”コ／ｃｍ”〜ａ Ｘ
１０ Ｚ ６コ／１２程度の砒素もしくは燐を酸化膜を
マスクにしてイオン注入する。
トエツチング技術を用いて選択的に除去し、イオノ注入
法により、ドーズ量が３Ｘ１０”コ／ｃｍ”〜ａ Ｘ
１０ Ｚ ６コ／１２程度の砒素もしくは燐を酸化膜を
マスクにしてイオン注入する。
次に、９００’Ｃ〜１１０００の温度てイオン注入層の
アニールを行い、所定の層抵抗と深さを持つ拡散層１０
を形成する。
アニールを行い、所定の層抵抗と深さを持つ拡散層１０
を形成する。
ｕｌ 燐を６〜１０ｗＴｎ含んだＩＩＩ化１ｌｌ（Ｐ
、８．Ｇ、）８を１．０〜１．５μ程度気相成長法によ
秒全面に形成し、 ９ｏｏｃ〜１０５０℃糧変の温度で
熱酸化を行いＰ、Ｓ、Ｇの熱流動性を利用して、ポリシ
リ段部等の段の形状を滑らかにする。
、８．Ｇ、）８を１．０〜１．５μ程度気相成長法によ
秒全面に形成し、 ９ｏｏｃ〜１０５０℃糧変の温度で
熱酸化を行いＰ、Ｓ、Ｇの熱流動性を利用して、ポリシ
リ段部等の段の形状を滑らかにする。
α１）２層目の多結晶シリコン層４及び、拡散層ｌＯか
らのＡ／電極への引出し用コンタクトホール７及び９を
通常のフォトエツチング技術もしくは、微細なコンタク
トホールを形成する場合はド２イエッテ／グ技術を用い
て開孔する。このとき。
らのＡ／電極への引出し用コンタクトホール７及び９を
通常のフォトエツチング技術もしくは、微細なコンタク
トホールを形成する場合はド２イエッテ／グ技術を用い
て開孔する。このとき。
２層目の多結晶シリコン層のコンタクトホール７は、１
層目の多結晶シリコン層、２層目の多結晶シリコ／層の
導通を敗る為のコンタクトホール５とは異る位置に開孔
する。
層目の多結晶シリコン層、２層目の多結晶シリコ／層の
導通を敗る為のコンタクトホール５とは異る位置に開孔
する。
０４ 配線用Ａｅ、または、Ａ／／８ｉ層を通常の真
空蒸着法、もしくはスパッタ法により全面に被着した後
１通常の７オトエヴチ／グ技術を用い。
空蒸着法、もしくはスパッタ法により全面に被着した後
１通常の７オトエヴチ／グ技術を用い。
配線用金属のパター７６を形成する。
この場合、配線用金属の微細パターンの形成は。
やはり平行平板型のドライエヴチング装置によって行う
。
。
０３ ＋ｏＯＣ〜５ｏｏｃのフォーミングガス中でシ
ンターを行い、配線用金属と拡散層及び多結晶シリコン
とのオーミツクコ／タクトを形成して、半導体装置の完
成となる。
ンターを行い、配線用金属と拡散層及び多結晶シリコン
とのオーミツクコ／タクトを形成して、半導体装置の完
成となる。
上記の実施例に示したように本発明によれば。
多結晶シリコン層４上のコンタクトホールフは。
１層目の多結晶シリコン層と２層目の多結晶シリコン層
との導通を取る為２層に多結晶シリコンが重なっている
コンタクトホール５の部分と異る位置にあるので、多結
晶シリコン上には、従来法によるような厚い酸化膜が成
長することがなく、また、多結晶シリコン層のコンタク
トホール７の部分の酸化膜厚と拡散層のコンタクトホー
ル９の部分の酸化膜厚ははぼ同じなので、コンタクトホ
ール開孔の際のエツチングにおいて、オーバーエッチに
なるとか、拡散層自身がエツチングされてしまうといっ
た問題は無い。従って、本発明ては。
との導通を取る為２層に多結晶シリコンが重なっている
コンタクトホール５の部分と異る位置にあるので、多結
晶シリコン上には、従来法によるような厚い酸化膜が成
長することがなく、また、多結晶シリコン層のコンタク
トホール７の部分の酸化膜厚と拡散層のコンタクトホー
ル９の部分の酸化膜厚ははぼ同じなので、コンタクトホ
ール開孔の際のエツチングにおいて、オーバーエッチに
なるとか、拡散層自身がエツチングされてしまうといっ
た問題は無い。従って、本発明ては。
コンタクトホールの構造を変えることにより、微細パタ
ーン化を防げるオーバーエッチとか、ジャ／クシ、ン特
性を劣化させる拡散層のエツチングとかいった従来法に
おける問題を解決できる。
ーン化を防げるオーバーエッチとか、ジャ／クシ、ン特
性を劣化させる拡散層のエツチングとかいった従来法に
おける問題を解決できる。
特に、今後、高声、度化を行う為多結晶シリコンを多層
に用いる場合、また微細パター／を形成する為に％ ド
２イエブチ／グ技術を用いる場合１本発明は良好で安定
した特性が得られるとともに。
に用いる場合、また微細パター／を形成する為に％ ド
２イエブチ／グ技術を用いる場合１本発明は良好で安定
した特性が得られるとともに。
微細パターンを可能にすることができる非常に有効な方
法である。
法である。
本実施例では、多結晶シリコンを２層に用いた例である
が、多層に用いても同様である。また本発明は、多結晶
シリコ／を多層に用いたすべての半導体装置に対して有
効である。
が、多層に用いても同様である。また本発明は、多結晶
シリコ／を多層に用いたすべての半導体装置に対して有
効である。
第１図は従来法による２層の多結晶シリコン層を用いた
半導体装置を断面図、第２図は本発明による改良したコ
ンタクトホール構造を有する２層の多結晶シリコン層を
用いた半導体装置の実施例の断面図、第３図は９００℃
及び１０００’Ｃで熱酸化を行った場合多結晶シリコン
が２層に重なった部分に成長する酸化膜厚（Ｖｐｐｏｘ
）と多−晶シリコ／が重なっていない部分に成長する
酸化膜厚（Ｖｐｏｘ ）の比を酸化時間に対して示した
図である。 面図に於いて、１・・・・・・酸化膜、１′・・・・・
・薄い酸化膜、２・・・・・・不純物をドープしｆｃ１
層目の多結晶シリコン、３・・・・・・層間の絶縁膜、
４・・・・・・不純物をドープし几２層目の多結晶シリ
コン、５・・・・・・１層目の多結晶シリコン上のコン
タクトホール、６・・・・・・金属電極、７・・・・・
・２層目の多結晶シリコン上のコンタクトホール、８・
・・・・・燐を含んだ酸化膜、９・・・・・・拡散層上
のコンタクトホール、１０・川・・拡散層である。 Ｘ ・ ９ 、−゛
半導体装置を断面図、第２図は本発明による改良したコ
ンタクトホール構造を有する２層の多結晶シリコン層を
用いた半導体装置の実施例の断面図、第３図は９００℃
及び１０００’Ｃで熱酸化を行った場合多結晶シリコン
が２層に重なった部分に成長する酸化膜厚（Ｖｐｐｏｘ
）と多−晶シリコ／が重なっていない部分に成長する
酸化膜厚（Ｖｐｏｘ ）の比を酸化時間に対して示した
図である。 面図に於いて、１・・・・・・酸化膜、１′・・・・・
・薄い酸化膜、２・・・・・・不純物をドープしｆｃ１
層目の多結晶シリコン、３・・・・・・層間の絶縁膜、
４・・・・・・不純物をドープし几２層目の多結晶シリ
コン、５・・・・・・１層目の多結晶シリコン上のコン
タクトホール、６・・・・・・金属電極、７・・・・・
・２層目の多結晶シリコン上のコンタクトホール、８・
・・・・・燐を含んだ酸化膜、９・・・・・・拡散層上
のコンタクトホール、１０・川・・拡散層である。 Ｘ ・ ９ 、−゛
Claims (1)
- ２層以上の多結晶シリ：１ノ層を有する半導体装置にお
いて、多結晶シリコ／層から電気的に導通を取る為に、
多結晶シリコン層と他の多結晶シリコン層とを接続する
場合、もしくは多結晶シリコン層と金属電極と接続する
場合、多結晶シリコン層からの電気的接続を行うコンタ
クトホールの位置が、その下層の多結晶シリコ／層との
電気的接続を行うコンタクトホールの位置と異る位置に
あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11882181A JPS5821355A (ja) | 1981-07-29 | 1981-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11882181A JPS5821355A (ja) | 1981-07-29 | 1981-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821355A true JPS5821355A (ja) | 1983-02-08 |
Family
ID=14745972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11882181A Pending JPS5821355A (ja) | 1981-07-29 | 1981-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821355A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134085A (en) * | 1975-05-15 | 1976-11-20 | Fujitsu Ltd | Method to manufacture the semiconductor unit |
| JPS5575243A (en) * | 1978-12-04 | 1980-06-06 | Hitachi Ltd | Method of fabricating mis semiconductor device having two-layer polycrystalline silicon wired layer |
-
1981
- 1981-07-29 JP JP11882181A patent/JPS5821355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134085A (en) * | 1975-05-15 | 1976-11-20 | Fujitsu Ltd | Method to manufacture the semiconductor unit |
| JPS5575243A (en) * | 1978-12-04 | 1980-06-06 | Hitachi Ltd | Method of fabricating mis semiconductor device having two-layer polycrystalline silicon wired layer |
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