JPS58213361A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、主記憶の構成単位を容易に変換可能な機能を
有する記憶制御装置に関するものである。

従来技術 一般に主記憶は複数のブロックに分けられ、ブロックが
主記憶の構成単位となっている。このブロックに分ける
理由は、メモリ素子に不良が生じて使用不能となった時
、その不良となったメモリ素子が存在するブロックだけ
を使用不可とし、他のブロックだけで主記憶を動作させ
るためである。

従って、主記憶へのアクセス要求アドレスが主記憶内の
どのブロックをアクセスするのか、またそのブロックは
使用可能かとかの情報を保持し、この情報をもとに、主
記憶へのアクセス要求アドレスを、主記憶の構成に応じ
た物理アドレスに変換する機能を記憶制御装置は有して
いる。また、主記憶へのアクセス要求アドレスは、物理
アドレスに対して絶対アドレスと呼ばれている。

従来、絶対アドレスから物理アドレスへの変換は、一般
にそのブロックが使用可能であるかを示すビットと、ブ
ロックアドレスを示すビットからなる物理情報を保持す
るレジスタを主記憶内のブロック数分だけ用意し、絶対
アドレス内から、ブロック数を示すのに必要な分の上位
ビットを抜きとり、それをデコードし、デコードした値
から該当物理情報を保持するレジスタを選択し、そのブ
ロックアドレスと絶対アドレスの残り下位ビットとで物
理アドレスを生成する方法によっていた。

しかし、この方法だと、メモリ素子の高集積化に伴い、
主記憶の容量を増大し、主記憶の構成単位であるブロッ
クのサイズを変えようとすると、絶対アドレスのデコー
ドする上位ビットの位置を変える必要が生じて、論理の
変更が要求されるという問題があった。

発明の目的 本発明の目的は、上記問題点を解決し、主記憶の構成単
位を論理の変更なしに、容易に変換可能な記憶制御装置
を与えるものである。

従来の記憶制御装置は、主記憶の物理情報を保持するレ
ジスタを選ぶのに必要な、デコードの対象となる絶対ア
ドレス内の上位ビット位置を固定としていただめに、問
題が生じたものである。そこで本発明では、デコードの
対象となる絶対アドレス内のビット位置を複数とし、ビ
ット位置に対応したデコーダを複数持ち、主記憶の構成
単位を示すモード信号だよって、前記デコーダを選ぶこ
とによって、主記憶の構成単位を容易に変換できるよう
にし５だものである。

発明の実施例 図は本発明の記憶制御装置の一実施例のブロック図であ
る。本実施例は、主記憶の構成単位が拡張モードと非拡
張モードの２種類存在し、拡張モード時のブロックサイ
ズが１６メガバイト（ＭＢ）、非拡張モード時のブロッ
クサイズが４ＭＢであり、主記憶のブロック数が８の場
合を示している。

こ＼で、１−１は絶対アドレスレジスタ、１−２は非拡
張モード時の絶対アドレスの構成を示しており、１−３
は拡張モード時の絶対アドレスの構成を示している。１
−４はインバータ、ｌ−５は非拡張モード時に使用され
るデコーダ、１−６は拡張モード時に使用されるデコー
ダである。１−７は主記憶の物理的な構成を示す７０−
ティングロケーションアドレスレジスタ（ＦＬＡＲ）で
あり、この例では、ブロック数が８であるので、８個の
ＦＬＡＲ，が必要である。１つのＦ’ＬＡＲは、対応す
るブロックが便用可能か否かを示すバリイドビット（Ｖ
ビット）と、ブロックアドレスを示すブロックアドレス
ビット（ＢＡビット）から構成されている。１−８は非
拡張モード時の物理アドレス構成を示して２す、ｌ−９
は拡張モード時の物理アドレス構成を示している。１−
１０は物理アドレスレジスタ、１−１１は主記憶であり
、８個のブロックから構成されている。１−１２は拡張
モード時のデコードの対照となる絶対アドレスのビット
を送るデータ線、１−１３は非拡張モード時のデコード
の対照となる絶対アドレスのビットを送るデータ線であ
る。１−１４は、拡張モード時に物理アドレスを構成す
る絶対アドレスの残り下位ビットを物理アドルスレジス
タ１−１０に送るだめのデータ線、１−１５は同様に１
非拡張モ一ド時のデータ線である。１−１７はデコーダ
１−５．１−６によってデコードされた結果を表わす信
号線であり、とのＦＬＡＲＩ−７を選択するかを決める
時に使用される。１−１８は物理アドレスを構成するＢ
Ａビットを、物理アドレスレジスタに送るためのデータ
線、１−１９は物理アドレス線で、主記憶を直接アクセ
スするために使用される。

初め、非拡張モード時の絶対アドレスから物理アドレス
への変更動作を説明する。非拡張モード時は、ブロック
サイズが４ＭＢで、ブロック数が８個であるから、全部
で８２ＭＢの主記憶容量となる。これをアドレス付けす
るため、非拡張モード絶対アドレス１−２は２５ビツト
から構成され、この内、上位８ビツト、即ち、７〜９ビ
ツトがデコードの対象となる。非拡張モード時、拡張モ
ード信号１−１６が論理“０′で、インバータ１−４を
通ってデコーダ１−５が稼動状態となり、絶対アドレス
ｌ−２の上位３ビツト、７〜９ビツトがデータ線１−１
８経由でデコーダ１−５によりデコードされる。デコー
ダ１−５のデコード結果は信号線１−１７を通って、Ｆ
ＬＡＪ−７を選択するのに使用される。選択されたＦＬ
ＡＲ１−７内のＶビットを参照して、まず、対応するブ
ロックが使用可能であるかを調べる。もしＶビットが”
０”で使用不可能の時は、図示はしていないが、使用不
可能を知らせる信号線を介して主記憶アクセス元へ報告
する。もしＶビットが”１”で使用可能な時は、ＢＡビ
ットの内容を物理アドレスレジスタ１−１０へ転送する
。非拡張モード時の物理アドレスｌ−８の構成は、ｌ−
２の非拡張モード時の絶対アドレス構成と同じ１５ビツ
ト構成であり、上位３ビツト、即ち、７〜９ビツト目に
ＢＡビットの内容が入り、残り下位ビット１０〜８１に
は、絶対アドレス１−２の１０〜３１ビツトがそのまま
データ線１−１５経由で入力されて、非拡張モード時の
物理アドレス１−８を生成する。

生成された物理アドレスは、物理アドレスレジシタ１−
１０．物理アドレーｉ線１−１９を介して、主記憶１−
１１をアクセスするのに使用される。

次に主記憶の構成単位、ブロックサイズを４ＭＢから１
６ＭＢに拡張する必要が生じた場合の動作を説明する。

拡張モード時、主記憶容量は１２８ＭＢとなるので、こ
れをアドレス付けするため、拡張モード絶対アドレス１
−８は２７ピツトで構成される。この場合、デコードの
対象となる上位８ピツトは、アドレス１−８内の５〜７
ビツトとなり、前記非拡張モード時のアドレスとは位置
が変わっているため、非拡張モード時に使用したデコー
ダ１−５は使用できない。そこで、本実施例では、新た
に拡張モード用のデコーダ１−６を追加する。

拡張モード時、拡張モード信号１−１６が論理＠１″と
なるため、デコーダ１−６が稼動状態となり、拡張モー
ド絶対アドレス１−３の上位８ビツト、５〜７ビツトが
データ線１−１２経由で、デコーダ１−６を用いてデコ
ードされる。この時、デコーダ１−５は非稼動状態とな
る。その後、デコーダ１−６のデコード結果によりＦＬ
ＡＲｌ−７を選択し、物理アドレスを生成する過程は、
非拡張モード時と同じである。

発明の効果 以上のように、本発明では、主記憶の構成単位に対応し
たデコーダを設け、構成単位を示すモード信号によって
該デコーダを選択して、主記憶の　捧。

構成に応じた物理アドレスを得ているため、構成単位を
変換する時には、論理の変更なしに、モード信号の切換
えのみで容易に変換することができる効果がある。

【図面の簡単な説明】

図は本発明の記憶制御装置の一実施例のブロック図であ
る。 １−１−・・絶対アドレスレジスタ、１−５．１−６・
・・デコーダ、１−７・・・フローティング・ロケーシ
ョン・アドレス・レジスタ（ＦＬＡＲ，）、１−１０・
・・物理アドレスレジスタ、１−１１・・・主記憶。 代理人弁理士　薄　　１）　利　　幸

Claims (1)

【特許請求の範囲】
1. （１１データ処理装置における主記憶へのアクセス要求
   アドレスを主記憶の構成に応じて変換し、物理アドレス
   を生成して主記憶をアクセスする記憶制御装置において
   、主記憶へのアクセス要求アドレスを保持しておくレジ
   スタと、主記憶の構成単位を示すモード信号によって選
   択される複数のデコーダと、主記憶の物理的な構成を示
   す情報を保持するレジスタアレイとを具備し、前記モー
   ド信号により選択したデコーダでもって、前記アクセス
   要求アドレスの上位所定ビットをデコードした値で前記
   レジスタアレイの一つのレジスタを選択し、その主記憶
   の物理的を構成を示す情報と、前記主記憶へのアクセス
   要求アドレスの残り下位ビットから物理アドレスを生成
   することを特徴とする記憶制御装置。