JPS61288241A - メモリ拡張方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の概要〕 本発明は、中央演算装置に接続された主記憶装置におい
て、限定されたアドレス空間内で拡張メモリを用いて実
効的なメモリ空間を増大させるメモリ拡張方式を提供す
る。そ０特徴は、アドレス空間を複数の基本ブロックに
分け、各基本ブロックと同一のアドレス空間を持つ複数
の拡張ブロックを設置することによって拡張ブロックを
２次元配列としていることである。この時、前記基本ブ
ロックは１つの基本メモリディバイスのアドレスの増加
する方向に配列するので異なる基本プロッりのアドレス
領域は勿論界なる。一方、拡張ブロックに関しては異な
る拡張メモリディバイスは異なるアドレス空間に対応し
て配列する。そして。

各拡張メモリディバイス内のメモリ領域を分割してでき
る拡張ブロックのそれぞれは、その拡張メモリディバイ
スへ入力されるアドレスは勿論界なるが、アドレス空間
上では同じアドレス領域にあるようにしている。拡張部
指定モードでは、プロセッサからデータ線を介して転送
される拡張部指示信号とアドレス上位ビットを用いて前
記拡張メモリディバイスの１つを指示し、そして、拡張
ブロック選択信号に基づいて指示された拡張メモリディ
バイスへのアドレス上位ビットでどの拡張ブロックかを
指示するようにしている。このような２次元配列の拡張
ブロックをソフト的に選択できるようにすれば、マイク
ロコンピュータシステムのような限定されたアドレス空
間であっても、実効的なメモリ空間は増加するので２画
像処理やマルチウィンド処理などの高機能処理ができる
。

〔産業上の利用分野〕

本発明は主記憶装置のメモリ空間の拡張方式に係り、特
に、アドレス空間が同じである複数個のメモリを用いて
、各メモリのアドレス空間を複数個のアドレス部分空間
すなわちブロックに分けてできる２次元的なブロック配
列上の任意のブロックを適当に選択して割付けすること
を可能にするメモリ拡張方式に関する。

〔従来の技術〕

最近の集積回路技術の進歩に伴い、グイナミソクＭＯ３
によるランダムアクセスメモリ　（ＲＡＭ）の集積度が
向上し、計算機システムにおける主記憶装置のメモリ空
間も非常に大きくすることができるようになって来た。

大型計算機の主記憶においては数十から数百Ｍバイトの
容量を用いて大容量のディスク装置との間で仮想記憶に
よるアクセス方式が適用されているのが一般的であるが
、マイクロコンピュータなどの小型針算機においては。

ＣＰＵとしてインテル８０８６等の１チツプマイクロプ
ロセツサを用いているので、マイクロプロセッサが実効
的にアクセスできるアドレス空間は例えば１Ｍバイトに
限定され、一般的にはそれ以上のアドレス空間に増大さ
せることはできない。すなわち、マイクロコンピュータ
システムにおける主記憶装置では１Ｍバイトのアドレス
空間内に０２Ｍ８６やＭＳＤＯ３といったオペレーシッ
ンシステム（Ｏ８）やイニシャルプログラム用のＲＯＭ
を常駐させ、そして残ったそれ以外のアドレス空間上に
ユーザプログラムやデータを格納して使用している。し
かし、このようなマイクロコンピュータシステムを用い
て２例えば画像処理等を行う場合には数枚の画像データ
をこのＩＭバイト空間のあるブロックに格納してしまう
とプログラム領域がほとんどなくなってしまい１画像デ
ータをそのつどディスク装置に格納しながら処理してい
たのではあまりにも低速化され、適切な画像処理を実行
することができないという問題が生じている。

そのため、このように限られたアドレス空間であっても
同じアドレス空間をもつ他の拡張メモリを用意して、ソ
フト的にバンク切り換えを行って実効的にメモリ空間を
拡張するメモリ拡張方式が採用されるようになって来た
。

従来、この種のメモリ空間の拡張方式として。

第２図１８）あるいは（ｂｌに示すように、１次元的に
ブロックを拡張する方式が採用されていた。すなわち、
仮に１ブロック単位を２５６にバイトとすれば（ａ）図
に示す拡張方式は、　　（Ｍａ　Ｏ，Ｍ［＋　＋）より
成る１Ｍバイトの基本メモリ空間に３単位の拡張ブロッ
クＭ＋＋をアドレス方向に１次元的に付加している。こ
の場合、基本メモリ　（ＭＯｏ、Ｍｏ　＋）のうちＭｏ
ｏは１ブロック単位２５６にバイトより成るＯ８を常駐
させるメモリ空間であり、３単位ブロッ、りのＭｏ＋に
はＯ８以外の基本ソフトウェアあるいはデータが格納さ
れ、３単位ブロックＭ＋＋もＯ８以外の拡張ソフトウェ
アやデータが格納されることになる。この場合１Ｍ０１
とＭ＋＋の切り換えはハード的にフリップフロップ（Ｆ
／Ｉ’）を設けこの（Ｆ／Ｆ）にソフト的に論理“１″
または１０″をセットすることによってＭｏ＋とＭ＋　
１のチップイネーブル端子に入力する論理をそれぞれ制
御すれば可能となる。また、（ｂ）図に示す拡張方式は
ブロック集合（Ｂｏｏ、Ｂｏ＋。

ＢＯ２，ＢＯ３）より成る１Ｍバイトの基本メモリ空間
上の１つのブロックＢＱ２とそれぞれが同じアドレス空
間を持つ１単位の拡張ブロックから成る３つのブロック
Ｂ１２．Ｂ２２．Ｂ３２を１次元的に付加している。こ
の場合、Ｂｏｏは１ブロック単位の２５６にバイトより
成るＯ８を常駐させＢｏ　＋、Ｂｏ　２１　Ｂａ　３は
ＯＳ以外の基本ソフトウェアやデータを格納することに
なる。拡張されたＢ＋　２．８２２１８３２はＢ［＋２
上の基本ソフトウェアあるいはデータとは排他的に利用
する拡張ソフトウェアやデータを格納することになり。

Ｂｏ　２１　Ｂ＋　２１８２２．及びＢ３２のうちの１
つを２ビツトのフリップフロップ内の論理をデコード化
してそれぞれのチップイネーブル端子に入力する論理を
それぞれ制御すれば可能となる。

しかし、この種の従来法に基づくメモリ拡張方式では拡
張ブロックの配列が異なるため同一のハードウェア構成
ができないという欠点を有する。

〔問題を解決するための手段〕

本発明はこのような従来のメモリ拡張方式をさらに拡張
し、拡張ブロックを２次元的に配列することによって異
なったメモリ拡張方式に対して同一のハードウェアで対
応できるメモリ拡張方式を提供する。

〔作　　用〕

基本ブロックはアドレス空間の増加する方向に配列する
ので異なる基本ブロックのアドレス領域は異なるが拡張
ブロックに関しては１例えば、３つの拡張メモリディバ
イスをそれぞれ３つの異なるアドレス領域に対応して存
在するようにし、各拡張メモリディバイスのメモリ領域
を分割してできる各拡張ブロックはアドレス空間上では
同一のアドレス領域をもつようにして２次元拡張ブロッ
クを構成している。拡張ブロックの任意の指定はソフト
的に拡張部措示信号に従って前記３つの拡拡張メモリデ
ィバイスの１つを七示し、そして拡張選択ブロック信号
をデコードしてどの拡張ブロックかをその街示された拡
張メモリディバイスへのアドレス上位ビットを用いて選
択できるようにしている。

〔実　施　例〕

次に本発明の実施例を図面を参照して説明する。

第３図は本発明のメモリ拡張方式を説明するための基本
メモリ空間と拡張メモリ空間の概念的なメモリ構成図で
ある。メモリをアクセスするＣＰＵは２０ビツトのアド
レス線を持つ１例えばインテル８０８６等のプロセッサ
を想定し、１６進でｏｏｏｏｏからＦＦｒ’ＦＦまでの
１Ｍバイトのアドレス空間をアクセスできるものとする
。１ブロック単位を２５６にバイ［・のアドレス空間を
持つ領域であるとすれば。

図におけるＢｏｏ、ＢＯＩＩ　　ＢＯ２，Ｂｏ３はそれ
ぞれ１単位のブロックであり、その４ブロツクで１Ｍバ
イトの基本メモリ空間を構成している。

すなわち、ＬＭバイトのアドレス空間は最大４個の２５
６にバイトのブロックを配置することが可能であるが、
逆にアドレス方向に対しては４（１１以上のブロックは
配置することはできない。前記４個の基本メモリ空間上
にある４つのブロックの内ブロックＢｏｏはＣＰＭ８６
あるいはＭＳＤＯ３等のオペレーションシステム（Ｏ３
）のソフトウェアが格納され、Ｂｏｏと同じアドレス空
間すなわち、１６進でｏｏｏｏｏから３　ＦＰＦＦまで
はメモリ拡張はないものとする。

一方、上位アドレスＣ００ＯＯ（Ｉ−Ｉ）　　（（Ｈ，
）は１６進を意味する）からＦＦＦＦＦ　　（ＩＩ）ま
での空間にあるブロックＢ［＋３のうちＦＣＯＯＯ（Ｈ
）からＩ’ＦＦＦＦ（Ｈ）までの１６にバイトの空間は
イニシャルプログラムを格納するＲＯＭ領域であり、こ
のアドレス空間も拡張はせず、また他の周辺装置を制御
するＦ８０００　（Ｈ”）からＦ［１Ｉ７ＰＦ　（Ｈ”
）までの１６にバイトも拡張しないものとし、ブロック
Ｂ［１３のうち拡張されるのはそれ以外の２２４にバイ
トのＢＯ３’の７／８ブロック部分であるとする。そし
て。

Ｏ８以外の基本ソフトウェアあるいはデータが格納され
るＢｏ＋やｌ３０２の各ブロックに対応するアドレス空
間も拡張される。基本ブロックＢｏ＋と同じアドレス空
間をもつ拡張ブロックはＢ１１゜Ｂ２　＋、Ｂ３　＋、
Ｂ４　Ｉの４つであり、基本ブロックＢ［＋２と同じア
ドレス空間をもつ拡張ブロックはＢ＋　２．Ｂ２２．Ｂ
３２．Ｂ４２の４つであり、また７／８基本プロ・ツク
ＢＯ３’と同じアドレス空間をもつ７／８拡張ブロツク
はＢＩ３’。

Ｂ２ｔ’＋Ｂ３ｚ’およびＢ４３′の４つである。

このようなブロック拡張においては、拡張されるブロッ
クの配列は図に示すように２次元構造となる。すなわち
、拡張メモリの大きさは、アドレス方向、すなわちアド
レスが増加する方向に対しては２ブロツク＋７／８ブロ
ツクあり、ビット方向すなわちアドレスは増加せずにメ
モリ空間が拡張する方向には４ブロツクあり、全体で（
２＋７／８）Ｘ４ブロツク存在することになる。

このようにメモリ空間が拡張された主記憶装置を１Ｍバ
イトのアドレス空間しかアクセスできないプロセッサ、
すなわちアドレス線が２０本しかないプロセッサでアク
セスする場合には、ブロック集合（Ｂｏ　＋、　Ｂ＋　
＋、　Ｂ２　ＩＩ　Ｂ３　ＩＩ　Ｂ４　＋）及び（８口
２．ＢＩ２１　　Ｂ２２．Ｂ５２１　Ｂ４２）のそれぞ
れから１個のブロックをソフト的に選択できるようにし
、７／８ブロツクの集合［ＢＯ３’ＩＢ　＋３’、Ｂ２
３’、Ｂ３３’、Ｂ４３’）　のうちから１個をソフト
的に選択できるようにしなければならない。そのために
９本発明では第４図に示すような拡張有無指定部とブロ
ック措定部とからなるメモリ拡張設定用レジスタをプロ
セッサと主記憶装置間のインターフェイス部に設け、プ
ロセッサよりソフト的にすなわちＩ１０コマンドを用い
て前記レジスタにブロック設定用の情報をデータ線を介
して設定し、そのレジスタの内容をデコードしてブロッ
ク選択を行うようにしている。

すなわち、拡張設定用レジスタはＥＭＮＲＯ，ＥＭＮＲ
ｌ、　　８ＭＮＲ２の３個あり、それぞれはアドレス領
域４００００　（Ｈ”）〜７ＦＦｐＦ　（Ｈ）　、　　
８００００（■］）〜１ｌＦｌ？ＦＦ　　（ＩＩ）　、
Ｃ００ＯＯ（Ｈ）〜Ｆ７ＦＦＦ　（ＩＩ　’）を拡張す
るために用いられる。従ってレジスタＥＭＮＲＯを用い
れば、第３図のメモリ構成図におけるブロック集合（Ｂ
ｏ　ＩＩ　　Ｂ＋　ＩＩ　　Ｂ２１゜Ｂ：Ｉ　＋、　　
Ｂａ　＋）のうち１つのブロックを選択でき、レジスタ
ＥＭＮＲ１を用いればブロック集合（ＢＯ２１Ｂ１２１
　Ｂ２２．　Ｂ３２．　Ｂ４２）のうち１つのブロック
を選択でき、レジスタＥＭＮＲ２を用いれば、７／８ブ
ロック集合（Ｂｏ３’。

Ｂ　Ｉ　３’、Ｂ２３’、Ｂ３３’、Ｂ４３’）　のう
ち１つの７／８ブロツクを選択できる。各拡張設定用レ
ジスタは８ビツトレジスタであって、Ｏビット目のＣ８
Ｏと１ビツト目のＣ３１でビット方向の４つの拡張ブロ
ックの選択を行い、２ビツト目のＥｌ　　（ｉ＝０．１
．２）で拡張の有無を指定するようにしている。各レジ
スタの３ビツト目から７ビツト目までは不定とする。

例えば、ＥＭＮＲＯレジスタにおいて、Ｅｏ−Ｏとすれ
ば、ブロック集合（Ｂｏ＋、Ｂ＋＋。

Ｂ２　Ｉｔ　　＋３３　ＩＩ　Ｂａ暑のうちで基本ブロ
ックＢｏ＋が選択され、拡張なしのモードで主記憶装置
はアクセスされる。またＥｏ＝１とすれば基本ブロック
Ｂａ＋はアクセスされず、４つの拡張ブロックＢ＋　＋
、Ｂ２　Ｉｎ　Ｂ３　＋、Ｂａ　＋のうち１つが選択さ
糺る拡張モードとなる。そして。

Ｂ＋　ｌ、Ｂ２　＋、Ｂ３１．Ｂａ　＋のうちの１つは
ＥＭＮＲＯレジスタの２ビツトのＣＳビット（Ｃ３＋、
Ｃ３ｏ）の論理で決定される。他の２つのレジスタＥＭ
ＮＲ１と８ＭＮＲ２においても同様であり、一般的に、
Ｂ＋　　（ｉ−０，１，２）＝０のときは基本ブロック
がアクセス可能となり。

Ｂ＋−１のときには第５図の真理値表に従って。

拡張ブロックがアクセス可能となる。例えば。

Ｅｏ＝Ｏ，Ｅ＋＝１かつＣ３＋＝Ｃ５ｏ＝１で。

Ｅ２＝１でＣ３＋　＝Ｃ３ｏ　＝Ｏであれば基本ブロッ
クＢ、ｏ＋とＢ４２とＢ１３′の３つが選択され。

その３つのブロックで４００００　（Ｈ’）からＦ７Ｆ
ＦＦ（１１）までの２ブロツク＋７／８ブロツクがアク
セス可能となる。

次に本発明のメモリ拡張方式に従うインターフェイス部
を第１図を用いて説明する。プロセッサ１０はインテル
８０８６相当の１チツプＣＰＵであり。

アドレス線１０１はＡｏ＝Ａ＋　９までの２０ビツトを
持ち、１Ｍバイトのアドレス空間をアクセスでき、制御
線のうちでリードライ１−（Ｒ／Ｗ）制御線１０２の論
理に従ってメモリの読み出しまたは書き込みの動作を実
行する。一方、主記憶装置は１個のＩＭバイト空間の基
本部メモリ１１と１１囚のＩＭバイト空間の拡張部メモ
リ１２から成り。

基本部メモリ１１にはメモリ制御用の制御回路１１０が
付加され、そして拡張部メモリＬ２にはメモリ制御用の
制御回路１２０が付加されている。

アドレス線Ａ［ｌ”Ａｌ９のすべての２０ビツトは基本
部メモリ１１にメモリ制御部１１０を介して接続され、
基本部メモリ１１の１Ｍバイトのすべてのアドレス空間
をアクセスできる形になっている。

本発明のメモリ拡張方式に従って拡張の制御を行う回路
が、プロセッサ１０と基本部メモリ１１゜１２間のイン
ターフェイス部にあり、上位２ビツトのアドレス八ＩＩ
Ｉ、＋９をデコードして１Ｍバイトの空間を２５６にバ
イトごとの４ブロツクに分割された各部を措定するデコ
ード回路１３と前記３つのメモリ拡張設定用レジスタＥ
ＭＮＲ０，１゜２のうちの拡張の有無を指定するＥｏ、
Ｅｌ、Ｅ２のビットを保持する拡張部指定レジスタ１４
及び拡張部の選択を行うＣ３ｏとＣ５＋の２ビツトを保
持するブロック選択レジスタ１５を有している。

拡張部指示レジスタ１４の３ピツ）Ｅｏ、Ｅｌ。

Ｅ２と拡張ブロック部選択レジスタＣ３ｏ、Ｃ３＋の２
ビツトはプロセッサ１０よりデータ線（図示せず）を介
してソフト的に例えばＩ１０命令のうちの出力命令によ
ってセットされる。デコーダ１３の入力はアドレスＡ１
Ｂと１９の上位２ビツトが入力されているので、デコー
ドされた被デコード信号１３０．１３１，１３２．１３
３はそれぞれＩＭバイト空間を４分割してできる各ブロ
ックを指定する信号となる。例えば、Ａｌｓ”’１でＡ
ｌ９＝Ｏのときは、０，１，２．３のうちの１ブロツク
目をｔ誇示することになり、被デコード信号１３０，１
３２，１３３は論理０で１３１のみが論理ｌとなる。そ
して、拡張部を誇示レジスタのＥｏ、Ｅｌ、Ｅ２が例え
ばすべて論理０であればアンドゲート１４１，１４３，
１４５の出力はすべて論理０となるので、オアゲート１
５１の出力１５１０ずなわら拡張部選択信号は論理Ｏと
なり制御部１２０を介して拡張部メモリ１２はディスイ
ネーブル状態となる。ところがアンドゲート１４０．１
４２，１４４の各入力の一端にはＥＯ＝ＥＩ＝Ｅ２＝Ｏ
の場合には論理反転されて論理１が入力されるのでデコ
ーダ１３からの被デコード信号１３０，１３１，１３２
，１３３のそれぞれの論理がオアゲート１５０に入力さ
れる。

Ａｌ　ｅ＝１．Ａｌ　９＝Ｏのときには被デコード信号
１３１のみが論理１となりオアゲート１５０の出力１５
００は論理１．すなわち基本部選択信号が論理１となる
。そしてこの論理１によって制御部１１０を介して基本
部メモリ１１がイネーブル状態となる。従って、拡張部
メモリ１２は禁止状態であるが基本部メモリ１１にはプ
ロセッサ１０から与えられる２０ビツトアドレスΔＧ〜
八１９が直接基本部メモリ１１をアクセスすることにな
る。

今の場合、Δ１ｅ＝１．Ａ＋　９＝０であるからｌブロ
ック目の基本ブロックＢｏ＋がアクセスされ。

Ｂｏ＋内のアドレスはＡｏからＡｌ７までの１８ビツト
で指定されることになる。

このように、デコーダ１３と拡張部指示レジスタ１４．
アンドゲート１４０〜１４５およびオアゲート１５０と
１５１によってＥ　ｏ　＋　Ｅ　＋　＋　Ｅ　２のずべ
てが論理Ｏのときには基本部選択信号１５００が論理１
で拡張部選択信号１５１０が論理Ｏとなり、基本部メモ
リ１１がイネーブル状態で拡張部メモリ１２がディスイ
ネーブル状態となる。

一方＋　　Ｅ　Ｏ＋　　Ｅ　ｌ　＋　　Ｅ２のうち少な
くとも１つだけ論理１があれば、Ａ１８≠０．Ａｌ９≠
０のときには、アンドゲート１４１，１４３．１４５の
うち１つが出力を論理１にするのでオアゲート１５１の
出力すなわち拡張部選択信号１５１０が論理１となり拡
張部メモリ１２はイネーブルされることになる。

例えば、Ｅ＋＝１でＥｏとＥ２がともにＥｏ＝Ｅ２＝０
である場合、アンドゲート１４１と１４５の出力は０で
あるがＡ＋ｅ＝Ｏ，Ａ＋ｓ＝１のときには１４３の出力
が１であるの−でオアゲート１５１の出力が１となり、
拡張部メモリ１２はイネーブルとなる。また、アンドゲ
ート１４０゜１４２．１４３のうち１４２のみ出力が強
制的にＯとなるが１４０と１４４の出力は被デコード信
号１３１と１３３の論理に従うことになる。すなわち、
Ｅｏ＝Ｅ２＝０でＥ１＝１のときには。

Ａ＋　ｅ＝ｏ、Ａ＋　９＝１であって、被デコード信号
１３２が論理１となっている場合にはＥｌ−１のために
アンドゲートエ４２の出力は０となるのでオアゲート１
５００Å力はすべて０となり出力もＯとなるので基本部
メモリ１１はディスイネーブル状態となる。一方、アン
ドゲート１４３の２人力は共に１であるから出力も１と
なり、オアゲ−）１５１の出力である拡張曲選択信号１
５１０は論理１となり拡張部メモリ１２はイネーブル状
態となる。部ち、第３図のメモリ構成図において。

基本ブロックＢｏ２はアクセス不可能であり、拡張ブロ
ック（Ｂｌ　２．Ｂ２２．Ｂ３２．　　Ｂ４２）の４つ
のうちの１つがアクセス可能となる。

Ｂ＋　２．Ｂ２２．Ｂ３２１　　Ｂａ　２のうちどれを
選択するかはブロック選択レジスタ１５の２ビ・ノドＣ
３ｏとＣ３＋によって選択する。例えばＣ３゜＝１でＣ
３＋＝１のときにはＢ４２の拡張ブロックを指定するこ
とになる。というのは、Ｃ３ｏ＝１、Ｃ３＋＝１のとき
、Ｅ＋＝１でＥｏ＝Ｅ２＝０であることよりアンドゲー
ト１６１，１６２゜１６３．１６４，１６５，１６７の
うち１６２と１６５のみがＣ３ａとＣ８Ｉの情報すなわ
ち論理１をオアゲート１７０と１７１の入力に伝達し。

そのそれぞれの出力　Ａｈａ’とＡ１９′を共に論理１
としてアドレスのΔＩＢとＡｌ１に対応する１８ビツト
目と１９ビツト目となってメモリ制御部１２０を介して
Ｂ＋　２．Ｂ２２．Ｂ３２，８ｍ２を形成する拡張部メ
モリ１２の上位ブロックすなわちＢ４２を指定すること
になる。このとき、もともとのアクセス上位部Ａｇｅと
Ａｌ１はそれぞれΔ１θ＝ＯでＡ＋　９＝１であったの
がインターフェイス、を介してＡＩθ′＝１．八＋９’
＝１という論理に変換されていることに注意する必要が
ある。

すなわち、Ｃ３ｏとＣ３＋の論理に従って、上位アドレ
ス２ビツトＡｓｓ’とＡ　Ｉ　９　’は決るが。

これは拡張部メモリ１２はＥ＋＝１によってアドレス空
間上はすでにＢＯ２と同じ８００００　（Ｈ）からＲＦ
ＦＦＦまでの領域ブロックになっており、それと同じア
ドレス空間上にある拡張ブロックＢ１２゜１３２２１　
Ｂ３．２１８４２のうちの１つを決めているからである
。

このように１本発明は制御装置と記憶装置から成り、メ
モリ空間を拡張して構成するシステムにおいて最小拡張
単位に拡張有無１け足部、ブロック指定部とから成る拡
張指定レジスタを設け、任意ブロックに拡張メモリを割
付ることを可能にすることを特徴とし、メモリの拡張と
して２次元配列のブロック方式を採用し、ソフトの構成
により前記拡張有無指定部とブロック指定部のレジスタ
を用いて従来法の第２図（ａ＋、　（ｂ）いずれの方式
も採用できるようにしている。

〔効　　果〕

本発明は、このように、２次元配列の拡張ブロックのう
ちの１つのブロックを任意にソフトで指定することがで
き、マイクロコンピュータのようなアドレス空間が限定
されていても実効的なメモリ空間を増大することができ
、高機能な処理を実行できるという効果がある。

【図面の簡単な説明】

第１図は本発明のメモリ拡張方式に基づくインターフェ
イスの回路ブロック図。 第２図は従来のメモリ拡張方式のメモリ構成図。 第３図は本発明のメモリ拡張方式のメモリ構成図。 第４図は本発明のメモリ拡張方式に基づいて拡張ブロッ
クを選択するために必要となるメモリ拡張用レジスタの
ビット構成図。 第５図は前記メモリ拡張用レジスタのビットの論理に従
って選択される拡張ブロックを示すテーブルである。 １０・・・プロセッサ。 １工・・・基本部メモリ。 １２・・・拡張部メモリ。 １３・・・デコーダ。 １４・・・拡張部指示レジスタ１ １５・・・ブロック選択レジスタ。 １０１・・・アドレス線。 １１０．１２０・・・メモリ制御部。 １５００・・・基本部選択信号。 １５１０・・・拡張部選択信号。 第３図

Claims (1)

1. 【特許請求の範囲】 　中央演算装置に接続される主記憶装置のアドレス空間
   を複数の基本ブロックに分け、各基本ブロックと同一の
   アドレス空間を持つ複数の拡張ブロックを設置すること
   によってできる２次元配列の拡張ブロックをもつ主記憶
   装置と、 前記中央演算装置によってアクセスするアドレス線の上
   位アドレスをデコードしてアドレス空間を複数のブロッ
   クに分割して指定するデコード手段と、 前記中央演算装置からのデータ線を介して転送される拡
   張部指示信号と拡張ブロック選択信号をそれぞれ置数す
   る第１と第２のレジスタと、前記第１のレジスタに置数
   された前記拡張部指示信号が拡張の指示を示していなけ
   れば前記基本ブロックから読み書きの動作を実行し拡張
   の指示を示しているときは前記拡張ブロックから読み書
   きの動作をするように前記デコード手段の出力信号を用
   いて制御する制御手段と、 前記第２のレジスタに置数された前記拡張ブロック選択
   信号をデコードして前記拡張ブロックが指示された場合
   には拡張ブロックのどのブロックを選択するかを選択す
   る選択手段と、 を有することを特徴とするメモリ拡張方式。