JPS58210725A - 位相ロツク・ル−プ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は，一般に可変周波数出力信号の位相を入力信
号の位相にロックするための位相ロック・ループ，特に
基準周波数の所定限界内の周波数を持つどんな入力信号
に対してもこのロック機能を果せるそのような位（ｂロ
ック・ルーズに関するものである。

従来技術 位相ロック・ループは従来から周知である。

位相ロック・ループすなわちＰＬＬは，局部的に発生さ
れた可変周波数出力信号の位相および周波数を入力信号
の位相および周波数に同期すなわちロックするために使
用される。典型的な例では，ＰＬＬは順方向信号路中に
位相比較器および低域フィルタを含みかつ帰還信号路中
に出力信号を発生するための電圧制御発振器すなわちＶ
ＣＯを含む．位相比較器は入力信号および出力信号に応
答する。入力信号が存在しないと，位相比較器の出力は
零であって，ＶＣＯをその自走周波数として知られた設
定周波数で動作させる。

入力信号がＰＬＬへ印加されると，位相比較器は入力信
号の位相および周波数と出力信号の位相および周波数と
を比較してこれに応答した誤差信号を発生する。この誤
差信号はろ波され，増□幅されかつＶＣＯへ印加される
。ＶＣＯ信号の周波数がＷＯＯへ入力された電圧に依存
するので，誤差信号は，入力信号と出力信号の周波数差
を減じる方向に出力信号周波数を変化させる。

ＰＬＬの帯域幅を選ぶことは，帯域幅が性能にかなり影
響するせいで設計限界を表わす。ＰＬＬの帯域幅を狭く
すると支配プロセスを遅くする。

すなわち出力信号を入力信号にロックするためＫより長
い時間が必要になる。また、出力信号がロックされる入
力信号の周波数範囲が狭くなる。しかしながら、狭くな
った帯域幅はＰＬＬの雑音除去特性を改善する。従って
，選ばれた帯域幅は高い雑音除去特性を呈する狭い帯域
幅と。

入力周波数の広い範囲に亘って速い同期をきる広い帯域
幅との妥協を表わす。

ｇｐｃ特許第＆　／．４４７　、７号は仁の帯域幅選択
のジレンマを克服するための手段を開示する。このＢＰ
Ｏ特許は，一つの帰還ループ，すなわち可変周波数出力
信号を基準信号に同期させるための初期値設定帰還ルー
プと、この同期がとられた後で出力信号を入力信号に同
期させるための主帰還ループとを有する位相ロック・ル
ープを開示する。ｖａｏＦ′ｉ積分器と協働して可変周
波数用カイバ号を発生する。ＶＣＯおよび積分器は主帰
還ループと初期値設定帰還ループの両方に共通の４′１
乍成部品である。主帰還ループは狭い帯域幅を持ち、初
期値設定帰還ループは広い帯域幅を持つ。基準信号は入
力信号の周波数に大体等しい周波数を持つ。動作時、初
期値設定帰還ループでは、基準信号の周波数は出力信号
の周波数と比較されて誤差信号が発生される。周波数ず
れ検出器は誤差信号に応答して一つの状態を持つスイッ
チング制御信号を発生し、このスイッチング制御信号の
状態は誤差信号に依存する。スイッチング制御信号に応
答するスイッチは、基準信号と出力信号の周波数差が大
きい時に初期値設定帰還ループを積分器およびＶＯＯへ
選択的に接続する。この周波数差が小さい時にスイッチ
は主帰還ループを積分器およびＶＣＯへ選択的に接続す
る。従って、広い帯域幅の初期値設定帰還ループは、基
準信号の周波数に等しくなるまで出力信号の周波数を調
節する。その後、狭い帯域幅を持つ主帰還ループが動作
される。誤差信号は入力信号と出力信号の周波数差を表
わす。ＶＣＯはこの誤差信号に応答して出力信号に入力
信号を正確に追従させる。コ重動作モードを提供するこ
とにより、この発明は広い帯域幅と狭い帯域幅との両方
を持つＰＬＬの利点を呈する。

実際の動作時には、ＥＰＣ特許の周波数ずれ検出器は、
主帰還ループが動作している時すなわち出力信号が入力
信号へ既にロックされた時に初期値設定帰還ループを不
適切に再動作させることが分った。これは、もちろん、
主帰還ループを不動作にし、入力信号と出力信号の同期
をなくさせた。この問題は、入力信号の雑音が多い時に
起った。雑音によって生じられる出力信号の位相ジッタ
は１周波数ずれ検出器を誤ってトリガし、これにより初
期値設定帰還ループを動作させる。

発明の目的 この発明の目的は、たとえ入力信号が雑音で埋没されて
も入力信号を正確に追従する出力信号を発生できる位相
ロック・ループを提供することである。

発明の構成 この目的に鑑み、この発明は、交流入力信号の周波数ず
れの検出仕方を改善した位相ロック・ループであって、
前記交流入力信号の周波数および位相にロックされるべ
き周波数および位相を持つ出力信号を供給する発揚器と
、狭い帯域幅を持ち、前記出力信号と前記入力信号の位
相差を検出してこれに応答した差信号を発生するための
位相検出手段と、第１基準信号を供給する手段と、前記
出力信号と前記第１基準信号を混合してこれに応答した
第１混合信号を発生するための第１ミキサと、前記差信
号と前記第７混合信号を前記発損器へ選択的に印加して
可変周波数の前記出力信号の周波数および位相を制御す
るためのスイッチと、前記出力信号を遅延させる遅延回
路と、遅延させられた出力信号と前記第１基準信号を混
合してこれに応答した第２混合信号を発生するための第
一ミキ丈と。

を備えたものにおいて、前記第１混合信号および前記第
２混合信号に応答してこれらの間に成る位相差を与える
ためのレベル検出手段と、このレベル検出手段に応答し
、前記第１混合信号と前記第１混合信号を論理的に関係
付けてこれらに応答した第１論理信号および第２論理信
号を発生するための論理回路と、前記第１論理信号およ
び前記第２論理信号に応答し、前記出力信号の周波数と
前記第１基準信号の周波数との差を表わす周波数の７リ
ツプ７０ツブ信号を供給するクリップ７０ツブと、前記
フリッグフロツブ信号に応答してその周波数を表わす誤
差信号を発生するための周波数検出手段と、前記誤差信
号に応答し、前記誤差信号が所定値を超える時に第１状
態にあるが前記誤差信号が前記所定値を超えない時には
第１状態にあるスイッチング信号を発生するための閾値
検出手段と、を設け、前記スイッチは前記スイッチング
信号に応答して、前記所定値を超えた場合に前記第１混
合信号を前記発振器へ入力きせ、逆に前記所定値を超え
ない場合に前記差信号を前記発振器へ入力させるように
なっている。ことを特徴とする位相ロック拳ループ、に
ある。

位相ロックリープは、雑音の多い入力信号のための教養
したロック性能を提供する。位相ロック・ループの目的
は、可変周波数出力信号の位相を入力信号の位相に同期
させることである。位相を同期させると、入力信号と出
力信号が確実に同じ周波数を持つことになる。狭い帯域
幅を持つ主帰還ループまたは広い帯域幅を持つ初期値設
定帰還ループと協働して、電圧制御発掘器は可変周波数
出力信号を発生する。基準信号は、入力信号の周波数に
大体等しい周波数を持つ。初期値設定帰還ループでは、
出力信号の周波数は基準信号の周波数と比較されて誤差
信号を発生する。電圧制御発振器はスイッチを通して誤
差信号に応答する。この誤差信号は。

出力信号の周波数が基準信号の周“波数に等しくなるよ
うに、出力信号の周波数を変化ζせる。

出力信号の周波数と基準信号の周波数との差が所定限界
よりも小さい時に１周波数ずれ検出器はスイッチを状態
変化させる。電圧制御発揚器は主帰還ループの位相検波
器に応答する。この位相検波器は出力信号と入力信号の
周波数を比較してその差を表わす信号を発生する。出力
信号はスイッチを通して電圧制御発掘器へ入力され、出
力信号の周波数および位相を入力信号の周波数および位
相に正確にロックするようになっている。雑音の多い入
力信号によって生じられた位相ジッタを出力信号がうけ
る時に１周波数ずれ検出器は初期値設定帰還ループを誤
って再動作（そして主帰還ループを不動作）させること
がない。

正論理および正アースが第１図〜第３図の説明全体を通
じて利用されるので、２進数ｌはアース電位で表わされ
かつコ進数θは負電位で表わされる。

この発明は添付図面についての以下の説明からもつと簡
単に明らかとなるだろう。

／′ ／ ／ ２／ ／ ／ ７、／ ／′ ／′ 、／ ／ 発明の実施例（第１図） 第１図は、入力信号ｖ１ｎの位相にロックされた位相（
および従って周波数）を持つ出力信号ＶＯｕｔを発生す
るための位相ロック・ループｌＯを示す。ＶＯｕｔは電
圧制御発振器１２によって発生され、Ｖｏｕｔの周波数
および位相は電圧制御発振器／コの入力端子／Ｊへ印加
された制御電圧によって決定される。この制御電圧は、
２つの帰還ループすなわち第１位相検波器／＆から成る
主帰還ループと第２位相検波器−ｇから成る初期値設定
帰還ループのどちらか一方を選択して動作させることに
よって供給される。第２位相検波器−ｇに応答する周波
数ずれ（ｏｆｆ−ｆｒθｑｕθｎｅｙ）検出器Ｊコに応
答して、スイッチＪ４（は一つの帰還ループのうちのど
ちらが動作して電圧制御発振器／コをその入力端子１３
で制御するかを決定する。ＶＯｕｔとｖｌｎの周波数差
が所定限界よりも上である時に初期値設定帰還ループは
動作する。この初期値設定帰還ループは、広い支配範囲
すなわちＶｏｕｔをＶｉｎに近い基準周波数にロックで
きる周波数範囲を提供するための広い帯域幅を持つ。主
帰還ループは、位相ロック・ループ／θのための改善し
た雑音除去性能を提供するための狭い帯域幅を持ち、か
つＶＯｕｔとＶｉｎの周波数差が所定限界よりも下であ
る時に動作する。

第１Ｍから理解できるように、主帰還ループではＶｏｕ
ｔが第１位相検波器／ダへ入力される。

この第一位相検波器２ｇＩはｖＯｕｔとＶｉｎの位相差
を検出するためにＶｉｎにも応答する。第１位相検波器
／ダは位相差に応答して差信号を発生し、この差信号は
スイッチ、？ｌＩを通して電圧制御発振器／コへその入
力端子／３で選択的に入力される。その際、スイッチ３
１は、Ｖｏｕｔの周波数とｖｌｎの周波数との差が所定
限界よりも下である時だけｓ　Ｖｏｕｔの周波数および
位相を制御する。

スイッチ３グの動作は後でもつと詳しく説明する。

初期値設定帰還ループでは、ＶＯｕｔが第一位相検波器
２ｇへ入力される。この第一位相検波器２ｇの内部では
、Ｖｏｕｔが信号処理回路／Ｓを通して第１ミキサ１６
と遅延回路／ざとへ入力される。第１ミキサ／６および
第１ミキサ／６は第１基準信号Ｖｒｅｆ　／にも応答す
る。分周器２乙もＶｒｅｆ　／に応答して第２基準信号
ｖｒθｆコを発生する。第３ミキサココは第１ミキサ／
乙およびＶｒｅｆλに応答し、第１ミキサ／６は第１ミ
キサ／６およびＶｒｅｆコに応答する。信号処理回路ｌ
Ｓ１第１ミキサ／６、第３ミキサーλ、遅延回路／ｇ。

第一ミキサコＯ１第ダミキサーｌおよび分周器コロは第
−位相検波器−Ｓを構成する。第２位相検波器−２５は
ＶＯｕｔとＶｒｅｆｌ＋ｖｒθｆコの位相差を検出し、
ｖｒｅｆｌの周波数＋ｖｒｅｆ　２の周波数がＶｉｎの
周波数に大体等しい。第一位相検波器２ｇは、Ｖｒｅｆ
　／の周波数＋ＶｒｅｆＪの周波数とＶｏｕｔの周波数
との差を表わす信号Ｖｅ／を発生する。この信号Ｖｅ／
はスイッチＪ’ｌを通して電圧制御発生器／−へその入
力端子／Ｊで選択的に入力される。その際、スイッチ３
グは、ｖｏｕｔの周波数とＶｒｅｆ　／の周波数＋ｖｒ
θＬ２の周波数との差が所定限界よりも上である時にＶ
Ｏｕｔの周波数および位相を制御する。

第２位相検波器−ｇの動作は下記のとおりである。Ｖｒ
ｅｆ　／の周波数が分周器コロで分周されてＶｒｅｆコ
を発生することにまず注目されたい。

第１ミキサ１６はｖｒｅｆｌとｖｏｕ’ｔ、の周波数差
を決定してそれを表わす出力信号を発生する。第３ミキ
サ、２コでは、Ｖｒｅｆコと第１ミキザ１６からの出力
信号とが混合されて信号■ｅｌすなわち混合された両信
号の周波数差を表わす第１誤差信号を発生する。Ｖｏｕ
ｔに応答する遅延回路／ｇははＶｏｕｔを少し遅らせて
反転させる。遅延かつ反転させられたＶＯｕｔとＶｒｅ
ｆ　／は第１ミキサ／６で混合されて、混合した両信号
の周波数差を表わす出力信号を発生する。第１ミキサコ
グは、第２ミキサコＯからの出力信号の周波数とＶｒｅ
ｆ２の周波数との差を表わす第一誤差信号■ｅλを発生
する。”ｅ／およびｖｅ２は両方共ｖｒｅｆ　／＋　Ｖ
ｒｅｆ２とＶＯｕｔの周波数差を表わす低い周波数で少
しひずんだ正弦波である。ＶθｌとＶｅＪは第２図に示
されるように大体逆相関係にある。

この発明の一実施例では、Ｖｉｎ　Ｆｉｒ、コＭＨｚに
近い周波数を有し、ｖｒｅｆｌは！　ＭＨ２の極端に正
確な周波数を有し、そしてＶｒｅｆ　２はｖｒｅｆｌを
ユＳで割ってコ００　ｋＨｚ　の周波数を有する。ＶＯ
ｕｔと基準信号の混合は、極端に正確な５ＭＨｚ周波数
源の入手可能性のせいで、一つの混合段（すなわち、第
１ミキサ１６および第一ミキサーθから成る第１段並び
に第３ミキサココおよび第１ミキサ／６から成る第一段
）で行われる。他の実施例では、３段以上の混合段もし
くは単一の混合段を、使用周波数および正確な周波数源
の入手可能性に応じて、使用することができる。また、
遅延回路／ｌはＶＢ２とＶｅＪの位相差および反転を与
えるためだけに働くことに注目されたい。従って、他の
実施例では、遅延回路／ｇはｖｒｅｆｌが入力されるよ
うに組み換えられ、その場合第１ミキサ１６は遅延回路
／１の出力に応答する。この実施例では第一ミキサーθ
がＶｏｕｔに応答する。

第７図の周波数ずれ検出器３コの説明を続けると、第１
レベル検波器３６はＶｅ／に応答して方形波信号■θｑ
／を発生し、第一レベル検波器３ｇは■θコに応答して
方形波信号ＶｓｑＪを発生する。

ｖＦ３ｑ／と■Ｅ］ｑ２は論理回路弘θで組み合わされ
て一つの出力信号ＶＬ／およびＶｊ、−が発生される。

フリップフロップ（Ｆ／Ｆ　）　ｌＩｕは、その反転セ
ット入力端子がＶＬ／に応答し、そしてその反転リセッ
ト入力端子がＶｊλに応答する。フリップフロップ９２
は方形波信号Ｖｆｆを発生し、このＶｆｆは微分器／整
流器グ３へ入力される。積分器＋ｇは微分器／整流器グ
３の出力端子に接続され、シュミット・トリガ回路ｑ６
は積分器ｌの出力端子に接続される。シュミット・トリ
が回路ダ６は、スイッチｊｆを制御面するためのスイッ
チング信号ｖＢｗを発生する。第１レベル検波器Ｊ６、
第二しベル検波器Ｊｇ、論理回路グθ、フリツブフロツ
ブグコ、微分器／整流器４ｔ３、積分器ｌＩ＜ｃおよび
シュミット・トリガ回路ダ乙は周波数ずれ検出器Ｊコを
構成する。

周波数ずれ検出器３コの動作は下記のとおりである。第
１レベル検波器３６は第１誤差信号すなわち正弦波信号
ＶＥ、／をＶｓｑ／に変換し、このｖ８ｑ／はもしＶｏ
ｕｔが位相ジッタでｉずまされるならば各パルスの前縁
および後縁にチャックを持ち得る。位相ジッタはＶｉｎ
に雑音が多い時に存在する。■ｅ／とＶθｑ／は両方共
第−図に示されている。第１レベル検波器３６は■ｅコ
に応答してｖｓ（Ｉ　Ｊを発生する。■８ｑ／と同様に
、ＶｓｑＪも各パルスの前縁および後縁にジッタを持ら
得る。ＶｓｑＪも第一図のタイミング・チャート図に示
されている。Ｖθｌとｖｓ２の位相差は第１レベル検波
器３Ａおよび第コレベル検波器３１！：による処理中維
持されるが、逆相関係は無くなる。従って、■ｓｑ／は
Ｖｓｑ　、ｉかられずかに位相はずれ状態にある。

上述したように、ｖ８ｑｌおよびＶ　ｅｑ　２のパルス
に関連したチャックは周波数ずれ検出器３２の動作を不
適切にし、これによりＶ８Ｗを間違って状態変化させる
ことができる。例えば％　ｖｂｕｔがＶｉｎに既に同期
されている時に、チャックは初期値設定帰還ループを動
作させるが、主帰還ループを動作させない。論理回路グ
０およびフリップフロップｌ−はこの問題を除く。

論理回路ｑｏ内で、ＶＬ／　（！：　Ｖｊ、ｉはＶＳｑ
　／とＶＳｑ、１の算術演算によって発生される。ｖＬ
／は■ｓｑ、２とｖＳｑ／の逆数との論理和である。■
Ｌ／は論理回路ｌＩＯの第１出力端子に存在してフリッ
プフロップダコの反転セット入力端子へ入力される。■
Ｌコはｖ８ｑ／とｖ８ｑ２の逆数との論理和であり、論
理回路ｙｏの第１出力端子に供給されてフリップフロラ
ブダ−の反転リセット入力端子へ入力される。ｖＬ／と
ＶＬユは両方共第−図に示されている。フリツプフロツ
ブダコの作用により、ｖＬ／およびＶＬユは、前縁と後
縁のどちらにもチャツタを持たない方形波信号（Ｖ４ｒ
　）に変換される（第２図参照）。Ｖｆｆは、一度遷移
したならば、ＶＯｕｔが１ｇ００移相（正か負に）する
までもう一度遷移できない。Ｖｓｑ　／およびＶＳｑ−
の前線チャツタおよび後縁チャツタによって誘起された
位相ジッタ（Ｖｏｕｔ中）は従って除去された。その理
由は、１ｇ００移相を起させるのに充分な大きさのジッ
タ成分をＶｏｕｔが含むことはありそうもないからであ
る。

Ｖｆｆの周波数は、Ｖｏｕｔの周波数と■ｒθｆ／の周
波数＋■ｒｅｆコの周波数との差を表わす。Ｖｆｆに応
答して微分器／整流器ｌＩ３はＶｆｆの各正遷移のため
の電流パルスを発生し、積分器１Ｉ４Ｉはこの電流パル
スを積分する。積分器＜＜ｐは、長期間に亘って積分す
るので、雑音に敏感でない周波数／電圧変換回路である
。Ｖｆｆが時々偽遷移するが、長期間の平均値には殆ど
影響しないので、Ｌｗを間違って状態変化させることは
ない。

積分器１ＩＩＩの出力信号はシュミット・トリガ回路ダ
６へ入力される。積分器１ＩＩＩの出力信号がシュミッ
ト・トリガ回路ｌＩｔ、のトリップ閾値電圧を超えると
、ｖｅｗは高レベルになる。Ｖｏｕｔのの周波数がＶｒ
ｅｆ　ｔ　＋　Ｖｒｅｆコの周波数に等しくされると、
積分器４ｔりの出力信号はシュミット・トリガ回路ダ乙
のトリップ閾値よ）も下がシそしてＶＥＩＷは低レベル
に低下する。

スイッチ３弘の第１入力端子はｖｅｉに応答する。スイ
ッチ３弘の第一入力端子は第１位相検波器／４１からの
出力信号に応答する。スイッチＪダの出力端子は、ｖｅ
ｉと第１位相検波器／４からの出力信号とに選択的に応
答する。電圧制御発振器／λの入力端子１３はスイッチ
Ｊ１の出力端子に応答する。周波数ずれ検出器３コによ
って発生されてスイッチＪ１の第３入力端子へ人力され
るスイッチング信号”ＥＩＷは、スイッチ３ダへの一つ
の入力信号のどちらがスイッチ３ｑの出力端子へ印加さ
れるかを決定する。

Ｖ８Ｗが高レベル状態にあると、スイン−ｆ　ｊ　ｌの
第１入力端子（すなわちＶ。／）がその出力端子へ接続
される。ｖｓｗの高レベル状態は、ｖｏｕｔの周波数と
Ｖｒｅｆ　／の周波数＋ｖｒｏｆλの周波数との差が所
定限界を超えたことを示す。これは初期値設定帰還ルー
プを動作させる。このモードでは、ｖｅｉがスイッチ３
’ｌを通して電圧制御発振器／コへ入力され、Ｖｏｕｔ
の周波数をｖｒｅｆｌの周波数十Ｖｒｅｆコの周波数に
等しくさせる。ｖｅｗが低レベル状態にあると、スイッ
チｊ４！の第一入力端子（すなわち第１位相検波器／り
からの出力信号）はその出力端子へ接続される。ＶＥＩ
Ｎの低レベル状態は、主帰還ループが動作されてＶｏｕ
ｔをｖｉｎに正確に同期させ得るようｌこ、ｖｏｕｔの
周波数がｖｒｅｆｌの周波数＋Ｖｒｅｆコの周波数に等
しいことを示す。第１位相検波器／４（からの出力信号
はスイッチＪ４’を通して電圧制御発振器ｌコへ入力さ
れｓ　ＶｏｕｔをＶｉｎに同期させる。

この発明の他の実施例では、第１位相検波器／４Ｉの出
力端子は電圧制御発振器ｌコへ永久接続することができ
る。第１位相検波器／４の出力信号がｖｅｉよりも低い
レベルにあるので、上述した出力信号は初期値設定プロ
セスに干渉しない。この実施例では、スイッチＪダは■
。／を電圧制御発振器ｌ二の入力端子１３へ印加し、ま
た入力端子／Ｊから除去するためだけに利用される。

第２位相検波器λｇおよび 第３図は、第２位相検波器２ｇおよび周波数ずれ検出器
３コの回路図を示す。コンデンサｑｇは、その第７端子
がＶｏｕｔに応答し、第２端子がインバータＳＯの入力
端子へ接続されている。

インバータＳＯの出力端子は、コンデンサｓｌＩを介し
てインバータ５乙の入力端子へ接続されている。インバ
ータＳθの出力端子はその入力端子へも抵抗！−を介し
て接続されている。インバータｊ６の出力端子はインバ
ータ６θの入力端子へ接続されている。インバータＳ乙
の出力端子はその入力端子へも抵抗！［を介して接続さ
れている。インバータＳθ、５６および６０並ひにその
関連抵抗およびコンデンサは、第一位相検波器コｇの信
号処理回路ｉｓを構成する。

この信号処理回路／ｊは、アナログ信号であるＶＯｕｔ
を、位相ロック・ループｉｏのデジタル回路による処理
に適したデジタル信号に変換する。

インバータ６０の出力端子はインバータ６コの入力端子
へ接続されている。このインバータ６．２は、遅延回路
／ｇになり、Ｖｏｕｔｌｒ、遅延させるだけでなく反転
もさせる。その結果、上述したように、■ｅλはＶ　ｅ
　／と大体逆相になる。後述するように、第一レベル検
波器３ｇの内部で再反転が起って■ｃｌｑ　／およびｖ
８ｑ２の極性関係を適当なものにする。

インバータ６０の出力端子は排他的ＯＲゲート６グの第
７入力端子へ接続されている。排他的ＯＲゲート４１１
の第一入力端子はｖｒｅｆｌに応答する。排他的ＯＲゲ
ート６４！は第１ミキサ１６−となる。インバータ６．
２の出力端子は排他的ＯＲゲート６乙の第１入力端子へ
接続され−その第一入力端子はｖｒｅｆ　／に応答する
。排他的ＯＲゲート６６は第２位相検波器−ｇの第２ミ
キサコＯになる。排他的ＯＲゲートは、その肉入力信号
が一致しない時だけその出力信号が一進数ｌであるので
、検出器として利用でき、これにより排他的ＯＲゲート
出力信号の周波数はその入力端子における両信号の周波
数差に等しい。排他的ＯＲゲート６弘および６６はこの
ようにして使用される。

排他的ＯＲゲート６ケの出力端子は排他的ＯＲゲートＡ
ｇの第１入力端子へ接続されている。

排他的ＯＲゲートＡｇの第２入力端子は分周器２６が発
生したＶｒｅｆ　：１に応答する。排他的ＯＲゲート６
乙の出力端子は排他的ＯＲゲート７０の第１入力端子へ
接続されている。排他的ＯＲゲート７０の第一入力端子
はＶｒｅｆコに応答する。排他的ＯＲゲート６ｇおよび
７０は周波数検出器としても働く。

排他的ＯＲゲート６ｇの出力端子は直４１１接続された
抵抗７２および７１を介して演算増幅器ｇざの非反転入
力端子へ接続されている。排他的ＯＲゲート７θの出力
端子は直列接続された抵抗ｇ４Ｉおよびｇ６を介して演
算増幅器９０の反転入力端子へ接続されている。抵抗７
２と７ダの接続点はコンデンサ７６を介してアースへ接
続され、抵抗を弘とｇ６の接続点はコンデンサｇｏを介
してアースされ、抵抗７４’と演算増幅器ｇｇの非反転
入力端子との接続点はコンデンサ７ｇを介してアースへ
接続され、抵抗ｇ６と演算増幅器９０の反転入力端子と
の接続点はコンデンサｇ２を介してアースされている。

排他的ＯＲゲート６ｇ並びにこれと関連した抵抗および
コンデンサは第３ミキサココを構成し、排他的ＯＲアゲ
−７（７並びにこれと関連した抵抗およびコンデンサは
第３ミキサココを構成する。

演算増幅器ｇｇの非反転入力端子へ供給される信号は第
１図について説明したｖｅｌであり、そして演算増幅器
９０の反転入力端子へ印加される信号は第１図について
説明したＶＦ６コであることに注目されたい。ｖｅコが
演算増幅器ｔｏの反転入力端子へ印加されかつｖｅｌが
演算増幅器ｇざの非反転入力端子へ印加されるので、■
ｅコはＶ。ｌに対して反転される。この反転は、インバ
ータ６λ（すなわち遅延回路７ｇ）について前述した反
転を補償する。

演算増幅器ｇｇの反転入力端子は、抵抗９コを介して電
源電圧ｖ６へ接続され、かつ抵抗跡を介してアースに接
続されている。抵抗９４’と演算増幅器ｇｇの反転入力
端子との接続点は演算増幅器９０の非反転入力端子へ接
続されている。演算増幅器ｇざおよびその関連抵抗は第
１レベル検波器３６を構成する。第一レベル検波器Ｊｌ
ｌは演算増幅器９０および抵抗９’ｌから構成される。

Ｖｓｑ　／は演算増幅器ｇｇの出力端子に存在し、ＮＡ
ＮＤゲート９６の第１入力端子はｖ８ｑｌに応答する。

ＮＡＮＤゲートグーの第一入力端子はアースに接続され
ている。ＮＡＮＤゲート９６の第１入力端子は、抵抗１
００を介してアースに接続され、かつダイオード１０ｇ
のアノード端子へ接続されている。

演算増幅器９０はその出力端子にＶｓｑＪを発生する。

ＮＡＮＤゲー）グーｆの第１入力端子はＶｓｑＪに応答
する。ＮＡＮＤゲー）グーの第一入力端子はアースに接
続されている。ＮＡＲＤゲー）グーｆの第１入力端子は
、抵抗ｉｏａを介してアースに接続され、かつダイオー
ド／θ６のアノード端子へ接続されている。

ＮＡＮＤゲート９６の出力端子はダイオード１０１１の
アノード端子へ接続され、そのカソード端子はダイオー
ド１０１．のカソード端子へ接続されている。ＮＡＮＤ
ゲートグーｆの出力端子はダイオード／１０のアノード
端子へ接続され、そのカソード端子はダイオード１０ｇ
のカソード端子へ接続されている。ダイオードＩＯ’ｌ
と１０６の接続点は抵抗ｌ／コを介してＶθへ接続され
、ダイオード１０ざと／１０の接続点は抵抗／／４！を
介してｖ８へ接続されている。ＮＡＮＤゲート９６およ
び９５、ダイオード／θ４’、１０１．，１０ｇおよび
／１０並びに関連抵抗は、周波数ずれ検出器Ｊｕの論理
回路ａＯを構成する。ダイオード１００と１０６の接続
点における信号は第１図においてＶＬ／と表われ、ダイ
オードｔｏｇとｉｉｏの接続点における信号は第１図に
おいてｖＬＪと表われる。

ＮＡＮＤゲートグー４．１１ｇの第１入力端子はそれぞ
れＶＬ／、ｖＬＪに応答する。ＩＪＡＮＤゲー）／グー
の第一入力端子はＮＡＮＤゲートグーｇの出力端子へ接
続され、ＮＡＮＪＪゲー）　グーｇの第一入力端子はＮ
Ａ旧〕ゲグー／／ｌ、の出力端子へ接続されている。Ｎ
ＡＮＤゲートグー６および１１ｇは周波数ずれ検出器３
．２のフリップフロップｑコヲ構成する。ＮＡＮＤゲー
）グー／Ａの第７入力端子は第１図においてフリップフ
ロップｌＩコの反転セット入力端子と称され、ＮＡＮＤ
ゲートグーｇの第１入力端子は第１図においてフリップ
フロップｌＩＪの反転リセット入力端子と称される。

ＮＡＮＤゲートグー６の出力端子での信号は第１図にＶ
ｆｆと表わされる。コンデンサ／コＯの第１端子はＶｆ
ｆ　ｌこ応答する。コンデンサ／、２θの第一端子は並
列接続の抵抗ｌ−一およびダイオ−トン、２ぐを介して
ｖｅへ接続され、この時ダイオード／コグのカソード端
子がＶＢに接続されるのである。コンデンサ／−〇の第
一端子はトランジスタ／コロのベース端子へも接続され
ている。トランジスタ／コロのコレクタ端子は抵抗／Ａ
ｇを介してＶＢへ接続され、エミッタ端子は並列接続の
コンデンサ／３θおよび抵抗１３ユを介してアースへ接
続されている。コンデンサ／コＯ１抵抗／ココおよびダ
イオード／２’ｌは微分器／整流器ＱＪを構成し、トラ
ンジスタ／コロ並びに関連抵抗およびコンデンサは積分
器グｌを構成する。

トランジスタ／コロのエミッタ端子は演算増幅器／Ｊｌ
ｌの反転入力□端子へ接続され、その非反転入力端子は
抵抗ｉｑｏを介してアースに接続されかつ抵抗／３６を
介してＶ、に接続されている。演算増幅器／３１１の出
力端子はその非反転入力′端子へ抵抗７３ｇを介して接
続されている。

発明の効果 第１図について詳しく説明したＶＢＷは演算増幅器／３
１７の出力端子に供給される。周波数ずれ検出器３コの
シュミット・トリが回路ダ６は演算増幅器／Ｊ’ｌおよ
びその関連抵抗から成る。

第１図について説明したように、演算増幅器／３１１の
出力端子が高レベル状態にある時に、初期値設定帰還ル
ープは動作してＶｏｕｔの周波数をｖｒｅｆ／の周波数
＋■ｒｅｆコの周波数に等しくする。演η、増幅器／Ｊ
Ｑの出力端子が低レベル状態にある時に、主帰還ループ
は動作してＶｏｕｔの位相をｖｉｎの位相に正確に同期
させる。

【図面の簡単な説明】

第１図はこの発明の位相ロック・ループのブロック図、
第一図は第１図に表わした種々の信号の一時的な関係を
示すタイミング・チャート図、第３図は第１図の位相ロ
ック・ループの一部を示す回路図である。 １０ｋｉ位相ロック・ループ、／コは電圧制御発振器、
／４！は位相検出手段としての第１位相検波器、１６は
第１ミキサ、３４Ｉはスイッチ、ｔｇは遅延回路、２０
は第コミキサ、３６は第１レベル検波器、３Ａ′は第１
レベル検波器、ｌθは論理回路、グコはフリップフロッ
プ、４！Ｊと＜ｚ＋は周波数検出手段としての微分器／
整流器と積分器、ｌＩ６は閾値検出手段としてのシュミ
ット・トリガ回路、６コは反転バッファ素子としてのイ
ンバータ、６μおよび６Ａは排他的ＯＲゲート、ココは
第コミキサ、２ケは第ダミキサ、６ｇおよび７０は排他
的ＯＲゲート、ｇｇおよびｑｏは反転手段としての演算
増幅器、１０１１およびｌθ６並びに１０８およびｉｉ
ｏは合計手段としてのダイオードである。 特許出願人代理人　　曽　我　道　照

Claims (1)

1. 【特許請求の範囲】 ／　交流入力信号の周波数ずれの検出仕方を改善した位
   相ロック・ループであって、−前記交流入力信号の周波
   数および位相にロックされるべき周波数および位相を持
   つ出力信号を供給する発掘器と、　　　　　　・狭い帯
   域幅を持ち、前記出力信号と前記入力信号の位相差を検
   出してこれに応答した差信号を発生するための位相検出
   手段と。 第１基準信号を供給する手段と。 前記出力信号と前記第１基準信号を混合して仁れに応答
   した第１混合信号を発生するための第１ミキサと。 前記差信号と前記第１混合信号を前記発振器へ選択的に
   印加して可変周波数の前記出力信号の周波数および位相
   を制御するためのスイッチと。 前記出力信号を遅延させる遅延回路と。 遅延させられた出力信号と前記第１基準信号を混合して
   これに応答した第コ混合信号を発生するための第ａミキ
   サと。 を備えたものに詔いて。 前記第１混合信号および前記第コ混合信号に応答してこ
   れらの間に成る位相差を与えるためのレベル検出手段と
   、 このレベル検出手段に応答し、前記第７混合信号と前記
   ＠コ混合信号を論理的に関係付けてこれらに応答した第
   １論理信号および第ａ論理信号を発生するための論浮回
   路と。 前記第１論理信号および前記第２論理信号に応答し、前
   記出力信号の周波数と前記第１基準信号の周波数との差
   を表わす周波数の７リツグ７ｏツブ信号を供給するフリ
   ップフロップと。 前記フリップフロップ信号釦応答してその周波数を表わ
   す誤差信号を発生するための周波数検出手段と。 前記誤差信号に応答し、前記誤差信号が所定値を超える
   時に第１状態にあるが前記誤差信号が前記所定値を超え
   ない時には第２状態にあるスイッチング信号を発生する
   ための閾値検出手段と、 を設け。 前記スイッチは前記スイッチング信号に応答して、前記
   所定値を超えた場合に前記第１混合信号を前記発据器へ
   入力させ、逆に前記所定値を超えない場合に前記差信号
   を前記発娠器へ入力させるようになっている。 ことを特徴とする位相ロック・ループ。 ２　遅延回路が反転バッファ素子を含む特許請求の範囲
   第１項記載の位相ロック・ループ。 ３　第１ミキサは、出力信号に応答する第１入力端子、
   第１基準信号に応答する第一入力端子および出力端子を
   有する排他的ＯＲゲートを含み、そして論理回路は前記
   出力端子へ接続される特許請求の範囲第１項または第２
   項記載の位相ロック・ループ。 タ　第コミキサは、遅延させられた出力信号に応答する
   第１入力端子、第１基準信号に応答する第一入力端子お
   よび出力端子を有する排他的ＯＲゲートを含み、そして
   論理回路は前記出力端子へ接続される特許請求の範囲第
   １項記載の位相ロック・ループ。 ま　第一基準信号と。 第１ミキサと論理回路の間に置かれ、第１混合信号と前
   記第一基準信号を混合してこれに応答した＠３３混信号
   を発生するための第３ミキサと。 を含み。 第１基準信号の周波数と前記第一基準信号の周波数との
   和が入力信号の周波数に大体等しく。 前記論理回路が前記第３混合信号に応答する。特許請求
   の範囲第１項ないし第ダ項のいずれか記載の位相ロック
   ・ループ。 乙　第３ミキサは、第１混合信号に応答する第１入力端
   子、第一基準信号に応答する第一入力端子および出力端
   子を有する排他的ＯＲゲ−４を含み、論理回路は前記出
   力端子へ接続される特許請求の範囲第３項記載の位置ロ
   ック・ループ。 Ｚ　第コミキサと論理回路の間に置かれ、第一混合信号
   と第一基準信号を混合してこれに応答した第ダ混合信号
   を発生するための第ダミキサを含み、前記論理回路が前
   記第ダ混合信号に応答する特許請求の範囲第３項または
   第６項記載の位相ロック・ループ。 よ　第ダミキサは、第一混合信号に応答する第１入力端
   子、第一基準信号に応答する第一入力端子および出力端
   子を有する排他的ＯＲゲートを含み、論理回路は前記出
   力端子へ接続される特許請求の範囲第７項記載の位相ロ
   ック−ループ。 デ　レベル検出手段は第１ミキサと論理回路の間に置か
   れた第１レベル検波器を含み、この第１レベル検波器は
   第１混合信号に応答してこれを第１方形波信号に変換し
   、前記論理回路は前記第１方形波信号に応答する特許請
   求の範囲第１項または第一項記載の位相ロックのループ
   。 １０　　レベル検出手段は第コミキサと論理回路の間に
   置かれた第２レベル検波器を含み、この第コレベル検波
   器は第一混合信号に応答してこれを第一方形波信号に変
   換し、前記論理回路は前記第一方形波信号に応答する特
   許請求の範囲第１項、第２項または第９項記載の位相ロ
   ック・ループ。 ｌｉ　　第１レベル検波器は、第１混合信号に応答して
   第１反伝信号を発生するための第１反転手段を含む特許
   請求の範囲第９項記載の位相ロック−ループ。 ｌｉ　　論理回路は、第１反伝信号と第一混合信号の論
   理和をとって第１論理信号を発生するための第７合計手
   段を含む特許請求の範囲第１／項記載の位相ロック・ル
   ープ。 １３　　第コレペル検波器は、第一混合信号に応答して
   第一反転信号を発生するための第コ反転手段を含む特許
   請求の範囲第１θ項記載の位相ロック・ループ。 ／弘　論理回路は、第２反転信号と第１混合信号の論理
   和をとって第２論理信号を発生するための第２合計手段
   を含む特許請求の範囲第。 ７６項記載の位相ロックリープ。 ｌｊ　　フリップフロップは、第１論理信号に応答する
   反転セット入力端子および第２論理信号に応答する反転
   リセット入力端子を有するＳ−Ｒ型フロップ７０ツブで
   ある特許請求の範囲第１項、第一項、第９項または第１
   Ｏ項記載の位相ロック・ループ。 ／４　　周波数検出手段は、クリップフロツブ信号の周
   波数を表わす誤差信号を発生するための周波数／電圧変
   換器を含む特許請求の範囲第１項または第一項記載の位
   相ロック・ループ。 ７２　周波数／電圧変換器は、７リツプ７０ツブ信号を
   積分しかつこれに応答して誤差信号を発生するための積
   分器を含む特許請求の範囲第７６項記載の位相ロック・
   ループ。 ｌよ　閾値検出手段は、誤差信号に応答してスイッチン
   グ信号を発生するためのシュミット・トリガ回路を含む
   特許請求の範囲第１項、第一項、第７４項または第１６
   項記載の位相ロック・ループ。 １９　　第１基準信号の周波数が入力信号の周波数に大
   体等しい特許請求の範囲第１項才たけ第４項記載の位相
   ロックリープ。 諏　第１混合信号の周波数は、第７基準信号の周波数か
   ら出力信号の周波数を引いたものに等しい特許請求の範
   囲第１項、第２項または第１９項記載の位相ロック・ル
   ープ。 コ／、　第一混合信号の周波数は、第１基準信号の周波
   数から出力信号の周波数を引いたものに等しい特許請求
   の範囲第１項、第一項または第１？項記載の位相ロック
   ・ループ。