JPS595751A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は入力信号に同期した信号を発生する位相同期回
路（以下ＰＬＬと云う）で、特に同期引込み時間を短縮
したＰＬＬに関する。

磁気記録再生装置等においては、磁気記録媒体上の情報
を再生するためにこの情報信号に同期した読み出しクロ
ックを作成している。かかるクロックを作成するために
、従来、第１図に示す工うなＰＬＬ回路を用いている。

同図におして記録媒体上から読み出されたアナログ入力
信号ｈｔは波形整形回路１によりパルス化されてデータ
パルスＤｐとして位相比較器２に供給される。位相比較
器２において電圧制御発振器４の出力信号ｆＯとデータ
パルスＤｐとの位相が比較され位相誤差電圧信号Ｖｅと
してループフィルタ３に供給され、この振巾位相特性に
よりＰＬＬの応答特性、同期特性が決定される。電圧制
御発振器４はループフィルタ３の出力すなわち制御電圧
Ｅｃによりその発振周波数がコントロールされて読み出
しクロックｆＯを発生する。このように構成されたＰＬ
Ｌにおいて入力信号が途切れた場合、たとえば再生信号
のドロップアウトやデータの継ぎ目等により入力信号が
途切れたような場合ＰＬＬは閉ループとしての特性が失
なわれ、出力である読み出しクロック１０の周波数ある
ｂは位相はループフィルタ３の持つ時定数により変化し
てしまう。その後入力信号が回復して正規なデータパル
スＤｐがＰＬＬに入力されても読み出しクロック１０の
位相、あるいは周波数はずれており、再度引込み動作を
行う必要がある。したがって入力信号が途切れたことに
より、読み出しクロックＩＯが得られない時間は、信号
が途切れている時間以上に長くなり、この信号によりデ
ータを復調した場合にはそのデータ欠落時間が等測的に
拡大されてしまうことになる。

本発明の目的は上述したような問題を効果的に解決し、
ＰＬＬの入力信号が途切れてもその間読み出しクロック
ｆｏの周波数変動を最小限におさえ、かつＰＬＬの入力
信号が回復した際には同期引込み時間を極力短くして速
やかに正常な読み出しクロックｆｏが得られる安定なＰ
ＬＬを提供することにある。

すなわち本発明圧よれば、ＰＬＬを構成する位相比較器
、ループフィルタおよび電圧制御発振器の他に、入力信
号の特定状態、たとえば、データの継ぎ目を示すインデ
ックス信号あるｂはデータのドロップアウトを検出して
トリガパルスを発生するトリガパルス発生器を具備して
、このトリガパルスによりトリガパルスが存在する期間
中前記位相比較器の出力が禁止され、かつ前記電圧制御
発振器の発振が停止され、きらにトリガパルスの後エツ
ジにより発振位相が規定されるように構成することによ
り本発明の目的を達成することができる。

以下本発明につｂて図面を用いて詳しく説明する。

第２図は磁気記録再生装置における本発明の一実施例を
示すブロック図である。本発明のＩ）　Ｌ　Ｌはアナロ
グ入力信号Ａｉを受けてデータパルスＤｐをつ（り出す
波形整形回路１と、アナログ入力信号Ａｉを受けて、そ
の信号のドロップアウトを検出してトリガパルスＰｔを
発生するトリガパルス発生器５と、このトリガパルスＰ
ｔが存在する期間出力が禁止されるように構成された位
相比較器２と、ループフィルタ３と、トリガパルスＰＬ
によシ発振位相が規定されるように構成されｆｃ電圧制
御発振器４とから構成されている。

第３図は波形整形回路１の一実施例を示すプロ・ツク図
である。コンパレータ１０１と遅延素子１０２および２
人力排他的論理和回路１０３（以後ＥＸＯＲと云う）と
から成り、コンパレータ１０１の出力は遅延素子１０２
に接続されるとともにＥＸＯＲ１０３の第１の入力ピン
に接続され、遅延素子１０２の出力はＥＸＯ几１０３の
第２の入力ピンに接続されている。第７図に各部の波形
図を示す。アナログ入力信号ＡｉＦｉ磁気記録媒体上の
磁化反転位置に対応して中心電位を横切るように波形等
価されたものである。アナログ入力信号Ａ＋はコンパレ
ータ１０１に入力され、中心電位で反転するパルス信号
Ｐ、となり遅延回路１０２およびＢＸＵＲ１０３の第１
の入力ピンに入力されるとともにトリガパルス発生器５
に供給づれる。パルス信号１は遅延回路１０２でＰｗ々
る時間遅延されてパルス信号Ｐ、となりＥＸＯＲ１０３
の第２の入力ピンに入力されて、その結果ＥＸＯＲ１０
３の出力ビンにはパルス巾がＰｗなるデータパルスＤｐ
が出力され、位相比較器２に供給される。

第４図はトリガパルス発生器５の一実施例を示すプロ、
ツク図コンパレータ５０１と、再起動可能な単安定マル
チバイブレータ５０２とＤタイプフリップフロッグ５０
３とがら成ジ、コンパレータ５０１の出力が単安定マル
チバイブレータ５０２の入力に、またその出力がＤタイ
プフリップフロップ５０３のクロック端子に接続されて
構成される。

第８図に各部の波形図を示す。コンパレータ５０１はそ
の正入力端子にアナログ入力信号Ａｉが、また負入力端
子には比較基準電圧ＶＴＲが加えられて、アナログ入力
信号Ａｊの振巾レベルが比較基準電圧■ｒｎ工９高くな
った時その出力信号Ｐ３がハイレベルとなるように動作
する。この出力信号Ｐ、ハ単安定マルチバイブレータ５
０２に入力され、その立ち上りエツジからコンデンサ５
０４および抵抗５０５によシ決まる時定数Ｔ、の期間ハ
イレベルとなる出力信号Ｐ、がＱ出力端子から出力され
る。上記時定数Ｉｌｌ、はアナログ入力信号Ａｉの周期
の１０倍程度に選ばれ、アナログ入力信号Ａｉの信号レ
ベルが時定数Ｔ１以上に渡って比較基準電圧ＶＴＨを下
回わった場合、すなわち入力信号のドロップアウトが認
められた場合、単安定マルチバイブレータ５０２ｅゴそ
の出力信号Ｐ４がローレベルとなるドロップアウト検出
器として動作する。またＤタイプフリップフロップ５０
３はそのクロック入力端子に単安定マルチバイブレータ
５０２の出力信号Ｐ４が、またそのＤ入力端子およびリ
セット端子に波形整形回路１のコンパレータ１０１の出
力であるパルス信号Ｐ、が入力されて、前記出力信号Ｐ
、の立ち上りエツジからパルス信号Ｐ、の立ち下りエツ
ジまでの間ハイレベルとなる信号すなわちトリガパルス
ＰｔをそのＱ出力端子に％またその反転信号ｐｔをその
Ｑ出力端子に出力し、トリガパルスＰｔは電圧制御発振
器４に、また反転信号ｐｔは位相比較器２に供給される
。

第５図は位相比較器２の一実施例を示すブロック図であ
る。位相比較器２はデータパルスＪ）ｐおよび読み出し
クロックＩＯとの位相を比較し位相誤差電圧信号Ｖｅを
出力する回路で、遅延素子２０１　と、第１および第２
のＤタイプフリップフロップ２０２および２０３と２人
力ＮＡＮＤゲート２０４と２人力ＡＮＤゲート２０５お
よびチャージポンプ２０６とから成り、遅延素子２０１
の出力が第１のＤタイプフリップフロップ２０２のクロ
ック端子に接続され、第１のＤタイプフリップフロップ
２０２の出力が２人力ＮＡＮＤゲート２０４の第１の入
力端子およびチャージポンプ２０６の第１の入力端子に
接続され、第２のＤタイプ７リツプフロツプ２０３の出
力が２人力ＮＡＮＤゲート２０４の第２の入力端子およ
びチャージポンプ２０６の第２の入力端子に接続され、
２人力ＮＡＮＩ）ゲート２０４の出力が２人力ＡＮＤゲ
ート２０５の第１の入力端子に接続され、また２人力Ａ
ＮＩ）ゲート２０５の出力が第１および第２のＤタイプ
フリラグフロップ２０２および２０３のリセット端子に
接続されて構成される。各部の波形を第９図に示す。波
形整形回路１の出力であるデータパルスＤｐは第１およ
び第２のＤメイプフ＋１ツブフロップ２０２および２０
３のＤ入力端子に入力されるとともに遅延素子２０１に
入力これて、データパルスＤｐのパル巾の】／２である
’／２　Ｐｗだけ遅延された信号Ｐ１１となり第１のＤ
タイプフリップ７０ツブ２０２のクロック端子に入力さ
れる。

また第２のＤタイプフリップフロ・ツブ２０３のクロッ
ク端子には電圧制御発振器４の出力である読み出しクロ
ック１０が入力され、２人力ＡＮＤゲ−）　２０５の第
２の入力端子にはトリガパルス発生器の反転出力Ｐｔが
入力される。第１および第２のＤタイプフリップフロッ
プ２０２および２０３はそれぞれのクロック端子の入カ
イ８号すなわち信号Ｐ、および読み出しクロックｆＯの
立ち上りエツジでそれぞれのＤ入力端子のレベル、すな
わちデータパルスＤｐのレベルを取り込み、出力信号Ｐ
６およびＰ７としてそれぞれのＱ端子に出力する。

出力信号Ｐ、および・Ｐ、が共にハイレベルになると２
人力ＮＡＮＤゲート２０４の出力はローレベルになり、
２人力ＡＮＤゲート２０５の第２の入力端子に加えられ
た反転トリガパルスＰｔの信号レベルがハイレベルであ
れば２人力ＡＮＤゲート２０５の出力信号Ｐ３はローレ
ベルとなり第１および第２のＤタイプフリップフロップ
２０２および２０３がリセットされて出力信号Ｐ０．Ｐ
、はローレベルになる。したがってこの位相比較器はそ
の位相誤差が出力信号Ｐ６とＰ７とのパルス巾の差とし
て現われるので、これをチャージポンプ２０６によりア
ナログ的に減算し位相誤差電圧信号■ｅとして出力する
。゛またアナログ入力信号Ａｉにドロップアウトが検出
されて２人力ＡＮＤゲート２０５の第２の入力端子に加
えられる反転トリガパルスｐｔがローレベルとなった時
第１および第２のＤタイプフリップフロップ２０２お工
び２０３はリセットされその出力Ｐ６．Ｐ、はローレベ
ルに保持されシタがってチャージポンプ２０６の出力で
ある位相誤差電圧信号ＶｅはσＶ一定電位になる。

位相誤差電圧信号ｖｅけループフィルタ３に入力される
。ループフィルタ３はＰＬＬの持つ諸特性を決定し、電
圧制御発振器４の発振周波数をコントロールする制御電
圧Ｅｃを出力する。ループフィルタ３の構成は従来のも
のと同様であるので説明を省略する。

第６図は電圧制御発振器４の一実施例を示すブロック図
である。図に示すように、エミッタ結合形マルチバイブ
レータで構成されるものである。

すなわち、トランジスタ４０１および４０２のエミッタ
間にコンデンサ４０３が接続され、トランジスタ４０１
のエミッタがトランジスタ４０４のコレクタに、またト
ランジスタ４０２のエミッタがトランジスタ４０５のコ
レクタに接続され、トランジスタ４０６お工び４０７の
エミッタがトランジスタ４０８のコレクタに共通に接続
され、前記トランジスタ４０４，４０５および４０８の
エミッタが共通に接続されるとともにその接続点が電流
源４０９を介して接地され、さらにトランジスタ４０１
お゛よび４０６のコレクタが共通に接続されその接続点
がトランジスタ４１０のベースに接続すれるとともに負
荷抵抗４１２を介して電源に接続され、またトランジス
タ４０２お工び４０７のコレクタが共通に接続されその
接続点がトランジスタ４】１のベースに接続されるとと
もに負荷抵抗４１３を介して電源に接続され、トランジ
スタ４１０および４１１のコレクタは共に電源に接続さ
れ、トランジスタ４０１および４０６の（−スはトラン
ジスタ４１１のエミッタに共通に接続されるとともに抵
抗４１４を介して接地され、トランジスタ４０２および
４０７のベースはトランジスタ４１０のエミッタに共通
に接続されるとともに抵抗４１５を介して接地され、さ
らにトランジスタ４１６のコレクタが電源に、またエミ
ッタがトランジスタ４０１　のエミッタに接続されトラ
ンジスタ４０４および４０５０ベースとトランジスタ４
０８のに−スとの間に制御電圧Ｅｃが、またトランジス
タ４１６０ベースにはトリガパルスＰｔが印加される構
成にガっている。

ここでトランジスタ４１６のベースにローレベルが加わ
って、トランジスタ４１６がオフと々す、マルチバイブ
レータが発振状態にある場合につ込て説明する。このと
＾の電源電圧をＶｃｃ、各トランジスタのペースエミッ
タ間順方向降下電圧をＶＢＥ、コンデンサ４０３の容量
値を６％負荷抵抗４１２お工び４１３の抵抗値を几、ト
ランジスタ４０４お工び４０５に流れる電流はともに同
じでその電流値を１１電流源４０９の電流値を２ＩＯと
すると、トランジスタ４０１お工び４０２　のコレクタ
電位Ｖｃｘ　、　Ｖｃｙ　オｊ　ヒエミツＩ’　電位Ｖ
ＥＸ　、　ｖｇｙＨ第１゜図の波形図に示すように変化
する。すなわち、トランジスタ４０１および４０６がオ
ンになりトランジスタ４０２お工び４０７がオフとなっ
た瞬間ではトランジスタ４０１のエミッタ電位Ｖｚｘは
Ｖｃｃ　−２ＶＢＥであり、トランジスタ４０２のエミ
ッタ電位Ｖｇｙ　ｉｊＶｃｃ−２Ｖｎｍ＋２Ｉｏ−Ｒテ
アルカら、コンデンサ４０３　ＪｒＣｄ　２Ｉｏ−）Ｌ
　ｆ）Ｍ、圧力ＶＥＸ　（ＶＥＹなる極性に充電されて
おり、これより、トランジスタ４０１にＦｉ、トランジ
スタ４０２がオフであることから、トランジスタ４０４
および４０５に流れる電流の和である２Ｉが流れ、その
結果コンデンサ４０３にはトランジスタ４０１のエミッ
タカラトランジスタ４０５のコレクタの方向に電流工が
流れ、トランジスタ４０２のエミッタ電位ＶＥＹが％で
決まる傾斜で低下し、同時にトランジスタ４０８に流れ
る電流２（Ｉｏ−Ｉ）がトランジスタ４０６に流れ、そ
の結果負荷抵抗Ｒには２ＩＯなる電流が流れる。そして
ＶＥＹの電位がＶｃｃ　−２ＶＩ）Ｅ−２ＩｏＲまで低
下するとトランジスタ４０２お工び４０７がオンとなり
同時にトランジスタ４１１がオフとなりその結果トラン
ジスタ４（）１および４０６がオフとなって状態が反転
し、その後の動作は前記と逆の経過をたどる。

すなわちトランジスタ４０１．／１０６，４１０および
４０２、４０７．４１１により正帰還ループが形成され
つ発振状態を作り出す。このときトランジスタ４０１お
工び４０２のコレクタ電位ＶｃｘおよびＶｃｙは第１０
図に示すように電位ＷｅｅとＶＣＣ−２ＩＯＲの間を互
いに逆極性でパルス状に変化する。

以上のことより発振周波数は％で決まるので、制御電圧
Ｅｃによりトランジスタ４０４および４０５に流れる電
流Ｉを変化させることによって発振周波数が変化１゛る
電圧制御発振器を形成できえ、。本発明においては以−
ヒに述べたマルチバイブレータにトランジスタ４１６を
付加したもので、そのに−スにトリガパルスｐｔが加え
られることによりマルチバイブレータの琵撮がコントロ
ールされる。

すなわち、トリガパルスＰｔの直値をＶｔとすると第１
０　図１ｔ’Ｃ示−ｒ　Ｌ　’）　１ｃＶｔ　−ＶＩＩ
Ｅ　カＶＣＣ−２ＶＩ）Ｅ十２１ｏＲより高くなる↓つ
にＶｔが選ばれトランジスタ４１６がオンとなった場合
、トランジスタ４０１　（Ｄ：ｒ−ミツｌＴｉ位ＶＥＸ
　ｌ”ｔ　Ｖｔ　−ＶＢＥ　Ｋ　保持すれ、マルチバイ
ブレータの発振は停止して、トランジスタ４０１お工び
４０６はオフ％またトランジスタ４０２および４０７は
オンとなり、コンデンサ４０３にはＶｔ　　Ｖｃｃ　＋
　ＶＢＥ　（１）電圧がＶｇｘ　：＞　ＶＥＹなる極性
で充電される。その後トリ力パルスｐｔが立ち下がると
、トランジスタ４１６カーオフとなりマルチバイブレー
タが発振を開始し、このときトランジスタ４０１および
４０６がオフで、トランジスタ４０２および４０７がオ
ンであＶ、コンデンサ４０３１ＣＱ）ランジスタ４０２
のエミッタからトランジスタ４０４のコレクタの方向に
Ｉ々る電流力流れてトランジスタ４０１のエミッタ電位
Ｖｇｘが％てきまる傾斜で低下していき、以後前述のよ
うに動作する。すなわちトリガパルスＰｔによシミ圧制
御発振器４の発振位相がある定まった位相になる。この
電圧制御発振器４の出力はトランジスタ４０１のコレク
タエり得られ出力バッファ４】７を介して読み出しクロ
ックｆＯとして出力される。

前述のように本発明のＰＬＬにおいては、トリガパルス
Ｐｔに、Ｊ：９その位相比較器２の出力が規制されさら
に電圧制御発振器４の発振位相が規定されるので、ＰＬ
Ｌのロックに要する時間はより短縮することができる。

すなわち第１１図の波形図に示すように、トリガパルス
Ｐｉの立ち下りエツジはデータパルスＤｐの立ち上りエ
ツジにより規定され、さらに読み出しクロックｆＯの起
動後最初の立ち下りはトリガパルスｐｔの立下りエツジ
に規定されており、シタがってトリガパルスＰｔが入力
された後の発振位相はデータパルスＤｐに規定されるの
で位相比較器２の動作は位相差ゼロの状態からスタート
して、その結果制御電圧Ｅｃは第１１図のａ、ｂおよび
Ｃに示すように動作する。同図ａはトリガパルスＰｔが
入力される以前の電圧制御発振器４の発振周波数に変動
がなく位相のみがずれていた場合の制御電圧Ｅｃの様子
でそのレベルに変動は見られない。また同図すお工びＣ
は周波数にも変動が生じていた場合の制御″電圧Ｈｃの
様子であるがそのレベル変動は小さく押えられている。

また同図Ｅｃのｄ、ｅおよびｆは従来のＰＬＬにおける
制御電圧ｇｃの様子で、データパルスＤｐが再び入力さ
れ、それ以前の電圧制御発振器４の発振周波数にずれが
あると同図ｄおよびｅに示すように動作し、また位相の
みにずれがあったとしても制御電圧Ｅｃはｆに示すよう
に大きく変化し引込み時間はいづれの場合も長く要する
。

以上述べてきたように本発明によれば、従来のＰＬＬに
トリガパルス発生器５を付加し、トリガパルスｐｔによ
り位相比較器２の状態、および電圧制御発振器４の発振
位相を規定することによって、安定でかつ入力信号の欠
落に強いＰＩ、Ｌを提供することが出来、本発明による
作用効果は非常に大である。なお、本発明は磁気記録再
生装置等をもとにして説明したが、他の分野たとえば通
信、あるいは自動制御装置等にも応用できる。またＰＬ
Ｌを構成する各要素においてその回路の実現方法等、本
発明の主旨を逸脱しない範囲での変更は行い得る。

【図面の簡単な説明】

第１図は従来のＰＬＬを示す構成図、第２図は本発明の
一実施例を示す構成図、第３図は波形整形回路の一様態
を示すブロック図、第４図はトリガパルス発生器の一様
態を示すブロック図、第５図は位相比較器の一様態を示
すブロック図、第６図は電圧制御発掘器の一様態を示゛
ｒブロック図、第７〜１１図は本発明の一実施例の動作
を説明する波形図である。それぞれの図に卦いて、１：
波形整形回路、２：位相比較器、３：ループフィルタ％
　４：電圧制御発振器、５：トリガパルス発生器を示す
。 代理人弁理士内原　　晋 第１喝 ＠３圓 第４　記 毛　乙旧 箋９記 ｖ、　　−一一−−−−−−−−−−−−−−Ｊ−８１
０圓 眸／／田 ２４９

Claims (1)

【特許請求の範囲】
1. 制御信号に応じて周波数が変化する電圧制御発振器と、
   前記電圧制御発振器の出力と所定入力信号との位相を比
   較する位相比較器と、前記位相比較器の出力である位相
   誤差信号に応じて前記電圧制御発振器の制御信号をつ（
   り出すループフィルタとを含む位相同期回路において、
   前記入力信号の特定状態を検出してトリガパルスを発生
   するトリガパルス発生器が設けられ、このトリガパルス
   によ）前記位相比較器の出力がコントロールされるとと
   もに前記電圧制御発振器の発振位相が規定されることを
   特徴とする位相同期回路。