JPS58209146A - 半導体装置 - Google Patents

半導体装置

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JPS58209146A
JPS58209146A JP57092738A JP9273882A JPS58209146A JP S58209146 A JPS58209146 A JP S58209146A JP 57092738 A JP57092738 A JP 57092738A JP 9273882 A JP9273882 A JP 9273882A JP S58209146 A JPS58209146 A JP S58209146A
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JP
Japan
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gnd
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island
inductance
semiconductor device
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JP57092738A
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Toru Tsujiide
辻出　徹
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NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に係り、特にそのパッケージの構造
に関する。
最近、半導体集積回路素子の高速比が進行し。
この為にきわめて短時間のうちに多数の回路が動作し大
きな電流が流れる事態が起こっている。このような状態
においては、パッケージの各リード線のインダクタンス
が小さくても、短時間の電流質１ヒの定め大きなノイズ
が発生し、半導体集積回路素子の誤動作や速度の遅れが
生じる。とくに接地（グランド）端子の場合この影響は
大きい、グランド端子のインダクタンスはチップ内の配
線。
ポンディングパッドからパッケージの内部リードのボン
ディング線および内部リードから外部ピンまでのケース
のリード配線の各インダクタンス成分の和となるっテユ
アルーインーラインパッケージではグランドビンは一般
に一番外側に位置するためにチヴプをマウントするアイ
ランド部がケースの中央部にある従来型のパッケージの
場合、パッケージの外部リードから外部ピンまでの距離
が他ピンに比し大キく、グランドに寄生するインダ１ｆ
ｉ７スが大きくなってしまう。
本発明は、該アイランド部をグランドビンに近い方にず
ら丁ことによりグランドに寄生するインダクタンスを小
さくシ之パッケージ全提供することを目的とする。
次に図面を用いて本発明の一実施例の詳細を説明する。
第１図ＡおよびＢは、各々従来のデユアルーイン−ライ
ンパッケージの平面図および側面図である。アイランド
部１１にチップ１２がマウイトされておジ、チップ内の
ＧＮＤバッドと内部リード端子はボンディング線１３に
よジ接続されパ・ツケージのリード配線１４からＧＮＤ
外部ピン１５へと導ひかれる。一般にはＧＮＤピンは図
の位置にあるためにリード配線１４は長くなる。ＧＮＤ
につく寄生インダクタンスｔＬ、Δｔの短かい時間に流
れる電流ΔｌとするとＧＮＤ電位はパΔ　ｔ のノイズが生じる。Ｌは１８ピンケースを用いｔ場合Ｕ
２０ｎＨとなる。又一般に用いられるパワーダウンモー
ドつきの４にスタテックＲＡＭでΔｉ は活性比され之ときに一斉に電源電流が流れ石は２０　
ｍＡ／　ｓ　ｅ　ｃとなりΔＶは４００ｍＶにもなる。
丁なわちＧＮＤ電位が０．４Ｖになるために入力レベル
が厳しくなり誤動作や速度遅れの原因となる。このよう
な現象は多数の出力回路を有する食上充放電する電流が
瞬時に流れる為にΔｉ／Δｔはきわめて大きくなる７寄
生インダクタンスのうち第１図のＧＮＤビンの場合大部
分はリード線１４によるもので、ノイズΔｖ＝２小さく
する之めにはこのリード線１４を短かくする必要がある
。
第２図は本発明の実施例を示し友もので第１図Ａの場合
よりアイランドの位置金中心部よりＧＮＤピンをシに１
０％以上下げることにより、　ＧＮＤのリード配線２４
の長さを短かくしている７本実施例では第１図Ａの場合
よジリード配Ｗｉ２４ｔ−太くシ、すらにリード４？左
によせている。このようにすることによジインダクタン
ス金１／３にすることかできる５本発明に基づいて試作
し冥測したところによるとＧＮＤの寄生インダクタンス
は２０ｎＨから８　ｎＨに低下しノイズ量は０．１６Ｖ
におさえることかで＠ｆｃ。
本発明から明らかなようにリードフレーム形状とアイラ
ンドの位ｆｉ−変更するだけで容易にＧＮＤノイズの小
さなパッケージを実現することができる。
【図面の簡単な説明】
第１図Ａ、　Ｂｌｄ各々従来の半導体装置の平面図およ
び側面図、第２図は本発明の実施例の半導体装置を示す
平面図、である。 なお図において、１１・・・・・・アイランド部、１２
・・・・・・搭載チップ、１３・・・・・・チップのＧ
ＮＤバッドとリード配線端？結ぶボンディング線、１４
．２４・・・・・・パッケージのリード起重　１５−・
・・・ＧＮＤ外部ビン、である。 代理人　弁理士　　内　原　　　晋 「 ５ ５ｒ−７１図　８

Claims (1)

    【特許請求の範囲】
  1. 半導体素子がアイランド部に搭載され之パッケージ構造
    會有する半導体装置において、該アイランド部の中心が
    該パッケージの中心部より外部接地端子側に配置されｔ
    ことを特徴とする半導体装置。
JP57092738A 1982-05-31 1982-05-31 半導体装置 Granted JPS58209146A (ja)

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Application Number Priority Date Filing Date Title
JP57092738A JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

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JP57092738A JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

Publications (2)

Publication Number Publication Date
JPS58209146A true JPS58209146A (ja) 1983-12-06
JPS6250059B2 JPS6250059B2 (ja) 1987-10-22

Family

ID=14062755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57092738A Granted JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50118684A (ja) * 1974-03-01 1975-09-17
JPS53115176A (en) * 1977-03-17 1978-10-07 Sanyo Electric Co Ltd Production of resn mold type semiconductor device
JPS54161270A (en) * 1978-06-09 1979-12-20 Nec Corp Lead frame for integrated-circuit device
JPS5593243A (en) * 1979-01-04 1980-07-15 Nec Corp Semiconductor device

Patent Citations (4)

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JPS6250059B2 (ja) 1987-10-22

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