JPS6250059B2 - - Google Patents

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JPS6250059B2
JPS6250059B2 JP57092738A JP9273882A JPS6250059B2 JP S6250059 B2 JPS6250059 B2 JP S6250059B2 JP 57092738 A JP57092738 A JP 57092738A JP 9273882 A JP9273882 A JP 9273882A JP S6250059 B2 JPS6250059 B2 JP S6250059B2
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JP
Japan
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gnd
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pin
inductance
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JP57092738A
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Tooru Tsujiide
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NEC Corp
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Nippon Electric Co Ltd
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Publication date
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Description

【発明の詳細な説明】 本発明は半導体装置に係り、特にそのパツケー
ジの構造に関する。
最近、半導体集積回路素子の高速化が進行し、
この為にきわめて短時間のうちに多数の回路が動
作し大きな電流が流れる事態が起こつている。こ
のような状態においては、パツケージの各リード
線のインダクタンスが小さくても、短時間の電流
変化のための大きなノイズが発生し、半導体集積
回路素子の誤動作や速度の遅れが生じる。とくに
接地（グランド）端子の場合この影響は大きい。
グランド端子のインダクタンスはチツプ内の配
線、ボンデイングパツドからパツケージの内部リ
ードのボンデイング線および内部リードから外部
ピンまでのケースのリード配線の各インダクタン
ス成分の和となる。デユアル−イン−ラインパツ
ケージではグランドピンは一般に一番外側に位置
するためにチツプをマウントするアイランド部が
ケースの中央部にある従来型のパツケージの場
合、パツケージの外部リードから外部ピンまでの
距離が他ピンに比し大きく、グランドに寄生する
インダクタンスが大きくなつてしまう。
本発明は、該アイランド部をグランドピンに近
い方にずらすことによりグランドに寄生するイン
ダクタンスを小さくしたパツケージを提供するこ
とを目的とする。
次に図面を用いて本発明の一実施例の詳細を説
明する。
第１図ＡおよびＢは、各々従来のデユアル−イ
ン−ラインパツケージの平面図および側面図であ
る。アイランド部１１にチツプ１２がマウントさ
れており、チツプ内のGNDパツドと内部リード
端子はボンデイング線１３により接続されパツケ
ージのリード配線１４からGND外部ピン１５へ
と導びかれる。一般にはGNDピンは図の位置に
あるためにリード配線１４は長くなる。GNDに
つく寄生インダクタンスをＬ、Δｔの短かい時間
に流れる電流ΔｉとするとGND電位は ΔＶ＝ＬΔｉ／Δｔ のノイズが生じる。Ｌは１８ピンケースを用いた
場合約20nHとなる。又一般に用いられるパワー
ダウンモードつきの4KスタテツクRAMでは活性
化されたときに一斉に電源電流が流れΔｉ／Δｔは20ｍ Ａ／secとなるΔＶは400ｍＶにもなる。すなわち
GND電位が0.4Vになるために入力レベルが厳し
くなり誤動作や速度遅れの原因となる。このよう
な現象は多数の出力回路を有する集積回路素子で
は出力端子に接続される外部の容量を充放電する
電流が瞬時に流れる為にΔｉ／Δｔはきわめて大
きくなる。寄生インダクタンスのうち第１図の
GNDピンの場合大部分はリード線１４によるも
ので、ノイズΔＶを小さくするためにはこのリー
ド線１４を短かくする必要がある。
第２図は本発明の実施例を示したもので第１図
Ａの場合よりアイランドの位置を中心部より
GNDピン寄りに10％以上下げることにより、
GNDのリード配線２４の長さを短かくしてい
る。本実施例では第１図Ａの場合よりリード配線
２４を太くし、さらにリード端を左によせてい
る。このようにすることによりインダクタンスを
1/3にすることができる。本発明に基づいて試作
し実測したところによるとGNDの寄生インダク
タンスは20nHから8nHに低下しノイズ量は0.16V
におさえることができた。
本発明から明らかなようにリードフレーム形状
とアイランドの位置を変更するだけで容易に
GNDノイズの小さなパツケージを実現すること
ができる。
【図面の簡単な説明】
第１図Ａ，Ｂは各々従来の半導体装置の平面図
および側面図、第２図は本発明の実施例の半導体
装置を示す平面図、である。 なお図において、１１……アイランド部、１２
……搭載チツプ、１３……チツプのGNDパツド
とリード配線端を結ぶボンデイング線、１４，２
４……パツケージのリード配線、１５……GND
外部ピン、である。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体素子がアイランド部に搭載されたパツ
    ケージ構造を有する半導体装置において、該アイ
    ランド部の中心が該パツケージの中心部より外部
    接地端子側に配置されたことを特徴とする半導体
    装置。
JP57092738A 1982-05-31 1982-05-31 半導体装置 Granted JPS58209146A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57092738A JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

Applications Claiming Priority (1)

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JP57092738A JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

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Publication Number Publication Date
JPS58209146A JPS58209146A (ja) 1983-12-06
JPS6250059B2 true JPS6250059B2 (ja) 1987-10-22

Family

ID=14062755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57092738A Granted JPS58209146A (ja) 1982-05-31 1982-05-31 半導体装置

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50118684A (ja) * 1974-03-01 1975-09-17
JPS53115176A (en) * 1977-03-17 1978-10-07 Sanyo Electric Co Ltd Production of resn mold type semiconductor device
JPS54161270A (en) * 1978-06-09 1979-12-20 Nec Corp Lead frame for integrated-circuit device
JPS5593243A (en) * 1979-01-04 1980-07-15 Nec Corp Semiconductor device

Patent Citations (4)

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JPS58209146A (ja) 1983-12-06

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