JPS5819096B2 - 計算機異常検出タイマ−回路 - Google Patents

Description

【発明の詳細な説明】 本発明は計算機の異常検出方式に係り、特に周期的にア
クセスを行い、異常時にアクセスが途絶えることにより
計算機異常を検出する計算機異常検出タイマー回路に関
する。

制御用計算機は、事務用大型計算機と異り、無人運転を
要求される場合があり、自己異常検出機能を強く要求さ
れる。

特にワンチップＬＳＩコンピュータに到っては、プリン
ト板内の単なる回路素子として用いられる為、その異常
をシステムのオペレータが判断することは不可能に近い
。

計算機の異常としては、回路素子が故障するソリッド故
障と、ノイズ及びイニシャル処理ミスによるプログラム
暴走とがある。

前者の異常検出にはメモリに対するパリティチェック等
の手段があるが、後者の異常検出に対しては、異常検出
タイマー回路を設け、周期的にアクセスしそのアクセス
が途絶えることにより異常を検出する方法及びフェッチ
してきた命令が未定義命令であることを検出する方法を
組合せて用いることが一般的に行われている。

ここでワンチップＬＳＩプロセッサーの場合、未定義命
令検出機能を通常備えておらず、又イニシャル処理の為
のリセット入力信号のパルス幅が非常に長く要求されて
いる。

電源投入層スタートスイッチを操作することなく自動ス
タートする機能を要求される制御用計算機では、プロセ
ッサに対するリセット入力信号を、電源装置より出力せ
ざるを得ないが、一方、例えば無停電電源故障時の商用
電源への切換時又部用電源に於る高速再閉路処理時等、
電源瞬断が発生する機会が多くこの全てを電源装置で検
出し一定幅以上のリセット入力信号をプロセッサに出力
する乙さは不可能に近い。

従って異常検出タイマー回路の重要性が極めて犬となっ
ている。

従来の異常検出タイマー回路の一例を第１図に示す。

従来回路はプロセッサ１（計算機）、アドレスデコーダ
２、アンドゲート３、タイムアウト検出回路４により構
成されている。

異常検出タイマー回路に対するアクセスをプロセッサ１
が発すると、異常検出タイマー回路に割当られたアドレ
ス信号がアドレス信号線ａに出力される。

アドレスデコーダ２は異常検出タイマー回路に対するア
クセスであることを判別し、アンドゲート３によりスト
ローブ信号線す上のストローブ信号とアンドをとり、タ
イマークリアアクセス信号Ｃがタイムアウト検出回路４
に入力される。

第２図のタイムチャートに示すように、プロセッサ１が
正常な場合は、タイマークリアアクセス信号Ｃは一定周
期Ｔｃで、タイムアウト検出回路４に入力する。

タイムアウト検出時間Ｔｔｈをタイマークリア信号周期
Ｔｃより大きく設定すれば、正常な場合、タイムアウト
を検出する前にタイマーがクリアされプロセッサ異常信
号ｄは出力されない。

又異常が発生すると、タイマークリアアクセス信号Ｃが
途絶え、最后のアクセスからタイムアウト検出時間Ｔｔ
ｈ后にプロセッサ異常検出信号ｄが出力される。

この従来回路の欠点としては、ワンチップＬＳＩプロセ
ッサの場合のように、未定義命令検出機能を有さないプ
ロセッサでは、暴走が永久に持続し擬似タイマークリア
信号が比較的容易に発生するということである。

この対策としてタイムアウト検出時間Ｔｔｈを極めて小
さくとる方法が考えられるが、この方法は、アクセス間
隔が短かくなるので、プロセッサーの負荷が重くなる欠
点を持つ。

又、制御用計算機は入出力装置からの割込信号により各
種入出力処理を行わねばならないが、割込が頻繁に入る
とタイマークリア信号周期Ｔｃが長くなり、タイマーク
リア信号周期Ｔｃを小さくする為には、入出力装置から
の割込を制限する必要があり、制御用計算機としての機
能が大幅に低下することになる。

本発明の目的は、従来回路のもつ欠点をなくシ。

計算機の異常検出をより確実に行うことのできる異常検
出タイマー回路を提供するにある。

本発明の特徴とするところは、従来回路では、プログラ
ム暴走時擬似タイマークリアアクセス信号が比較的容易
に発生する欠点があることに着目し、擬似信号を発生し
難くする手段として、同一アクセスを複数回連続して繰
り返すようにしていることである。

第３図に本発明による異常検出タイマー回路の一実施例
を示す。

プロセッサ１は従来回路と菌株、異常検出タイマー回路
に割当られたアドレスに対しアクセスを行うが、ここで
は、特に、周期的且つ連続したアクセスをするようにな
っている。

フロセッサ１に、周期的且つ連続したアクセスをさせる
ことは、プログラムによって簡単に行なうことが可能で
あり、ここではその具体的な発生方法については示して
いない。

後述するごとく、プロセッサ１は、周期的且つ連続した
アクセスを行うものとして以下説明する。

アドレスデコーダ２、アンドゲート３は第１図と同一で
あり、第３図においては、アンドゲート３とタイムアウ
ト検出回路４の間に、連続アクセス検出回路が設けられ
ている。

さて、タイマークリアアクセス信号Ｃが、アンドゲート
３より出力されると、この信号Ｃは、連続アクセス検出
回路５に入力され、アクセスが連［続して複数回行なわ
れたか否かがチェックされる。

連続アクセス検出回路５は、連続したアクセスがあった
場合は、タイマークリア信号ｅをタイムアウト検出回路
４に出力する。

連続アクセス検出回路５の一実施例を第４図に、又その
動作説明用のタイムチャートを第５図に示す。

タイマークリアアクセスＴＣＬＲが実行されると、タイ
マークリアアクセス信号Ｃが入力し、インバータ６によ
りその信号を反転することにより、タイマークリアアク
セス信号Ｃの後縁でワンショットマルチ１７をトリガー
する。

ワンショットマルチ出力信号ｆは、タイマークリアアク
セス信号Ｃの後縁よりワンショットマルチ回路７によっ
て定められた一定の出力時間Ｔｏｓの間出力される。

ワンショットマルチ出力時間Ｔｏｓをタイマークリアア
クセス実行時間Ｔａｃより長く、かつタイマークリアア
クセス実行時間Ｔａｃと他のアクセス実行時間を加えた
時間より短く設定しておけば、第５図Ａのごとく、連続
してタイマークリアアクセス信号Ｃが入力した時、ワン
ショットマルチ出力信号ｆはまだ持続しているからアン
ドゲート８を通りタイマークリア信号ｅが出力される。

又、第５図Ｂのごとく、タイマークリアアクセスＴＣＬ
Ｒの次に他のアクセスが入ったような非連続アクセスの
場合、その后にタイマークリアアクセス信号Ｃが入力し
ても、ワンショットマルチ出力信号ｆが落ちている為、
タイマークリア信号ｅは出力されない。

タイマークリア信号ｅがなくなると、第３図から明らか
なごとく、タイムアウト検出回路４が動作し、プロセッ
サ１に異常が発生したことを検出する。

このように、本発明による異常検出タイマーでは、タイ
マークリアアクセスが連続して行われた場合のみ、タイ
ムアウト検出回路をクリアする為、プログラム暴走時本
条件を満足するアクセスが周期的に行われる可能性は皆
無に近いと考えられ、従来回路の持つ擬似アクセス信号
が容易に構成される欠点を大幅に改善している。

又、追加する回路も第４図の例では、ワンショットマル
チ回路１回路、アンドゲート１回路、インバータ１回路
と極めて少なく、本発明を採用する上での価格上昇を最
少に留めることが可能である。

尚第４図の実施例では２回以上の連続アクセス検出回路
を示したが、３回以上連続等のより擬似アクセスが発生
しにくい回路構成も容易に考えられる。

【図面の簡単な説明】

第１図は従来方式による異常検出タイマー回路の一例を
示す図、第２図は第１図の動作説明用のタイムチャート
、第３図は本発明による異常検出タイマー回路の一実施
例図、第４図は第３図に示す連続アクセス検出回路の一
実蝉例図、第５図は第４図の動作説明用タイムチャート
であ□る。 １・・・プロセッサ１．２・・・アドレスデコーダ、３
・・・アンドゲート、４・・・タイムアウト検出回路、
５・・・［連続アクセス検出回路、６・・・インバータ
、７・・・ワンショットマルチ回路、８・・・アンドゲ
ート。

Claims (1)

【特許請求の範囲】
1. １ 計算機自身がプログラムによって、予じめ定められ
   たアドレスを周期的にアクセスするようにし、該アクセ
   スを常時監視し、アクセスが途絶えたことにより計算機
   の異常を検出するタイマー回路において、計算機からの
   該アクセスを周期的に且つ複数回連続して行なわせるよ
   うにし、且つ、連続してアクセスされたことを検出する
   連続アクセス検出回路を設け、該連続アクセス検出回路
   の出力が途絶えたことにより計算機異常を検出するよう
   にしたことを特徴とする計算機異常検出タイマー回路。