JPS63310028A - Ｃｐｕ制御装置 - Google Patents
Ｃｐｕ制御装置Info
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- JPS63310028A JPS63310028A JP14524987A JP14524987A JPS63310028A JP S63310028 A JPS63310028 A JP S63310028A JP 14524987 A JP14524987 A JP 14524987A JP 14524987 A JP14524987 A JP 14524987A JP S63310028 A JPS63310028 A JP S63310028A
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- interrupt
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 235000005282 vitamin D3 Nutrition 0.000 description 1
- 239000011647 vitamin D3 Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、中央処理装置（ＣＰＵ）がプログラムに基
づいて八−ドウエアを制御する制御装置に係り、特にＣ
ＰＵの暴走検知に基づくプログラム実行を制御する装置
に関するものである。
づいて八−ドウエアを制御する制御装置に係り、特にＣ
ＰＵの暴走検知に基づくプログラム実行を制御する装置
に関するものである。
近年の電子技術の進歩に伴い、ＣＰＵを搭載した各種の
電子機器（ＣＰＵシステム）が数多く製品化されている
。
電子機器（ＣＰＵシステム）が数多く製品化されている
。
特に電子機器の多機能化と相まって、すなわちＣＰＵの
処理能力に比例して、ＣＰＵが処理するプログラム量（
例えばＲＯＭチップに書き込まれたプログラム、外部記
憶装置からローディングされるプログラム）が飛躍的に
増大し、信頼性の高いプログラム開発と外部からの雑音
に対する不慮の誤動作をいかに防止するかがシステム設
計の重大な課題となっている。
処理能力に比例して、ＣＰＵが処理するプログラム量（
例えばＲＯＭチップに書き込まれたプログラム、外部記
憶装置からローディングされるプログラム）が飛躍的に
増大し、信頼性の高いプログラム開発と外部からの雑音
に対する不慮の誤動作をいかに防止するかがシステム設
計の重大な課題となっている。
このうち、（ＣＰＵシステム）の暴走処理に対しては暴
走検知ブーログラムを搭載することで対応するのが通例
となっている。
走検知ブーログラムを搭載することで対応するのが通例
となっている。
すなわち、ＣＰＵがタイマをセットして動作および処理
を開始、タイマにセットされたセット時間内に動作処理
を終了させ、再び上記タイマの最セットを順次繰り返す
ことにより、ＣＰＵのプログラム処理を管理している。
を開始、タイマにセットされたセット時間内に動作処理
を終了させ、再び上記タイマの最セットを順次繰り返す
ことにより、ＣＰＵのプログラム処理を管理している。
そして、この時何らかの誤動作がＣＰＵに発生し、上記
セット時間内に再度上記タイマの再セットが実行されな
いと、例えば割り込み処理を発生させ、ＣＰＵの暴走を
想定したエラー処理を実行する。
セット時間内に再度上記タイマの再セットが実行されな
いと、例えば割り込み処理を発生させ、ＣＰＵの暴走を
想定したエラー処理を実行する。
（発明が解決しようとする問題点〕
しかしながら、上記のようなタイマによりＣＰＵ動作を
管理する場合は、頻繁にタイマに所定の管理時間をセッ
トアツプする必要があり、そのためのオーバヘッドが必
要となる。また、このような用途に使用されるタイマは
、ＣＰＵの誤動作時にも独立して正確にカウントするハ
ードタイマで構成しなければならず、非常に精度を要求
されてコストを大幅に上昇させてしまう。さらに、上記
タイマにセットされるタイマ値はＣＰＵシステムが使用
するタイマ値の中で最もセット時間を長く設定する必要
があり、実際の暴走検知にはかなり時間を要し、その間
暴走状態を継続してＣＰＵに制御されるハードウェアに
重大な損傷を与えてしまう等の問題点があった。
管理する場合は、頻繁にタイマに所定の管理時間をセッ
トアツプする必要があり、そのためのオーバヘッドが必
要となる。また、このような用途に使用されるタイマは
、ＣＰＵの誤動作時にも独立して正確にカウントするハ
ードタイマで構成しなければならず、非常に精度を要求
されてコストを大幅に上昇させてしまう。さらに、上記
タイマにセットされるタイマ値はＣＰＵシステムが使用
するタイマ値の中で最もセット時間を長く設定する必要
があり、実際の暴走検知にはかなり時間を要し、その間
暴走状態を継続してＣＰＵに制御されるハードウェアに
重大な損傷を与えてしまう等の問題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、ＣＰＵの暴走によるアドレス更新に応じてＣＰＵ
の暴走停止のための割込み処理を実行させることにより
、タイマ管理に依らずに精度よ＜ＣＰＵの暴走を検知停
止させて、ＣＰＵに制御されるシステムへの影響を最小
限に抑えることができるＣＰＵ制御装置を得ることを目
的とする。
ので、ＣＰＵの暴走によるアドレス更新に応じてＣＰＵ
の暴走停止のための割込み処理を実行させることにより
、タイマ管理に依らずに精度よ＜ＣＰＵの暴走を検知停
止させて、ＣＰＵに制御されるシステムへの影響を最小
限に抑えることができるＣＰＵ制御装置を得ることを目
的とする。
この発明に係るＣＰＵ制御装置は、ＣＰＵのプログラム
実行に応じて更新されるメモリのアドレスをモニタし、
メモリの任意のアドレスに格納される割込み処理実行命
令をＣＰＵの割込ポートに出力するアドレス制御手段を
設けたものである。
実行に応じて更新されるメモリのアドレスをモニタし、
メモリの任意のアドレスに格納される割込み処理実行命
令をＣＰＵの割込ポートに出力するアドレス制御手段を
設けたものである。
（作用）
この発明においては、ＣＰＵのプログラム実行に応じて
更新されるメモリのアドレスが任意のアドレスを指示し
た場合に、アドレス制御手段がメモリの任意のアドレス
に格納される割込み処理実行命令をＣＰＵの割込ポート
に出力する。
更新されるメモリのアドレスが任意のアドレスを指示し
た場合に、アドレス制御手段がメモリの任意のアドレス
に格納される割込み処理実行命令をＣＰＵの割込ポート
に出力する。
第１図はこの発明の一実施例を示すＣＰＵ制御装置の構
成を説明するブロック図であり、１はＣＰＵで、メモリ
マツブトＩ１０タイプで６４にバイトのメモリアドレス
空間をアクセスすることが可能であり、ＲＯＭ３に格納
された所定の制御プログラムをプログラムカウンタの指
示するアドレスから順次読み出して所定の命令を処理す
る。２はこの発明のアドレス制御手段となるアドレスデ
コーダで、ＣＰＵ１からアドレスバスＡＤに出力された
アドレスを解釈してＲＯＭ３．ＲＡＭ４゜Ｉ１０回路５
にチップセレクト信号Ｃ５ＲＯＭ。
成を説明するブロック図であり、１はＣＰＵで、メモリ
マツブトＩ１０タイプで６４にバイトのメモリアドレス
空間をアクセスすることが可能であり、ＲＯＭ３に格納
された所定の制御プログラムをプログラムカウンタの指
示するアドレスから順次読み出して所定の命令を処理す
る。２はこの発明のアドレス制御手段となるアドレスデ
コーダで、ＣＰＵ１からアドレスバスＡＤに出力された
アドレスを解釈してＲＯＭ３．ＲＡＭ４゜Ｉ１０回路５
にチップセレクト信号Ｃ５ＲＯＭ。
Ｃ５ＲＡＭ、Ｃ３ｌＯおよびＣＰＵＩにノンマスカブル
割切み信号となるチップセレクト信号Ｃ３ＮＭＩをＣＰ
Ｕ１の割込みポートＮＭＩに出力する。６は例えばＬＥ
Ｄで構成されるエラー報知器で、アドレスデコーダ２か
ら出力されるチップセレクト信号Ｃ５ＲＯＭ、Ｃ５ＲＡ
Ｍ、Ｃ５ＩＯにより能動状態となったデバイスに対して
ＣＰＵ１がデータバスＤＢに出力したデータにデータエ
ラーまたはＣＰＵＩの割込みポートＮＭＩにアドレスデ
コーダ２からチップセレクト信号ＣＳ Ｎ ＭＩされた
場合に、ＣＰＵ１の暴走状態を報知する。
割切み信号となるチップセレクト信号Ｃ３ＮＭＩをＣＰ
Ｕ１の割込みポートＮＭＩに出力する。６は例えばＬＥ
Ｄで構成されるエラー報知器で、アドレスデコーダ２か
ら出力されるチップセレクト信号Ｃ５ＲＯＭ、Ｃ５ＲＡ
Ｍ、Ｃ５ＩＯにより能動状態となったデバイスに対して
ＣＰＵ１がデータバスＤＢに出力したデータにデータエ
ラーまたはＣＰＵＩの割込みポートＮＭＩにアドレスデ
コーダ２からチップセレクト信号ＣＳ Ｎ ＭＩされた
場合に、ＣＰＵ１の暴走状態を報知する。
第２図は第１図に示したＣＰＵ１がアクセスするアドレ
ス空間を説明する模式図で、第２図と同一のものには同
じ符号を付しである。
ス空間を説明する模式図で、第２図と同一のものには同
じ符号を付しである。
この図から分かるように、ＣＰＵ１はＲＡＭ４およびＲ
ＯＭ３から構成されるアドレスｏｏｏｏＨ〜ＦＦＦＦＭ
までをアクセス可能となっていて、ＲＡＭ４のアドレス
ｏｏｏｏｅにはＣＰＵ１の暴走に対して割込み暴走検知
および停止を行うための割込データがあらかじめ格納さ
れており、ＣＰＵ１の暴走でプログラムカウンタがアド
レス空間のアドレスＦＦＦＦＨからアドレス００００）
ｌを指示した際に、アドレスバスＡＤ上にＣＰＵＩにノ
ンマスカブル割切み信号となるチップセレクト信号Ｃ３
ＮＭＩを入力するためのアドレスデータを出力する。な
お、アドレス０００１Ｈにはエラー報知器６を駆動する
ためのビットデータが格納されている。
ＯＭ３から構成されるアドレスｏｏｏｏＨ〜ＦＦＦＦＭ
までをアクセス可能となっていて、ＲＡＭ４のアドレス
ｏｏｏｏｅにはＣＰＵ１の暴走に対して割込み暴走検知
および停止を行うための割込データがあらかじめ格納さ
れており、ＣＰＵ１の暴走でプログラムカウンタがアド
レス空間のアドレスＦＦＦＦＨからアドレス００００）
ｌを指示した際に、アドレスバスＡＤ上にＣＰＵＩにノ
ンマスカブル割切み信号となるチップセレクト信号Ｃ３
ＮＭＩを入力するためのアドレスデータを出力する。な
お、アドレス０００１Ｈにはエラー報知器６を駆動する
ためのビットデータが格納されている。
次に第１図の動作について説明する。
通常、ＣＰＵ１はＲＯＭ３に搭載されたプログラムをＣ
ＰＵ １に内蔵されたプログラムカウンタに従って実行
するが、外部の雑音等によりＣＰＵ１が不慮の誤動作を
起こして暴走を始めると、ＣＰＵ１はＲＯＭ３上のプロ
グラムを正常に読み取れなくなり順次カウントアツプし
て行き、遂にはＣＰＵ１はＲＯＭ３上のプログラムを正
常に読み取れなくなり、第２図に示したＲＯＭａ上のア
ドレス空間のアドレスＦＦＦＦＨに到達する。そして、
さらにプログラムカウンタは順次カウントアツプされる
ため、先頭アドレス、すなわちＲＡＭ２上のアドレス０
０００Ｍを指示することになる。
ＰＵ １に内蔵されたプログラムカウンタに従って実行
するが、外部の雑音等によりＣＰＵ１が不慮の誤動作を
起こして暴走を始めると、ＣＰＵ１はＲＯＭ３上のプロ
グラムを正常に読み取れなくなり順次カウントアツプし
て行き、遂にはＣＰＵ１はＲＯＭ３上のプログラムを正
常に読み取れなくなり、第２図に示したＲＯＭａ上のア
ドレス空間のアドレスＦＦＦＦＨに到達する。そして、
さらにプログラムカウンタは順次カウントアツプされる
ため、先頭アドレス、すなわちＲＡＭ２上のアドレス０
０００Ｍを指示することになる。
この状態の下で、ＣＰＵ１はプログラムカウンタの指示
するアドレス、すなわちアドレス００００Ｍのリードア
クセスを実行する。このため、アドレスデ−ダ２はＲＡ
Ｍ４のアドレスθ０００□に格納されるアドレスデータ
からＣＰＵ１にノンマスカブル割切み信号となるチップ
セレクト信号ＣＳＮＭｌをＣＰＵ １の割込みボートＮ
ＭＩに出力され、ノンマスカブル割込み処理を実行する
。
するアドレス、すなわちアドレス００００Ｍのリードア
クセスを実行する。このため、アドレスデ−ダ２はＲＡ
Ｍ４のアドレスθ０００□に格納されるアドレスデータ
からＣＰＵ１にノンマスカブル割切み信号となるチップ
セレクト信号ＣＳＮＭｌをＣＰＵ １の割込みボートＮ
ＭＩに出力され、ノンマスカブル割込み処理を実行する
。
ＣＰＵ １は、割込みボートＮＭ Ｉにノンマスカブル
割切み信号となるチップセレクト信号Ｃ３ＮＭＩが入力
されると、第３図に示す暴走エラー処理を実行する。
割切み信号となるチップセレクト信号Ｃ３ＮＭＩが入力
されると、第３図に示す暴走エラー処理を実行する。
第３図はこの発明による暴走エラー処理手順を説明する
フローチャートである。なお、（１）〜（３）は各ステ
ップを示す。
フローチャートである。なお、（１）〜（３）は各ステ
ップを示す。
割込みボートＮＭＩにノンマスカブル割切み信号（この
実施例ではチップセレクト信号ＣＳＮＭＩ）が入力され
ると、ＣＰＵ１は現在実行中の全ての処理を中断する（
１）。次いで、エラー報知器６を点灯しく２）、ＣＰＵ
Ｉのプログラム起動を停止させ（３）、エラー処理を終
了する。
実施例ではチップセレクト信号ＣＳＮＭＩ）が入力され
ると、ＣＰＵ１は現在実行中の全ての処理を中断する（
１）。次いで、エラー報知器６を点灯しく２）、ＣＰＵ
Ｉのプログラム起動を停止させ（３）、エラー処理を終
了する。
このように、ＣＰＵＩの暴走が発生しても、外部からの
システムリセットがソフト的に処理されるため、ＣＰＵ
Ｉの暴走を瞬断てきる。
システムリセットがソフト的に処理されるため、ＣＰＵ
Ｉの暴走を瞬断てきる。
なお、上記実施例ではＣＰＵＩにメモリマツブトＩ１０
タイプのマイクロプロセッサを利用したＣＰＵシステム
を例にとったが、他のタイプのマイクロプロセッサであ
っても、特定のアドレスへのアクセスによりチップセレ
クト信号を作成し、ノンマスカブル割込み信号を発生す
ることが可能であり、上記実施例と同様に動作させるこ
とが可能である。
タイプのマイクロプロセッサを利用したＣＰＵシステム
を例にとったが、他のタイプのマイクロプロセッサであ
っても、特定のアドレスへのアクセスによりチップセレ
クト信号を作成し、ノンマスカブル割込み信号を発生す
ることが可能であり、上記実施例と同様に動作させるこ
とが可能である。
また、上記実施例では、完成されたマイクロプロセッサ
を利用してＣＰＵ １の暴走を検知する場合について説
明したが、ＣＰＵＩ自体にこの発明のアドレス制御手段
を組み込むことも可能である。
を利用してＣＰＵ １の暴走を検知する場合について説
明したが、ＣＰＵＩ自体にこの発明のアドレス制御手段
を組み込むことも可能である。
さらに、上記実施例では、アドレスデコーダ２から出力
されるチップセレクト信号Ｃ３ＮＭＩによりＣＰＵＩの
暴走エラー処理を実行する場合について説明したが、従
来の暴走検知プログラムと共存して処理してもよく、す
なわちタイマによる割込み信号とチップセレクト信号Ｃ
ＳＮＭＩの論理和をとり、ＯＲ出力をＣＰＵ １の割込
みボートＮＭＩに入力するようにしてもよく、その効果
が相乗化される。
されるチップセレクト信号Ｃ３ＮＭＩによりＣＰＵＩの
暴走エラー処理を実行する場合について説明したが、従
来の暴走検知プログラムと共存して処理してもよく、す
なわちタイマによる割込み信号とチップセレクト信号Ｃ
ＳＮＭＩの論理和をとり、ＯＲ出力をＣＰＵ １の割込
みボートＮＭＩに入力するようにしてもよく、その効果
が相乗化される。
また、上記実施例では、ＲＡＭ４のアドレス００００、
１個所にチップセレクト信号ＣＳＮＭＩを発生するため
のビットデータを格納する場合について説明したが、ア
ドレス空間の所定個所に分散して格納しておけば、ＣＰ
Ｕ１の暴走検知処理を精度よく実行できる。
１個所にチップセレクト信号ＣＳＮＭＩを発生するため
のビットデータを格納する場合について説明したが、ア
ドレス空間の所定個所に分散して格納しておけば、ＣＰ
Ｕ１の暴走検知処理を精度よく実行できる。
以上説明したように、この発明はＣＰＵのプログラム実
行に応じて更新されるメモリのアドレスをモニタし、メ
モリの任意のアドレスに格納される割込み処理実行命令
をＣＰＵの割込ボートに出力するアドレス制御手段を設
けたので、タイマ割込等のハード的な構成によらずに、
ＣＰＵの暴走を停止させるための割込み処理をソフト的
に処理でき、ＣＰＵの暴走を正確に検知して精度よく瞬
断できる。従って、ＣＰＵが制御するシステムの暴走に
よる影響を最小限に抑えることができ、システムの信頼
性を大幅に向上できる優れた効果を奏する。
行に応じて更新されるメモリのアドレスをモニタし、メ
モリの任意のアドレスに格納される割込み処理実行命令
をＣＰＵの割込ボートに出力するアドレス制御手段を設
けたので、タイマ割込等のハード的な構成によらずに、
ＣＰＵの暴走を停止させるための割込み処理をソフト的
に処理でき、ＣＰＵの暴走を正確に検知して精度よく瞬
断できる。従って、ＣＰＵが制御するシステムの暴走に
よる影響を最小限に抑えることができ、システムの信頼
性を大幅に向上できる優れた効果を奏する。
第１図はこの発明の一実施例を示すＣＰＵ制御装置の構
成を説明するブロック図、第２図は第１図に示したＣＰ
Ｕがアクセスするアドレス空間を説明する模式図、第３
図はこの発明による暴走エラー処理手順を説明するフロ
ーチャートである。 図中、１はＣＰＵ、２はアドレスデコーダ、３はＲＯＭ
、４はＲＡＭ、５はＩ１０回路、６はエラー報知器であ
る。 第１図 エラーＬＥＤ
成を説明するブロック図、第２図は第１図に示したＣＰ
Ｕがアクセスするアドレス空間を説明する模式図、第３
図はこの発明による暴走エラー処理手順を説明するフロ
ーチャートである。 図中、１はＣＰＵ、２はアドレスデコーダ、３はＲＯＭ
、４はＲＡＭ、５はＩ１０回路、６はエラー報知器であ
る。 第１図 エラーＬＥＤ
Claims (3)
- （１）プログラムカウンタで指示されるメモリ上のアド
レスの命令をＣＰＵが解釈してプログラムを順次実行す
るＣＰＵシステムにおいて、前記ＣＰＵのプログラム実
行に応じて更新される前記メモリのアドレスをモニタし
、前記メモリの任意のアドレスに格納される割込み処理
実行命令を前記ＣＰＵの割込ポートに出力するアドレス
制御手段を具備したことを特徴とするＣＰＵ制御装置。 - （２）割込み処理実行命令は、ノンマスカブル割込命令
であることを特徴とする特許請求の範囲第（１）項記載
のＣＰＵ制御装置。 - （３）ＣＰＵが割込み処理実行命令を実行する場合に、
ＣＰＵ暴走エラーを報知することを特徴とする特許請求
の範囲第（１）項記載のＣＰＵ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14524987A JPS63310028A (ja) | 1987-06-12 | 1987-06-12 | Ｃｐｕ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14524987A JPS63310028A (ja) | 1987-06-12 | 1987-06-12 | Ｃｐｕ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63310028A true JPS63310028A (ja) | 1988-12-19 |
Family
ID=15380766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14524987A Pending JPS63310028A (ja) | 1987-06-12 | 1987-06-12 | Ｃｐｕ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310028A (ja) |
-
1987
- 1987-06-12 JP JP14524987A patent/JPS63310028A/ja active Pending
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