KR0155285B1 - 멀티 프로세서 시스템의 오동작 제어장치 - Google Patents
멀티 프로세서 시스템의 오동작 제어장치Info
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- KR0155285B1 KR0155285B1 KR1019940004878A KR19940004878A KR0155285B1 KR 0155285 B1 KR0155285 B1 KR 0155285B1 KR 1019940004878 A KR1019940004878 A KR 1019940004878A KR 19940004878 A KR19940004878 A KR 19940004878A KR 0155285 B1 KR0155285 B1 KR 0155285B1
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Abstract
본 발명은 멀티 프로세서 시스템의 오동작 제어장치에 관한 것으로, 특히 마스터 프로세서(11)와 슬레이브 프로세서(21-1∼21-n)가 상호 동작을 감시하여 슬레이브 프로세서에서 오동작이 발생하면 오동작을 일으킨 스레이브 프로세서만을 리셋할 수 있고, 오동작이 시스템 전반에 걸쳐 즉, 다수의 슬레이브 프로세서에서 오동작이 발생하였을 경우에는 슬레이브 프로세서 전체를 리셋할 수도 있으며, 또한 마스터 프로세서(11)에서 오동작이 발생하였을 경우에는 이를 슬레이브 프로세서(21-1∼21-n)에서 검출하여 상기 마스터 프로세서(11)를 리셋할 수 있어 불필요한 부분까지 리셋시켜 시스템의 효율을 저하시키는 문제점을 해결할 수 있다.
Description
제1도는 종래의 오동작 제어장치를 설명하기 위한 블럭도.
제2도는 본 발명에 의한 오동작 제어장치를 설명하기 위한 블럭도.
*도면의 주요부분에 대한 부호의 설명
10 : 리셋신호 검출 및 인가회로 11 : 마스터 프로세서
12 : 마스터 입·출력장치 20-1∼20-n : 리셋신호 발생회로
21-1∼21-n : 슬레이브 프로세서 22-1∼22-n : 슬레이브 입·출력장치
AND1∼ANDn+1 : 앤드 게이트
본 발명은 다수의 프로세서를 사용하는 멀티 프로세서 시스템에 있어서, 프로세서 상호간에 동작을 감시하여 오동작 발생시 리셋신호를 통해 오동작을 일으킨 프로세서를 리셋하므로써 시스템의 신뢰도를 향상시키는 멀티 프로세서 시스템의 오동작 제어장치에 관한 것이다.
일반적으로, 다수의 프로세서를 사용하는 멀티 프로세서 시스템은 제1도에 도시된 바와 같이 마스터 프로세서(72)와 각 슬레이브 프로세서(81a∼81n)가 독자적으로 작업을 수행하며, 상기 마스터 프로세서(72)와 슬레이브 프로세서(81a∼81n)는 입·출력 장치(73)(82a∼82n)를 통해 데이타를 교환하는데, 이에 따라 마스터 프로세서(72)는 슬레이브 프로세서(81a∼81n)의 동작상태를 점검하여 오동작의 발생을 검출하게 된다.
상기와 같이 프로세서들(72)(81a∼81n)이 독자적으로 작업을 수행중에 슬레이브 프로세서(81a∼81n)에 오동작이 일어나면 예컨데, 슬레이브 프로세서(80a)에서 오동작이 발생하였을 경우에 마스터 프로세서(72a)는 이를 검출하게 되고, 이에 따라 입·출력장치(73a)를 통해 리셋 요구신호, 즉 로우레밸 신호를 출력하게 된다.
상기의 로우레밸 신호는 앤드 게이트(ANDa∼ANDn)의 일측 단자에 인가되고, 이에 따라 앤드 게이트(ANDn)는 로우레밸 신호를 출력하여 리셋신호 발생회로(80a∼80n)에 리셋신호를 요구하게 된다.
리셋신호 발생회로(80a∼80n)는 리셋 요구신호가 인가됨에 따라 이 리셋신호 발생회로(80a∼80n)는 리셋신호를 출력하여 슬레이브 프로세서(80a∼80n)에 리셋시키게 된다.
한편, 마스터 프로세서(72)에 오동작이 발생하였을 경우에는 마스터 입·출력장치(73)가 리셋신호 검출 및 인가회로(71)에 리셋신호를 요구하게 되고, 이에 따라 상기 리셋신호 검출 및 인가회로(71)는 로우레벨의 리셋신호를 출력하게 된다.
리셋신호 검출 및 인가회로(71)에서 출력된 로우레벨의 리셋신호는 마스터 프로세서(72)에 인가되어 마스터 프로세서를 리셋시키게 되고, 또한 상기 리셋신호 검출 및 인가회로(71)에서 출력된 로우레벨의 리셋신호는 앤드 게이트(ANDa∼ANDn)의 일측 단자에 인가되어 슬레이브 프로세서(81a∼81n)를 리셋시키게 된다.
상기와 같이 종래의 오동작 제어장치는, 마스터 프로세서가 슬레이브 프로세서의 이상동작을 검출함에 따라 슬레이브 리셋 요구신호를 발생하여 오동작을 일으킨 슬레이브 프로세서를 리셋하게 되는데, 이에 따라 해당 슬레이브 프로세서만을 리셋하는 것이 아니라 전체 시스템을 리셋하게 되어 시스템 전체의 효율을 저하시킨다는 문제점이 있었다.
또한, 마스터 프로세서에 오동작이 발생하였을 경우에 시스템 전체의 감시가 불가능하고, 슬레이브 프로세서가 마스터 프로세서의 이상동작을 인식하여도 마스터 프로세서(72)를 리셋시킬 수 없다는 문제점이 있었다.
이에, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 슬레이브 프로세서와 마스터 프로세서가 서로의 동작을 감시하여 마스터 프로세서에서 오동작이 발생하면 슬레이브 프로세서가 상기 마스터 프로세서를 리셋할 수 있을 뿐만 아니라 슬레이브 프로세서가 오동작을 일으키면 전체 시스템에 영향을 주지 않고 자신만을 리셋할 수 있는 멀티 프로세서 시스템의 오동작 제어장치를 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 리셋스위치 및 리셋 요구신호에 의해 리셋신호를 발생하는 리셋신호 검출 및 인가회로와, 이 리셋신호 검출 및 인가회로의 리셋신호에 따라 리셋되며 슬레이브 프로세서의 오동작 발생을 감시하여 슬레이브 리셋 요구신호를 발생하는 마스터 프로세서와, 이 마스터 프로세서의 제어에 따라 데이터를 출력하며, 또한 슬레이브 리셋 요구신호를 출력하는 마스터 입·출력장치와, 상기 리셋신호 검출 및 인가회로에서 출력되는 리셋 요구신호와 자체의 입·출력장치를 통해 출력되는 리셋 요구신호 및 상기 마스터 입·출력장치에서 발생하는 리셋 요구신호를 논리곱하는 적어도 하나 이상의 앤드 게이트와, 이 앤드 게이트의 출력신호에 따라 리셋신호를 발생하는 리셋신호 발생회로와, 이 리셋신호 발생회로의 출력신호에 의해 리셋되는 슬레이브 프로세서와, 이 슬레이브 프로세서의 데이터와 자체 리셋 요구신호 및 마스터 프로세서를 리셋하기 위한 리셋 요구신호를 출력하는 슬레이브 입·출력 장치로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면에 따라 상세히 설명한다.
제2도는 본 발명에 의한 멀티프로세서 시스템의 오동작 제어장치를 도시한 불럭도로서, 리셋스위치 및 리셋 요구신호에 의해 리셋신호를 발생하는 리셋신호 검출 및 인가회로(10)와, 이 리셋신호 검출 및 인가회로(10)의 리셋신호에 따라 리셋되며 슬레이브 프로세서(21-1∼21-n)의 오동작 발생을 감시하여 슬레이브 리셋 요구신호를 발생하는 마스터 프로세서(11)와, 이 마스터 프로세서(11)의 제어에 따라 데이터를 출력하며, 또한 슬레이브 리셋 요구신호를 출력하는 마스터 입·출력장치(12)와, 상기 리셋신호 검출 및 인가회로(10)에서 출력되는 리셋 요구신호와 자체의 입·출력 장치를 통해 출력되는 리셋 요구신호와 상기 마스터 입·출력장치(12)에서 발생하는 리셋 요구신호를 논리곱하는 적어도 하나 이상의 앤드 게이트(AND1∼ANDn+1)와, 이 앤드 게이트(AND1∼ANDn+1)의 출력신호에 따라 리셋신호를 발생하는 리셋신호 발생회로(20-1∼20-n)와, 이 리셋신호 발생회로(20-1∼20-n)의 출력신호에 의해 리셋되는 슬레이브 프로세서 (21-1∼21-n)와, 이 슬레이브 프로세서(21-1∼21-n)의 데이터와 자체 리셋 요구신호 및 마스터 프로세서(11)를 리셋하기 위한 리셋 요구신호를 출력하는 슬레이브 입·출력장치(22-1∼22-n)로 구성되어 있다.
다음에는 상기와 같은 구성으로 이루어진 본 발명의 작용 및 효과를 설명한다.
마스터 프로세서(11)와 각 슬레이브 프로세서(21-1∼21-n)는 독자적으로 작업을 수행하며, 입·출력 장치(12)(22-1∼22-n)를 통해 상호 데이터를 주고 받는다. 이에 따라, 마스터 프로세서(11)와 각 슬레이브 프로세서(21-1∼21-n)는 상호간의 동작상태를 점검하여 오동작의 발생을 검출하게 된다.
상기와 같이 마스터 프로세서(11)가 슬레이브 프로세서(21-1∼21-n)의 동작상태를 점검하는 중에 슬레이브 프로세서, 예컨데 슬레이브 프로세서(21-1)에 오동작 발생이 검출되면 자체의 입·출력 장치(22-1)를 통해 로우레밸의 리셋 요구신호를 출력하고, 이 로우레밸 신호는 앤드 게이트(AND2)의 일측 입력단자에 인가됨에 따라 상기 앤드 게이트(AND2)도 로우레밸의 신호를 출력하게 된다.
앤드 게이트(AND2)의 로우레밸 출력신호는 리셋신호 발생회로(20-1)에 리셋신호를 요구하게 되고, 이에 따라 상기 리셋신호 발생회로(20-1)는 리셋신호를 출력하여 슬레이브 프로세서(21-1)를 리셋시키게 된다.
그리고, 시스템 전반에 걸쳐 오동작이 발생하였을 경우에, 즉 다수의 슬레이브 프로세서에서 오동작이 발생하였을 경우에 마스터 프로세서(11)는 이를 검출하고 마스터 입·출력 장치(12)를 통해 로우레밸의 리셋 요구신호를 출력하게 된다.
마스터 입·출력 장치(12)를 통해 출력된 로우레밸의 리셋 요구신호는 앤드 게이트(AND2∼ANDn+1)의 일측 단자에 인가됨에 따라 앤드 게이트(AND2∼ANDn+1)는 로우레밸의 신호를 출력하는 슬레이브 프로세서(21-1∼21-n)를 리셋시키게 된다.
한편, 마스터 프로세서(11)와 슬레이브 프로세서(21-1∼21n)가 상호간의 동작상태를 점검하는 중에, 슬레이브 프로세서 예컨대, 슬레이브 프로세서(21-1)가 마스터 프로세서(11)의 이상 동작을 검출하면 이 슬레이브 프로세서(21-1)는 슬레이브 입·출력 장치(22-1)를 통해 로우레밸의 리셋 요구신호를 출력하게 되며, 이에 따라 상기 리셋 요구신호는 앤드 게이트(AND1)의 일측단자에 인가된다.
앤드 게이트(AND1)의 일측단자에 로우레밸의 리셋 요구신호가 인가됨에 따라 이 앤드 게이트(AND1)는 로우레밸의 신호를 출력하게 되고, 이 로우레밸 출력신호는 리셋신호 검출 및 인가회로(10)에 리셋신호의 발생을 요구하게 된다.
리셋 신호요구가 리셋신호 검출 및 인가회로(10)에 인가됨에 따라 이 리셋신호 검출 및 인가회로(10)는 리셋신호를 출력하게 되고, 이에 따라 리셋신호가 마스터 프로세서(11)에 인가되어 마스터 프로세서(11)를 리셋시키게 된다.
한편, 상리 리셋신호 검출 및 인가회로(10)에서 출력된 리셋신호는 각 앤드 게이트(AND2∼ANDn+1)의 일측단자에 인가되고, 이에 따라 각 앤드 게이트(AND2∼ANDn+1)는 로우레밸의 리셋 요구신호를 출력하여 각 리셋신호 발생회로(20-1∼20-n)에 리셋신호의 발생을 요구하게 된다.
상기와 같이 각 리셋신호 발생회로(20-1∼20-n)에 리셋신호 발생을 요구함에 따라 리셋신호 발생회로(20-1∼20-n)는 리셋신호를 출력하게 되고, 이에 따라 슬레이브 프로세서(21-1∼21-n)는 리셋되게 된다.
이상은 리셋 요구신호가 로우레밸일 경우의 동작에 대해서 설명하였는데, 리셋 요구신호가 하이레밸일 경우에는 상기 앤드 게이트(AND1∼ANDn+1)를 오아 게이트로 치환하면 동일한 효과를 얻을 수 있다.
상기와 같이 본 발명은 마스터 프로세서와 스레이브 프로세서 상호간에 동작을 감시하고 오동작 발생시 리셋신호를 통해 오동작이 발생한 프로세서를 리셋 하므로써 시스템의 사용효율과 신뢰도를 향상시키는 효과가 있다.
Claims (1)
- 리셋스위치 및 리셋 요구신호에 의해 리셋신호를 발생하는 리셋신호 검출 및 인가회로(10)와, 이 리셋신호 검출 및 인가회로(10)의 리셋신호에 따라 리셋되며 슬레이브 프로세서(21-1∼21-n)의 오동작 발생을 감시하여 슬레이브 리셋 요구신호를 발생하는 마스터 프로세서(11)와, 이 마스터 프로세서(11)의 제어에 따라 데이터를 출력하며, 또한 슬레이브 리셋 요구신호를 출력하는 마스터 입·출력장치(12)와, 상기 리셋신호 검출 및 인가회로(10)에서 출력되는 리셋 요구신호와 자체의 입·출력 장치를 통해 출력되는 리셋 요구신호와 상기 마스터 입·출력장치(12)에서 발생하는 리셋 요구신호를 논리곱하는 적어도 하나 이상의 앤드 게이트(AND1∼ANDn+1)와, 이 앤드 게이트(AND1∼ANDn+1)의 출력신호에 따라 리셋신호를 발생하는 리셋신호 발생회로(20-1∼20-n)와, 이 리셋신호 발생회로(20-1∼20-n)의 출력신호에 의해 리셋되는 슬레이브 프로세서(21-1∼21-n)와, 이 슬레이브 프로세서(21-1∼21-n)의 데이터와 자체 리셋 요구신호 및 마스터 프로세서(11)를 리셋하기 위한 리셋 요구신호를 출력하는 슬레이브 입·출력 장치(22-1∼22-n)로 구성된 것을 특징으로 하는 멀티 프로세서 시스템의 오동작 제어장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940004878A KR0155285B1 (ko) | 1994-03-11 | 1994-03-11 | 멀티 프로세서 시스템의 오동작 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019940004878A KR0155285B1 (ko) | 1994-03-11 | 1994-03-11 | 멀티 프로세서 시스템의 오동작 제어장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0155285B1 true KR0155285B1 (ko) | 1998-11-16 |
Family
ID=19378767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940004878A KR0155285B1 (ko) | 1994-03-11 | 1994-03-11 | 멀티 프로세서 시스템의 오동작 제어장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0155285B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
| KR100790067B1 (ko) * | 2001-02-28 | 2007-12-31 | 삼성전자주식회사 | 이동통신시스템의 이동교환기에서 지능 관리 플랫폼의데이터베이스 관리 장치 및 방법 |
-
1994
- 1994-03-11 KR KR1019940004878A patent/KR0155285B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
| KR100790067B1 (ko) * | 2001-02-28 | 2007-12-31 | 삼성전자주식회사 | 이동통신시스템의 이동교환기에서 지능 관리 플랫폼의데이터베이스 관리 장치 및 방법 |
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