KR950012244A - 멀티프로세서 시스템의 리셋회로 - Google Patents
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Abstract
본 발명은 멀티프로세서 시스템의 리셋회로에 관한 것으로, 전원인가, 리셋스위치 및 리셋요구신호에 의해 리셋신호를 발생하는 리셋신호검출 및 인가회로의 리셋신호에 따라 리셋되며 슬레이브단의 오동작을 감시하여 슬레이브 리셋신호 및 상기 리셋요구신호를 발생하는 마스터 프로세서와 마스터 프로세서의 제어에 따라 데이타를 전달하며 리셋요구신호와 슬레이브 리셋신호를 출력하는 마스터 입출력장치와 리셋신호와 슬레이브 리셋신호를 전달하는 리셋신호 발생회로와 리셋신호 발생회로의 출력에 따라 리셋하며 마스터 프로세서와 통신하는 슬레이브 프로세서와 슬레이브 프로세서의 제어에 따라 데이타를 전달하는 슬레이브 입출력장치를 구비하여 마스터 프로세서가 자신 및 복수의 슬레이브 프로세서의 동작을 감시하여 오동작시에 상기 프로세서들을 궤환 리셋할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 멀티 프로세서 시스템의 리셋신호를 도시한 블럭도.
Claims (1)
- 멀티프로세서 시스템에 있어서, 전원인가, 리셋스위치 및 리셋요구신호에 의해 리셋신호를 발생하는 리셋신호검출 및 인가회로; 상기 리셋신호에 따라 리셋되며 슬레이브단의 오동작을 감시하여 슬레이브 리셋신호 및 상기 리셋요구신호를 발생하는 마스터 프로세서; 상기 마스터 프로세서의 제어에 따라 데이타를 전달하며 리셋요구신호와 슬레이브 리셋신호를 출력하는 마스터 입출력장치; 상기 리셋신호와 슬레이브 리셋신호를 전달하는 적어도 하나 이상의 리셋신호 발생회로; 상기 리셋신호 발생회로의 출력에 따라 리셋하며 마스터 프로세서와 통신하는 적어도 하나 이상의 슬레이브 프로세서; 및 상기 슬레이브 프로세서의 제어에 따라 데이타를 전달하는 적어도 하나 이상의 슬레이브 입출력장치를 구비하여 상기 마스터 프로세서가 자신 및 복수의 슬레이브 프로세서의 동작을 감시하여 오동작시에 상기 프로세서들을 궤환 리셋할 수 있는 것을 특징으로 하는 멀티프로세서 시스템의 리셋 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022233A KR950012244A (ko) | 1993-10-25 | 1993-10-25 | 멀티프로세서 시스템의 리셋회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022233A KR950012244A (ko) | 1993-10-25 | 1993-10-25 | 멀티프로세서 시스템의 리셋회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950012244A true KR950012244A (ko) | 1995-05-16 |
Family
ID=66825186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930022233A KR950012244A (ko) | 1993-10-25 | 1993-10-25 | 멀티프로세서 시스템의 리셋회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950012244A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384852B1 (ko) * | 1999-05-19 | 2003-05-22 | 인터내셔널 비지네스 머신즈 코포레이션 | 메모리 억세스 인터럽트를 통해 발생되는 프로세서 리셋 방법 |
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
| KR100681427B1 (ko) * | 2000-11-13 | 2007-02-15 | 삼성전자주식회사 | 다중 프로세서 시스템을 위한 리셋 회로 |
-
1993
- 1993-10-25 KR KR1019930022233A patent/KR950012244A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384852B1 (ko) * | 1999-05-19 | 2003-05-22 | 인터내셔널 비지네스 머신즈 코포레이션 | 메모리 억세스 인터럽트를 통해 발생되는 프로세서 리셋 방법 |
| KR100418472B1 (ko) * | 1999-12-16 | 2004-02-14 | 엘지전자 주식회사 | 교환 시스템의 멀티 씨 피 유 장애 복구장치 및 방법 |
| KR100681427B1 (ko) * | 2000-11-13 | 2007-02-15 | 삼성전자주식회사 | 다중 프로세서 시스템을 위한 리셋 회로 |
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