KR960028489A - 디지탈 시스템의 매크로블럭 연산기 - Google Patents

디지탈 시스템의 매크로블럭 연산기 Download PDF

Info

Publication number
KR960028489A
KR960028489A KR1019940039439A KR19940039439A KR960028489A KR 960028489 A KR960028489 A KR 960028489A KR 1019940039439 A KR1019940039439 A KR 1019940039439A KR 19940039439 A KR19940039439 A KR 19940039439A KR 960028489 A KR960028489 A KR 960028489A
Authority
KR
South Korea
Prior art keywords
signal
operator
clock
counter
clock generation
Prior art date
Application number
KR1019940039439A
Other languages
English (en)
Other versions
KR0148553B1 (ko
Inventor
김기홍
Original Assignee
정장호
엘지정보통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정장호, 엘지정보통신 주식회사 filed Critical 정장호
Priority to KR1019940039439A priority Critical patent/KR0148553B1/ko
Publication of KR960028489A publication Critical patent/KR960028489A/ko
Application granted granted Critical
Publication of KR0148553B1 publication Critical patent/KR0148553B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
    • H04N19/169—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding
    • H04N19/17—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object
    • H04N19/176—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the coding unit, i.e. the structural portion or semantic portion of the video signal being the object or the subject of the adaptive coding the unit being an image region, e.g. an object the region being a block, e.g. a macroblock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/70—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by syntax aspects related to video coding, e.g. related to compression standards

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 디지탈 전송장치에 관한 것으로 ITU-T권고안 H261에서 규정하는 형태를 디지탈 화상정보 데이타를 전송할시 GOB(Group of Block)와 매크로블럭(Macro Block)의 정보가 존재하지 않을 경우 영상신호를 복원하여 신뢰성 있는 데이타 전송을 확보하도록 한 것이다.
본 발명은 전송되는 디지탈 화상정보 데이타가 GOB와 매크로블럭에서 연속적인 어드레스가 검출되지 않거나 매크로블럭의 어드레스 최종합이 33이 아닐경우 가상데이타 발생을 위한 클럭발생제어를 하나의 모듈을 통한 제어로 시스템 관리에 효율성이 제공되고 단일의 모듈 사용으로 시스템이 단순화 된다.

Description

디지탈 시스템의 매크로블럭 연산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 따른 디지탈 시스템의 매크로블럭 연산기 구성 블럭도.

Claims (2)

  1. 디지탈 화상정보 전송장치에 있어서, 전송되는 매크로블럭의 어드레스 정보를 가산하는 가산수단과, 상기 가산수단의 초기값을 33으로 셋팅 설정하여 주는 먹스와, 상기 가산수단으로부터 연산되어 인가되는 매크로블럭의 최종합을 비교하여 이상 여부를 검출하는 비교수단과, 상기 비교수단에서 매크로블럭의 어드레스 최종합이 33이 아니거나 연속적인 매크로블럭 어드레스를 검출하지 못하면 가상데이타 발생을 위한 소정의 클럭을 발생하는 클럭발생수단 및, 상기 비교수단의 이상 여부 검출에 따라 상기 클럭발생수단의 동작을 제어하는 클럭발생제어 수단을 구비하는 것을 특징으로 하는 디지탈 시스템의 매크로블럭 연산기.
  2. 제1항에 있어서, 상기 클럭발생제어수단은 상기 비교수단으로부터 인가되는 신호와 GOB신호를 논리곱 연산하는 제1연산기와, 상기 제1연산기의 신호에 따라 동작되어 소정의 신호를 출력하여 상기 클럭발생수단을 제어하는 플립플롭과, 상기 플립플롭의 신호에 따라 인에이블되어 시스템 클럭을 카운터하는 제2카운터와, 상기 제2카운터 출력값을 논리곱하는 제3연산기와, 상기 제2연산기의 출력값과 상기 플립플롭의 출력값을 논리곱 연산하는 제2연산기와, 상기 제2연산기의 출력값에 의해 인에이블되어 시스템 클럭을 카운터하는 제1카운터 및, 상기 제1카운터의 신호와 상기 가산수단의 신호를 비교하여 일치하면 상기 플립플롭에 리셋신호를 출력하여 클럭발생수단의 동작을 해제시키는 비교기로 이루어지는 것을 특징으로 하는 디지탈 시스템의 매크로블럭 연산기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940039439A 1994-12-30 1994-12-30 디지탈 시스템의 매크로블럭 연산기 KR0148553B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940039439A KR0148553B1 (ko) 1994-12-30 1994-12-30 디지탈 시스템의 매크로블럭 연산기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940039439A KR0148553B1 (ko) 1994-12-30 1994-12-30 디지탈 시스템의 매크로블럭 연산기

Publications (2)

Publication Number Publication Date
KR960028489A true KR960028489A (ko) 1996-07-22
KR0148553B1 KR0148553B1 (ko) 1998-11-16

Family

ID=19405540

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940039439A KR0148553B1 (ko) 1994-12-30 1994-12-30 디지탈 시스템의 매크로블럭 연산기

Country Status (1)

Country Link
KR (1) KR0148553B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681879B2 (en) 2007-03-28 2014-03-25 Samsung Electronics Co., Ltd. Method and apparatus for displaying video data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8681879B2 (en) 2007-03-28 2014-03-25 Samsung Electronics Co., Ltd. Method and apparatus for displaying video data

Also Published As

Publication number Publication date
KR0148553B1 (ko) 1998-11-16

Similar Documents

Publication Publication Date Title
KR920001358A (ko) 정보 처리 장치용 버스 시스템
GB2057732A (en) Data processing system
KR960028489A (ko) 디지탈 시스템의 매크로블럭 연산기
US5640570A (en) Information handling system for transmitting contents of line register from asynchronous controller to shadow register in another asynchronous controller determined by shadow register address buffer
KR950704742A (ko) 파이프라인식 데이타 순서화 시스템(Pipelined Data Ordering System)
KR910021155A (ko) 비디오 신호 처리용 시스템
BR8105689A (pt) Disposicao de circuito capaz de detatar maus funcionamentoos em um sistemas de processamento de dados
KR920008605A (ko) 최소 경합 프로세서 및 시스템 버스 시스템
KR900005727A (ko) 복제 시스템의 전환에 의한 데이타의 손실 또는 전와에 대한 보호
KR900006944B1 (ko) 데이타 단말기용 신호로 제어 회로
ATE195826T1 (de) Verarbeitungseinheit mit erkennung eines byteausrichtungsmechanismuses im speicherkontrollmechanismus
KR0155285B1 (ko) 멀티 프로세서 시스템의 오동작 제어장치
JPH02230356A (ja) 情報処理装置のバス拡張装置
KR100202979B1 (ko) 전전자 교환기에서 프로세서간 통신을 제어하기 위한 엠버스 절제 장치
KR850006090A (ko) 데이터 전송 시스템
KR920003849B1 (ko) 다중처리기 시스템에서의 LSM(Line Selection Matrix)
JP2549444B2 (ja) データ転送装置
ES2111776T3 (es) Disposicion para la transmision de datos con un sistema de bus paralelo.
KR970058098A (ko) 전자교환기에서의 보드 실탈장 감지장치
KR940001628A (ko) 전전자교환 시스템의 입·출력 정합장치 및 입·출력 방법
KR960027727A (ko) 집중형 광대역망 종단(b-nt) 시스템의 하드웨어를 제어하기 위한 장치
JPH064456A (ja) データ転送制御装置
KR940008321A (ko) 이중화 구조를 갖는 주종시스템간의 통신 경로 선택회로
KR970002614A (ko) 프로그램 카운터 데이타를 이용한 오동작 방지회로
KR970064043A (ko) 디지탈 광 다중장치의 시스템 성능 감시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010425

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee