JPS58186247A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
- Publication number
- JPS58186247A JPS58186247A JP57068748A JP6874882A JPS58186247A JP S58186247 A JPS58186247 A JP S58186247A JP 57068748 A JP57068748 A JP 57068748A JP 6874882 A JP6874882 A JP 6874882A JP S58186247 A JPS58186247 A JP S58186247A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- synchronization
- signal
- pulse
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（時分割多元接続）通信装置に関し，特に受信フレーム
同期を確立するフレーム同期回路に関する。
同期を確立するフレーム同期回路に関する。
ＴＤＭＡ通信装置においては，受信フレーム同期を確立
することが必要不可欠なものとなっている。
することが必要不可欠なものとなっている。
従来この種に使用されたフレーム同期回路は，後で詳し
く述べるが，受信信号中の同期パターンフレームカウン
タ，同期一視回路及び論理回路を有し， ８０Ｍ検出器
から出力される検出パルスを用いて受信フレーム同期を
確立していた。しかしながら、この従来の回路では非同
期の状態から同期状態に致ろ過程，即ち同期引き込みに
長時間要し。
く述べるが，受信信号中の同期パターンフレームカウン
タ，同期一視回路及び論理回路を有し， ８０Ｍ検出器
から出力される検出パルスを用いて受信フレーム同期を
確立していた。しかしながら、この従来の回路では非同
期の状態から同期状態に致ろ過程，即ち同期引き込みに
長時間要し。
フレーム効率を高くすると，ますます同期引き込みが難
かしくなるという欠点があった。
かしくなるという欠点があった。
本発明の目的は，上述した欠点を解決するためになされ
たもので，同期引き込みの速いフレーム同期回路を提供
することにある。
たもので，同期引き込みの速いフレーム同期回路を提供
することにある。
本発明によれば，受信信号中の同期パターン（ＳＯＭ）
を検出して検出パルスを発生する同期パターン検出器を
有し、前記検出パルスを用いてフレーム同期を確立する
フレーム同期回路において。
を検出して検出パルスを発生する同期パターン検出器を
有し、前記検出パルスを用いてフレーム同期を確立する
フレーム同期回路において。
前記フレーム同期の周期に等しい周期の最長符号系列信
号を発生する最長符号系列発生器と、該最長符号系列信
号を所定の段数遅延させると共に。
号を発生する最長符号系列発生器と、該最長符号系列信
号を所定の段数遅延させると共に。
各段に保持された信号を並列信号として出方するシフト
レノスタと、前記検出・９ルスの受信の度毎に、前記並
列信号を受け、前記シフトレノスタからの信号毎に、前
記並列信号を予め定められ矢数のフレームにわたって前
記最長符号系列信号の性質を利用して統計的に処理し、
処理結果に従って前記フレーム同期確立に必要な制御を
行なうコントローラとを有することを特徴とするフレー
ム同期回路が得られる。
レノスタと、前記検出・９ルスの受信の度毎に、前記並
列信号を受け、前記シフトレノスタからの信号毎に、前
記並列信号を予め定められ矢数のフレームにわたって前
記最長符号系列信号の性質を利用して統計的に処理し、
処理結果に従って前記フレーム同期確立に必要な制御を
行なうコントローラとを有することを特徴とするフレー
ム同期回路が得られる。
以下図面を参照しながら詳しく説明する。
第１図は従来のフレーム同期回路の構成を示したブロッ
ク図である８図において、１は受信データＲＤ及び受信
クロックＲＣを受けて受信信号中のＳＯＭを検出して検
出パルスＤＰを発生する８０Ｍ検出器、２はシステムク
ロックｓｃを計数シてフレームカウンタＦＰを発生する
フレームカウンタ。
ク図である８図において、１は受信データＲＤ及び受信
クロックＲＣを受けて受信信号中のＳＯＭを検出して検
出パルスＤＰを発生する８０Ｍ検出器、２はシステムク
ロックｓｃを計数シてフレームカウンタＦＰを発生する
フレームカウンタ。
３は論理ＡＮＤ器、４は同期監視回路、５は論理ＯＲ器
、６は論理反転器である。
、６は論理反転器である。
次に第１図を参照しながら従来回路の動作について詳述
する。
する。
一般に、 ＴＤＭＡ装置では、受信クロックＲＣとシス
テムクロックＳＣは非同期であるため、フレーム同期回
路は受信信号ＲＤに対して位相追随できる機能をもたな
くてはならない。そのため。
テムクロックＳＣは非同期であるため、フレーム同期回
路は受信信号ＲＤに対して位相追随できる機能をもたな
くてはならない。そのため。
ＳＯＭ検出器ｌで検出された正しいＳＯＭにより発生す
る真検出パルスにより、フレームカウンタ２をリセット
する必要がある。他方、受信信号中で正しいＳＯＭ、に
偶々一致する擬似ＳＯＭを検出することにより８０Ｍ検
出器２からランダムに発生する偽検出パルスを除く技術
が本質的に必要となる。このため従来、フレームパルス
ＦＰをもとにして。
る真検出パルスにより、フレームカウンタ２をリセット
する必要がある。他方、受信信号中で正しいＳＯＭ、に
偶々一致する擬似ＳＯＭを検出することにより８０Ｍ検
出器２からランダムに発生する偽検出パルスを除く技術
が本質的に必要となる。このため従来、フレームパルス
ＦＰをもとにして。
ＯＲＲｂ２ら予測デートパルスＥＰを発生し。
ＡＮＤ器３により８０Ｍ検出器１がら発生する偽検出・
Ｐルスを除く方法がとられていた。このときの予測ケ゛
−トパルスＥＰは、真検出・９ルスに対し、±１ないし
±２シンボル幅を持つパルスである。
Ｐルスを除く方法がとられていた。このときの予測ケ゛
−トパルスＥＰは、真検出・９ルスに対し、±１ないし
±２シンボル幅を持つパルスである。
第２図は、同期時において、 ８０Ｍ検出器２から発生
スル検出ノソルスＤＰと予測ケゝ−トノクルスＥＰのタ
イミング関係を示したタイムチャートである。
スル検出ノソルスＤＰと予測ケゝ−トノクルスＥＰのタ
イミング関係を示したタイムチャートである。
図において、予測ケ゛−トハルスＥＰと同時刻に発生し
ている検出パルスＤＰが真検出・ｖ７レスを示し。
ている検出パルスＤＰが真検出・ｖ７レスを示し。
それ以外の検出・９ルスＤＰは傷検出ノクルスを示して
いる。まだ同期時には、予測ケ゛−ト・９ルスＥＰとフ
レームパルスＦＰは一致し、従って図に戻された２個の
予測ゲート・ぞルスＥＰ間の時間がフレーム同期の周期
を示している。
いる。まだ同期時には、予測ケ゛−ト・９ルスＥＰとフ
レームパルスＦＰは一致し、従って図に戻された２個の
予測ゲート・ぞルスＥＰ間の時間がフレーム同期の周期
を示している。
同期監視回路４は、フレームパルスＦＰとＡＮＤ器３の
一致パルスＣＰとを受けて、予め定められた数ＮのＮフ
レーム間にＡＮＤ器３から出力される一致・ｐルスｃｐ
の数を計数し、統計的判定により同期／非同期判定を行
ない、同期時には同期信号ＦＳを常時ＯＮとする。他方
、非同期時において同期信号ＦＳはＯＦＦとなり１反転
器６の出力はＯＮに、ＯＲＲｂ２出力である予測ゲート
パルスＥＰはＯＮとなる。この状態で、最初に８０Ｍ検
出器１から発生した検出ノクルスＤＰにより、 ＡＮＤ
器３の一致・やルスＣＰでフレムカウンタ２がリセット
されると共に同期信号ＦＳが再びＯＮとなる。その後上
述の如（ＡＮＤ器３に於て、予測グー） ／？ルスーＥ
Ｓにより、 ８０Ｍ検出器１から発生する検出パルスＤ
Ｐがオンオフされ、同期監視回路４はＮフレーム間の統
計判定による同期／非同期判定動作に入る。
一致パルスＣＰとを受けて、予め定められた数ＮのＮフ
レーム間にＡＮＤ器３から出力される一致・ｐルスｃｐ
の数を計数し、統計的判定により同期／非同期判定を行
ない、同期時には同期信号ＦＳを常時ＯＮとする。他方
、非同期時において同期信号ＦＳはＯＦＦとなり１反転
器６の出力はＯＮに、ＯＲＲｂ２出力である予測ゲート
パルスＥＰはＯＮとなる。この状態で、最初に８０Ｍ検
出器１から発生した検出ノクルスＤＰにより、 ＡＮＤ
器３の一致・やルスＣＰでフレムカウンタ２がリセット
されると共に同期信号ＦＳが再びＯＮとなる。その後上
述の如（ＡＮＤ器３に於て、予測グー） ／？ルスーＥ
Ｓにより、 ８０Ｍ検出器１から発生する検出パルスＤ
Ｐがオンオフされ、同期監視回路４はＮフレーム間の統
計判定による同期／非同期判定動作に入る。
上記従来のフレーム同期回路は、非同期の状態から同期
状態に到る過程に長時間型する。即ち。
状態に到る過程に長時間型する。即ち。
フレーム効率を上げるには、フレーム周期ヲ長りして、
ＳＯＭの期間を短くするのが有効であるが。
ＳＯＭの期間を短くするのが有効であるが。
その場合、■フレーム中に極めて多数の偽検出パルスが
発生し、初期同期引き込みに長時間型する。
発生し、初期同期引き込みに長時間型する。
具体例として、１フレーム中に偽検出パルスが平均Ｆ個
発生するとすれば、各偽検出パルスが偽であることを判
定するのにＮフレームを要し、従って最悪の場合、同期
引き込みにＦＸＭフレーム、を要する。そして、十分高
い確率で同期／非同期を正しく判定するにはＮを大きく
する必要があり、この場合に非常に問題となる。
発生するとすれば、各偽検出パルスが偽であることを判
定するのにＮフレームを要し、従って最悪の場合、同期
引き込みにＦＸＭフレーム、を要する。そして、十分高
い確率で同期／非同期を正しく判定するにはＮを大きく
する必要があり、この場合に非常に問題となる。
第３図は本発明によるフレーム同期回路の一実施例の構
成を示したブロック図である。図において、ｌは８０Ｍ
検出器、１２はフレーム周期に等しい周期のＭ系列信号
ＭＳを発生するＭ系列発生器１３は１段（但しｔ ＝
（ｌｏｇ２ ＪＪＬはメフレーム長、〔〕は整数部分、
即ちガラスの記号）シフトレジスタ、１４はＣＰＵ／メ
モリ回路、即ちコントローラ、１５は一致回路である。
成を示したブロック図である。図において、ｌは８０Ｍ
検出器、１２はフレーム周期に等しい周期のＭ系列信号
ＭＳを発生するＭ系列発生器１３は１段（但しｔ ＝
（ｌｏｇ２ ＪＪＬはメフレーム長、〔〕は整数部分、
即ちガラスの記号）シフトレジスタ、１４はＣＰＵ／メ
モリ回路、即ちコントローラ、１５は一致回路である。
本実施例の’ＣＰＵ／メモリ回路１４は、 ８０Ｍ検出
器１がら発生する検出ノｊルスＤＰ、ンフトレノスタ１
３の各段に保持されたｌビットの第１の並列信号ｐｐｓ
、及び一致回路１５から出力されるフレームパルスＥ
Ｐを入４し 力し、一致回路１５に供給するためｌビットの第２の並
列信号ＳＰＳ及び同期信号ＦＳを出力する。
器１がら発生する検出ノｊルスＤＰ、ンフトレノスタ１
３の各段に保持されたｌビットの第１の並列信号ｐｐｓ
、及び一致回路１５から出力されるフレームパルスＥ
Ｐを入４し 力し、一致回路１５に供給するためｌビットの第２の並
列信号ＳＰＳ及び同期信号ＦＳを出力する。
ＣＰＵ ／メモリ回路１４は、ｌビットの第１の並列信
号ｐｐｓの入力に対し設けられたｔ個のメモリ及びｌビ
ットの第２の並列信号ＳＰｓを出方するための出力バッ
ファを内蔵している。
号ｐｐｓの入力に対し設けられたｔ個のメモリ及びｌビ
ットの第２の並列信号ＳＰｓを出方するための出力バッ
ファを内蔵している。
以下、第３図を参照しながら本発明の回路の動作につい
て説明する。
て説明する。
ＣＰＵ ／メモリ回路１４は、 ８０Ｍ検出器１から発
生する検出パルスＤＰ到来時の第１の並列信号ＰＰＳの
内容を記憶し、該信号のｔビ、トの各々に対し、その内
容がパ１”ならば対応するメモリの内容を１だけ増加し
、又反対に“０″ならば１だけ減少した上で再び該当す
るメモリ内に記憶するという方法で、 ８０Ｍ検出器１
の検出・ぐルスＤＰ到来時のｔ段シフトレノスタ１３の
第１の並列信号ｐｐｓの内容を積分する。この積分動作
をフレームパルスＦＰの計数によりＮフレームを行ない
、Ｎフレーム毎に統計的判定により、 ８０Ｍ検出器１
から発生する真検出パルスの出現タイミングを決定する
。
生する検出パルスＤＰ到来時の第１の並列信号ＰＰＳの
内容を記憶し、該信号のｔビ、トの各々に対し、その内
容がパ１”ならば対応するメモリの内容を１だけ増加し
、又反対に“０″ならば１だけ減少した上で再び該当す
るメモリ内に記憶するという方法で、 ８０Ｍ検出器１
の検出・ぐルスＤＰ到来時のｔ段シフトレノスタ１３の
第１の並列信号ｐｐｓの内容を積分する。この積分動作
をフレームパルスＦＰの計数によりＮフレームを行ない
、Ｎフレーム毎に統計的判定により、 ８０Ｍ検出器１
から発生する真検出パルスの出現タイミングを決定する
。
次に、上記の統計的判定について詳述する。Ｍ系列発生
器１２から発生するＭ系列信号ＭＳの一周期に於て、′
”１”の数と′°０”の数はほぼ等しく、そのため偽検
出パルス発生時にシフトレジスタ１３から出力される第
１の並列信号ＰＰＳの各ビットの内容が１＃である確率
と０″である確率とが実質上等しくなり、Ｎフレームに
わたって統計をとると、偽検出パルスによる前記積分値
の平均は０となる。それに対し、 ８０Ｍ検出器１から
発生する真検出パルスは、フレーム上一定の位置に出現
し、上述の積分の結果Ｎ重〆加算され、従って各メモリ
の内容は、真検出パルス到来時のシフトレジスタＩ３の
第１の並列信号ＰＰｓの各ビットが” ｌ ”であるか
°“０＃であるかにより、見のがし誤り率が十分低いと
すると各々Ｎ又は−トとなる。Ｎを十分大きくシ、適当
な閾値Ｔ（＜Ｎ）を用いる統計的判定により十分大きな
確率で、正しいＳＯＭのタイミングを決定することがで
きる。即ち、各メモリの内容がＴより大又は−Ｔより小
である場合に、該当するビットの内容が“１１又は”
ｏ ”であると判定する。各メモリの内容のうち１つで
も前記閾値の範囲外であるときは判定不能とする。全ｔ
ビットについて判定可能である時に。
器１２から発生するＭ系列信号ＭＳの一周期に於て、′
”１”の数と′°０”の数はほぼ等しく、そのため偽検
出パルス発生時にシフトレジスタ１３から出力される第
１の並列信号ＰＰＳの各ビットの内容が１＃である確率
と０″である確率とが実質上等しくなり、Ｎフレームに
わたって統計をとると、偽検出パルスによる前記積分値
の平均は０となる。それに対し、 ８０Ｍ検出器１から
発生する真検出パルスは、フレーム上一定の位置に出現
し、上述の積分の結果Ｎ重〆加算され、従って各メモリ
の内容は、真検出パルス到来時のシフトレジスタＩ３の
第１の並列信号ＰＰｓの各ビットが” ｌ ”であるか
°“０＃であるかにより、見のがし誤り率が十分低いと
すると各々Ｎ又は−トとなる。Ｎを十分大きくシ、適当
な閾値Ｔ（＜Ｎ）を用いる統計的判定により十分大きな
確率で、正しいＳＯＭのタイミングを決定することがで
きる。即ち、各メモリの内容がＴより大又は−Ｔより小
である場合に、該当するビットの内容が“１１又は”
ｏ ”であると判定する。各メモリの内容のうち１つで
も前記閾値の範囲外であるときは判定不能とする。全ｔ
ビットについて判定可能である時に。
同期信号ＦＳをオンとすると共に、それ以前のＮフレー
ム間で判定した第２の並列信号ｓＰｓの各値を、上記の
統計的判定で得られた値に更新する。
ム間で判定した第２の並列信号ｓＰｓの各値を、上記の
統計的判定で得られた値に更新する。
もし、Ｎフレーム間での上記統計判定が判定不能の時は
、同期信号ＦＳをオフとし、第２の並列信号ｓｐｓの値
の更新は行わない。以上の動作を終了すると、各メモリ
の内容をリセットし１次以降の各Ｎフレームに対し再び
上述の動作をくり返す。
、同期信号ＦＳをオフとし、第２の並列信号ｓｐｓの値
の更新は行わない。以上の動作を終了すると、各メモリ
の内容をリセットし１次以降の各Ｎフレームに対し再び
上述の動作をくり返す。
なお、上記の実施例では、を段のシフトレジスタを使用
したが１段数はそれに限定する必要はない。また、最長
符号系列発生器としてＭ系列発生器を使用したが、−周
期において ＩＩ Ｑ Ｉ・と７１１＋７の数がほぼ同
数で、実質上ランダムな、即ち最長符号系列信号を発生
するものであればよい。さらに、コントローラによる統
計的判定は種々考えられ、上述したものに限定しないの
は勿論である。
したが１段数はそれに限定する必要はない。また、最長
符号系列発生器としてＭ系列発生器を使用したが、−周
期において ＩＩ Ｑ Ｉ・と７１１＋７の数がほぼ同
数で、実質上ランダムな、即ち最長符号系列信号を発生
するものであればよい。さらに、コントローラによる統
計的判定は種々考えられ、上述したものに限定しないの
は勿論である。
以上の説明から明らかなように１本発明によれば、初期
フレーム同期は最初のＮフレームで確立される。又、受
信クロックとシステムクロックとが非同期の場合にも容
易に位相追随ができるのは明らかである。
フレーム同期は最初のＮフレームで確立される。又、受
信クロックとシステムクロックとが非同期の場合にも容
易に位相追随ができるのは明らかである。
従って９本発明によるフレーム同期回路は、１フレーム
中に多数の偽検出・ぐルスが発生する場合でも速やかに
フレーム同期が確立できるため、フレーム周期が長くＳ
ＯＭの期間の短い即ちフレーム効率の高いものにも使用
できる。又、高い位相追随機能を有する事から、特に受
信クロックとシステムクロックとが非同期のＴＤＭＡ通
信装置のフレーム同期回路として適用することも可能に
なる。
中に多数の偽検出・ぐルスが発生する場合でも速やかに
フレーム同期が確立できるため、フレーム周期が長くＳ
ＯＭの期間の短い即ちフレーム効率の高いものにも使用
できる。又、高い位相追随機能を有する事から、特に受
信クロックとシステムクロックとが非同期のＴＤＭＡ通
信装置のフレーム同期回路として適用することも可能に
なる。
第１図は従来のフレーム同期回路の構成を示したプロ、
り図、第２図は第１図のフレーム同期回路の同期時にお
ける検出・ぐルスとフレームパルスノタイミンク関係を
示したタイムチャート、第３図は本発明によるフレーム
同期回路の一実施例の構成を示したブロック図である。 記号の説明：ｌは８０Ｍ検出器、２はフレーム力１３は
ンフトレジスタ、１４はｃｐｕ／メモリ回路。 １５は一致回路をそれぞれあられしている。
り図、第２図は第１図のフレーム同期回路の同期時にお
ける検出・ぐルスとフレームパルスノタイミンク関係を
示したタイムチャート、第３図は本発明によるフレーム
同期回路の一実施例の構成を示したブロック図である。 記号の説明：ｌは８０Ｍ検出器、２はフレーム力１３は
ンフトレジスタ、１４はｃｐｕ／メモリ回路。 １５は一致回路をそれぞれあられしている。
Claims (1)
- 【特許請求の範囲】 １ 受信信号中の同期・やターンを検出して検出パルス
を発生する同期・ぐターン検出器を有し、前記検出・や
ルスを用いてフレーム同期を確立するフレーム同期回路
において、前記フレーム同期の周期に等しい周期の最長
符号系列信号を発生する最長符号系列発生器と、該最長
符号系列信号を所定の段数遅延させると共に、各段に保
持された信号を並列信号として出力するシフトレノスタ
と、前記検出・ぐルスの受信の度毎に、前記並列信号を
受け、前記シフトレノスターの各段からの信号毎に。 前記ｍ並列信号を予め定められた数のフレームにわたっ
て前記最長符号系列信号の性質を利用して統計的に処理
し、処理結果にしたがって前記フレーム同期確立に必要
な制御を行なうコントローラとを有することを特徴とす
るフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068748A JPS58186247A (ja) | 1982-04-26 | 1982-04-26 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068748A JPS58186247A (ja) | 1982-04-26 | 1982-04-26 | フレ−ム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186247A true JPS58186247A (ja) | 1983-10-31 |
Family
ID=13382698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068748A Pending JPS58186247A (ja) | 1982-04-26 | 1982-04-26 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127637A (ja) * | 1986-11-17 | 1988-05-31 | Mitsubishi Electric Corp | デイジタル信号伝送装置 |
-
1982
- 1982-04-26 JP JP57068748A patent/JPS58186247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63127637A (ja) * | 1986-11-17 | 1988-05-31 | Mitsubishi Electric Corp | デイジタル信号伝送装置 |
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