JPS58175871A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は籍に高速度、高集積密度を持つＭＩＩＩＩ集積
回路に用いる半導体装置の製造方法に関する。

〔従来技術とその問題点〕

近年集積回路の集積密度は年々増加し、いわゆる超Ｌ８
Ｉが盛んに研究開発されている。集積密度を増加させる
には回路を構成する素子の寸法を益々小さくして行く必
要がある。然るにＭＯＳ｝ランジスタの寸法が小さくな
り、特にチャネル長が短くなるにつれて、いわゆるシ習
ートチャネル効果カ生シトランジスタのスレシホールド
電圧が着るしく低下することが知られている。これは主
としてドレーン電圧による空乏層がチャネル領域に侵入
することにより、チャネル領域の電荷がゲート電圧のみ
ならず、ドレーン電圧によっても大きく影響されている
からである。このシ冒ートチャネル効果を防ぐ手段とし
ては、チャネル領域へイオン注入することにより、この
部分の基板濃度を上げ空乏層の侵入をおさえる方法、ゲ
ート酸化膜厚を薄くしてゲート電極の電界の影響をよ抄
大きくするなどの方法がある。又一部ソース、ドレイン
の拡散深さ（　Ｘｊ）を浅くすると、やは抄チャネル領
域への空乏層の侵入がおさえられシ嘴ートチャネル効果
を防ぐことが出来るが、Ｘｊを浅くすると、拡散層の層
抵抗が為〈なプソース●ドレインの抵抗が上る。又、通
常の工程では拡散層によって配線がソース・ドレインと
同時に形成される為この配線の抵抗も高くなる。更に値
組化によって配線領域の巾が狭オるため拡散層による配
線の抵抗は更に高くな旋回路の動作速度が着るしく減少
するという間醜がある。又、このような浅いＰＮ接合を
つくって空乏層のチャネル方向への伸びを抑え九場合、
いわゆるサー７エス・ブレークダウンによ？）ＰＨ１合
の逆方向耐圧が低Ｆし、電源電圧を高く出来ないなどの
問題がある。

〔発明の目的〕

本発明は以上の点に鑑みなされ九ものであり、集積ｖ！
１度會損うことなく、比例縮小時のシ冒ートチャネル効
果を押え同時に高速動作を実現する半導体装置の製造方
法を提供するものである。

〔発明の概要〕

即、本発明は、ゲート電極を形成後、ソース・ドレイン
を形成するイオン注入を行い、その後、ソース・ドレイ
ン及び配線領域及びゲート電極表面を構成するシリコン
並びに多結晶シリコン表面にのみ選択的に形成し、その
後、段差部でのエツチング除去が平坦部でのそれに比較
して大きい膜を全面に形成し、ゲート端部のみ、その膜
を除去し、次いでゲート端部の金属膜を選択的にエツチ
ング除去することによりソース・ドレイン・拡散層配線
及びゲートの低抵抗化をはかるものである。

〔発明の効果〕

本発明の結果は集積密度を損うことなく比例縮小時のシ
璽ートチャネル効果を押え同時に高速動作を実現する半
導体装置を得ることが可能となっ九。

〔発明の実施例〕

本発明の一実施例を、第１図（ａ）〜（ｆ）を参照して
説明する。

例えばｐ型シリコン基板（１０１）上にフィールド酸化
層（１０２）　、ゲート酸化膜（１０３）及び多結晶シ
リコンよりなるゲート電極（１０４）を順次形成する。

次にゲート電極をマスクとして、例えばＡ＠を５０ＫＶ
の加速電圧でＩ　Ｘ　１５１１イオン注入することによ
りソース・ドレイン（１０５，１０５）及び配線領域（
１０５）を形成する。このウニＩ・−を例えば９００℃
のＮ、ガス中で例えば２０分処理することによりイオン
注入した不純物を活性化する。これは例えば酸化写囲気
で行ってもよいがこの場合は、形成された酸化膜をエツ
チング除去し、ソース・ドレイン・配線部及びゲート電
極表面のシリコン面を露出する（第１図（１））。

次に、ウェハーを加熱しながら金属の７１０ゲン化合物
ガスを減圧下で還元させる。例えばウェハーをシリコン
と金属の合金化温度より低い温度、−例として約３００
〜６００℃に加熱して、ＷＦ・とＨｌのガせることが出
来る。圧力は例えば０．１〜１０Ｔｏｒｒとする。ここ
ではウェハーを直接加熱し九が、反応炉を加熱すること
によりウェハーを加熱しても良い。この様にしてソース
・ドレイン領域（１０５）　。

（１０５’）表面はぼ全面と配線領域（１０５”）表面
及びゲステン（１０６）が−挙に形成される（第１図（
ｂ））。

次に、例えばプラズマＣＶＤ法により引０鵞膜（１０７
）を約４０００Ｘ全面に形成する（［１図（Ｃ））。こ
のプラズマ引０鵞膜（１０７）は、急峻な段差部（１０
８）でのエツチング速度が平坦な部分でのエツチング速
度にくらべて数倍速い丸め、例えばＮＨ４Ｆで６０秒エ
ツチングすると、第１図（ｄ）に示し九様にポリシリコ
ンゲート側壁部（１０８）　Ｋ於てのみエツチング除去
される。

次に例えばｇＤＴＡ（エチレン・シアミン・テトラアセ
テート）等を含むエツチング液でエツチングすると、ゲ
ート側壁部（１０８）のＷ膜のみ選択的にエツチング除
去される。このエツチングは例工ばＣＦ４ガスを用い九
プラズマエツチング法を用いてもよい。次に、ウェハー
＊間に例えばＣＶＤ　８ｉ０゜及びＰ２Ｏの様なバッジ
ベージ菅ン膜（１０９）を形成完成する（第１図（ｆ）
　）。

第２図にこの平面図を示す。図中人−λ断面が菖１図で
示し友ものである。このトランジスタは例えばスイッチ
ングＴｒとして用いられ、ゲートに例えは５ｖを印加し
ておいてインバータ（図示せず）から例えば５ｖの電圧
がソースに入力されると、ドレインにはｌ５Ｖ−ＶＴＩ
（（Ｌきい値）が出力され、拡散配線層を通して他のト
ランジスタのゲートに入力される。

以上の方法によって作られたＭＯ８）ランジスタは、ソ
ース・ドレイン部及びゲート部の表面に約１１００人の
タングステンが形成されている為ソース・ドレイン部及
びゲート部は約１０／口、という極めて低い抵抗が得ら
れ、従来の方法で作った拡散層（ρ５＝５００１０）に
比べ、ドレイン（又はソース）から残在する拡散層配線
に於ける、信号の遅延時間は約”１５０に減少すること
が出来た。ドレイン（又祉ソース）と拡散層配線の層抵
抗は共に遅延に利くが一般に配線領域の長さがこれに′
ＩＩｊ！続するソースやドレインの寸法より長く、従っ
てソースやドレインより抵抗が高いので配線領域表面に
メタルを形成する効果は大きい。配線領域はドレイン・
ソース両方に設けても構わない。又この方法では、拡散
層の抵抗値とは関係なく、ソース・ドレイン比らぺ１０
倍以上の小さなドーズ量を用いてもよい。

この場合ゲート端部に於るλ番の濃度を低くすることが
出来るのでドレインの空乏層は基板側（Ｐ領域）ばか）
でな（、Ａｓイオン注入層１ｔ（Ｎ領域）即ちＰＮ接合
の内側にも伸びる。この結果、ドレイン近傍の空乏層幅
が拡がりサーフェスブレークタウン電圧を従来の方法に
くらぺて約４〜５ｖ上昇させることが出来た。又、ソー
ス・ドレインの空乏層容量も約４０％減少させることが
出来、その結果素子の動作速度を更に、約１０％〜３０
軸改善することが出来た。又この場合、ＰＮｇ合面はシ
リコンの基板の主面より、約２００ＯＮ　（従来は約０
．４μ）の深さにありシ璽−トチャネル効果を極めて有
効に防止することが出来た。

以上に述べた如く本発明によれば、集積密度を損うこと
なく浅い接合深さＸｊによってシ冒−トチャネル効果を
防止しつつ、しかも低い層抵抗のソース・ドレイン及び
配線領域を形成することが出来、又ゲートポリシリコン
の抵抗も下げることが出来るので入力や出力信号の遅嬌
を防ぐことがで！、又、ｙ−フェスプレークタウン電圧
も上昇させることが出来るようＫなる。

しかも、メタルをはり付けるためにマスク工程を一重項
やすとマスク合わせ余裕を取るためにその分集積度が低
下するが本発明によれば、ソース・ドレイン上のメタル
をゲート電極表面上のメタルと互に自己整合して形成し
ているので高集積密度化に好適である（０．７〜１μ有
利）。又、折角低抵抗層化にし九にもかかわらずマスク
合わせずれにより抵抗値が変わりトランジスタ特性の制
御が困難になることもない。

次に縞３図（Ｊｌ）〜（ｅ）に従い本発明の第２の実施
例について貌明する。

先ず例えばＰｉ１シリコン基板（３０１）上、フィール
ド酸化膜（３０２）　、ゲート酸化膜（３０３）　、ゲ
ート電極（３０４）及びソース・ドレインと配線部（３
０５゜３０５．３０５　）　ｅｌｌｔＭ成ｆｂ、　ソｔ
Ｄ後全ＴｆｉニＣＶＤｆｂニよ抄８ｉ０．膜（３０６）
を約４０００人形成する０次に全面をＣＦ、とＨ，ガス
を用い九ＲＩＢでエツチングすることによりゲート電極
１ＩＩＩ１部にのみ８１０１膜（３０７）を残置させる
（第３図世））。

次に第１図世）で述べ九のと同じ工程を用いてＷ（３０
ｇ）の堆積を行うと、シリコンの露出され九表面にのみ
選択的にＷが堆積されるが、ゲート端部のＳｔＯ，膜（
３０７）上にもＷが形成される。これはソース・ドレイ
ン表面に形成されたＷとゲート電極上に形成されたＷと
がサーフェス・マイグレーシ冒ンによりゲート端部に残
し九ＳｔＯ，膜トに成長して、つながるものと解釈され
るが、詳しい原因社未だ明らかでない（第３図（Ｃ））
。

次に第１図（ｅ）〜（ｄ）で述べ九のと同様の工程によ
りプラズマ８ｉ０．膜（３０９）を全面に堆積し、段差
部側壁部のみ選択的に取り除き、次いでＷ＠をこの側壁
部の絶縁膜（３０７）上よりエツチング除去する（＃Ｉ
３図（ｄ））。

次にプラズマ８ｉ０．を除去し全面に８１０．膜及びＰ
２Ｏ属（３１０）を堆積しコンタクトホール（３１１）
　。

Ａ１配＠１（３１２）等を形成してＭＯ８）　？ンジス
タを完成する。

本実施例で行り九様に１ゲ一ト電極側壁部をあらかじめ
絶縁膜（３０７）で覆っておくと、ゲートとソース・ド
レインとの絶縁耐圧をよくすることが除去する際に、ゲ
ート電極を形成するポリシリコンが全くやられないなど
のメリットもある。

又Ａ＠イオン注入をこの側壁部の絶縁膜（３０７）形成
の前後で２１５行うことによ如ソース・ドレイン部とこ
の絶縁膜（３０７）下の部分で、ことなる値に設定せる
ことも可能であり、とくに後者の濃度をｌ　Ｘ　１０’
ａｃｓｔ−”以下とすると、ブレーク・ダウン電圧を着
るしく向上させることが出来る。

又、本実施例は、プラズマＳｔＯ，膜をとｂ除いてから
、バッジベージ嘗ン膜（３１０）をつけることを述べ九
が、これはもちろん第一の実施例の様に残し九ままでも
よいことは言うまでもない。

又、段差部でのエツチング速度のはやい膜としてプラズ
マ８ｉ０．の場合をのべ九がこれはスノシツタＳム０寥
でもプラズマナイトライド（８１ａＮ番）膜でもよい。

後にプラズマ・ナイトライド膜を用い九場合、第３図（
ｄ）の段階でナイトライド膜を除去する時、８ｉ０．膜
をほとんどエツチングすることなく、選択的にエツチン
グ除去できる。＃に表面平坦下の為ナイトライド膜をと
抄除きたいときは便利である。

又（３０７）としてナイトライド膜を用いて（３０９）
としてプラズマ５ｉｏ１膜でももちろんよい。

又金属としてはＷの場合についてのみ述べ九がたとえば
ＭｏＦ・とＨ！ガスを用いればＭｏに対しても全く同様
に応用できる。

又、本技術はれチャネルＭＯ８）ランジスタに隈らずＰ
、ＭＯ８他両者を同一ウエノ・−上に形成するいわゆる
ＣＭ０８にも用いられること社舊うまでもない。

又、ゲート電＠＠壁部からＷを除去するのは、何もすべ
てのトランジスタで行う必要はなく、選択的に行りても
よい。こうしてＷを除去せずに残し九ところではゲート
電極がソース・ドレインあるいは拡散層配線と電気的に
接続されるのでいわゆるダイレクトコンタクト（又はＢ
ｕｒｌ＆１Ｃｏｎｔａｃｔ　）の代用としても用いられ
る。

この方法は、ダイレクト・コンタクト上に設けたポリシ
リコンエツチングの際、基板シリコンがエツチングされ
る問題や、０ＭＯ８で特に問題となる。！ポリとＰ＋拡
散層あるいはＰ＋ポリとＮ＋拡数層などのダイレクト・
コンタクトも問題なしにとれるというメリットがある。

【図面の簡単な説明】

第１９１１（ａ）〜（０は本発明の第１の実施例を説明
する工１断面図、第２図は第１図（ｆ）の平面図、第３
図（Ｊｌ）〜（ｅ）は本発明の第２の実施例を説明する
工程断面図である。 図に於て １０１　、３０１・・・シリコン基板。 １０４　、３０４・・・ゲート電極用ポリシリコン。 １０６　、３０８・・・Ｗ（タングステン）膜。 １０７．３０９・・・プラズマ８量０．膜。 代理人　弁理士　則　近　憲　佑 他１名 第１図 竿　　２１￥１ １０

Claims (8)

【特許請求の範囲】
1. （１）シリコン基体上にゲート絶縁膜及び多結晶シリコ
   ンからなるゲート電極を形成する工程と、このゲート電
   極をマスクとしてソース−ドレイン及び配線領域に基体
   と反対導伝型の不純物をイオン注入する工程と、ゲート
   電極表面、ソース・ドレイン及び配線領域のシリコンの
   表面を少くとも一部露出する工程と、露出されたシリコ
   ン及び多結晶シリコン表面に金属膜を選択的に形成する
   工程と、段差部でのエツチング速度が平坦部でのエツチ
   ング速度に較べて速い第１の被膜を全面に形成する工１
   と、前記第１の膜をエツチングするととにより段差部に
   於いて第１の農を選択的に除去する工程と、残置され九
   第１の膜をマスクとし°て前記金属膜をエツチングする
   工程とからなることを％黴とする半導体装置の製造方法
   。
2. （２）第１の膜としてプラズマＣＶＤ法により形成し九
   ＳｔＯ，膜あるいはシリコン・ナイトライド膜のいずれ
   か少くとも一方を含む少くとも一層以上の膜であること
   を特徴とする特許 項記載の半導体装置の製造方法。
3. （３）ＪＩＩＩの膜としてスパッタリング法により形成
   した８１０，膜あるいはシリコン・ナイトライド膜の１
   項記載の半導体装置の製造方法。
4. （４）ゲート電極を形成する工程と前記金属膜を形成す
   る工程の間に、前記ゲート電極側ａｍを絶縁物で覆う工
   程を含むことを特徴とする前記特許請の ｄｍ第１項記載の牛４体装置の製造方法。
5. （５）電極側壁部を覆う絶縁物と前記票ｌの膜が異導体
   装置の製造方法。
6. （６）前記金１４ｊｌｌｉｗ．シリコンあるいは多結晶
   シリコン表面にのみ選択的に設ける方法としてＷＦ，と
   Ｈ！ガスを少くとも雷んだガスを用いたＣＶＤ法でメ製
   造方法。
7. （７）前記金属膜を、シリコンあるいは多結晶シリコン
   表面にのみ選択的に設ける方法としてＭｏＦ・とＨ，ガ
   スを少くとも含んだガスを用い九ＣＶＤ法で上進方法。
8. （８）金属膜をエツチングする工程に於て少くとも一部
   の金属膜をゲート電極側壁部に選択的に残置させること
   により、鋏装置させ九部分に於てゲート電極と、ソース
   拳ドレインあるいは／及び拡散層配−との電気的接触を
   とる如くしたことを特徴とする特許 置の製造方法。