JPS58171081A - 画像表示装置 - Google Patents
画像表示装置Info
- Publication number
- JPS58171081A JPS58171081A JP57054052A JP5405282A JPS58171081A JP S58171081 A JPS58171081 A JP S58171081A JP 57054052 A JP57054052 A JP 57054052A JP 5405282 A JP5405282 A JP 5405282A JP S58171081 A JPS58171081 A JP S58171081A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- image memory
- display
- cpu
- image
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、画像メモリと、ＣＰＵと、ＣＲＴディスプレ
イとを具有するｉｉ！ＩＩ像表示装置に関する。
イとを具有するｉｉ！ＩＩ像表示装置に関する。
テジタル画像メモリを持つ表示装禍においては、表示内
容の位置を修正、変更するためには、表示されたｉｍｉ
向上の１υ置を全て記憶しておき、前に曹いた内容を消
去した後、新しく書き込まなければならない。とくに、
動画像表示においては、情報襲は大振であり、かつ耽み
誉きのために高速に転送さねなければならないが、その
都度、ＣＰＵがその処理を負うのは効率的ではない。
容の位置を修正、変更するためには、表示されたｉｍｉ
向上の１υ置を全て記憶しておき、前に曹いた内容を消
去した後、新しく書き込まなければならない。とくに、
動画像表示においては、情報襲は大振であり、かつ耽み
誉きのために高速に転送さねなければならないが、その
都度、ＣＰＵがその処理を負うのは効率的ではない。
本発明の目的は、画像の位置を修正する場合などにお因
で、画像メモリとＣＰＵ間のデータ転送及び処理を軽減
することのできる、画像表示装置の捷供にある。この目
的は、画像メモリの読出し回路と、読出された表示内容
の消去に関するデータの演舞回路と、その演算結果に従
って、画像メモＩＪ Ｔｈ書き代える書き込み回路とが
付設され、こわら三者がＣＰＵと独立した同期信号発生
器により制御されることにより達成される。
で、画像メモリとＣＰＵ間のデータ転送及び処理を軽減
することのできる、画像表示装置の捷供にある。この目
的は、画像メモリの読出し回路と、読出された表示内容
の消去に関するデータの演舞回路と、その演算結果に従
って、画像メモＩＪ Ｔｈ書き代える書き込み回路とが
付設され、こわら三者がＣＰＵと独立した同期信号発生
器により制御されることにより達成される。
次に、本発明の好適な笑施例を図面について説明する。
第１図は、本発明の一実施例を示した概略構成ブロック
図であり、１ｏはＣＰ Ｕ、、１２はｃＲＴティスプレ
ィ、１４は書き込み回路、１６は胱出し回路、１８はテ
ジタル画像メモリ、２（）は同期信号発生器、２２はω
Ｃみ出し回路、２４は判定及び減算回路、２６は書き込
み回路である。なお、実線はデータの流れを示し、点Ｉ
ＩＭは同期信号の流れを示す。本発明によれば、先ず、
画像メモリ１８の各アドレスは、第２図に示すように、
少くとも表示内容のデータと、表示内容の消去、濃度変
化などの消去制御情報とを含んでおり、また別個によれ
ば、図示のように、第１ビツトヲ°消去不可ビツトとし
て解釈してもよい。図例では、各アドレス当りＮビット
を有している。このような構成のもとに、表示されるべ
き内容のデータと、同時にその消去に関する制御データ
とが、当初においては、ＣＰＵＩ（ｌにより、亡き込み
回路１４を介して画像ノモリ１８に書き込まれる。画面
上の表示に当っては、読出し回路１６により画像メモリ
１８が読み出してＣＲＴディスプレイ１２上に映さねる
。それと同時に、本発明では、読み出し回路２２が同期
信号に同期して、画像メモリ１８の内容を読出し、その
データは判定、減算回路２４へ転送される。ここで、判
定、減算回路２４は、表示内容を判定し、それがｒＯＪ
でなＡ場合は次に第１ビツトを判定し、つまり消去不可
ビットがｒＯＮＪでない限り、消去制御データをデクリ
メントして、その結果が「Ω」でない限り、同じ表示内
容及び減算後の消去制御情報を再び画像メモリ１８に書
き込む。なお、この場合、その演算結果に従って表示内
容を書き変えれば輝度、濃度などｆ変化させることもで
きる。消去制御データが演算の結果、（１）」になれば
、表示内Ｗｋ消去（クリア）にするように該データが書
き込み回路２６により書き込″１れる。従って、演算回
路２４と曹き込み回路２６とが動作している限り、ＣＰ
Ｕｌ０による画像変更に関するデータの書き込み、即わ
ち、データの転送処理は不要となる。
図であり、１ｏはＣＰ Ｕ、、１２はｃＲＴティスプレ
ィ、１４は書き込み回路、１６は胱出し回路、１８はテ
ジタル画像メモリ、２（）は同期信号発生器、２２はω
Ｃみ出し回路、２４は判定及び減算回路、２６は書き込
み回路である。なお、実線はデータの流れを示し、点Ｉ
ＩＭは同期信号の流れを示す。本発明によれば、先ず、
画像メモリ１８の各アドレスは、第２図に示すように、
少くとも表示内容のデータと、表示内容の消去、濃度変
化などの消去制御情報とを含んでおり、また別個によれ
ば、図示のように、第１ビツトヲ°消去不可ビツトとし
て解釈してもよい。図例では、各アドレス当りＮビット
を有している。このような構成のもとに、表示されるべ
き内容のデータと、同時にその消去に関する制御データ
とが、当初においては、ＣＰＵＩ（ｌにより、亡き込み
回路１４を介して画像ノモリ１８に書き込まれる。画面
上の表示に当っては、読出し回路１６により画像メモリ
１８が読み出してＣＲＴディスプレイ１２上に映さねる
。それと同時に、本発明では、読み出し回路２２が同期
信号に同期して、画像メモリ１８の内容を読出し、その
データは判定、減算回路２４へ転送される。ここで、判
定、減算回路２４は、表示内容を判定し、それがｒＯＪ
でなＡ場合は次に第１ビツトを判定し、つまり消去不可
ビットがｒＯＮＪでない限り、消去制御データをデクリ
メントして、その結果が「Ω」でない限り、同じ表示内
容及び減算後の消去制御情報を再び画像メモリ１８に書
き込む。なお、この場合、その演算結果に従って表示内
容を書き変えれば輝度、濃度などｆ変化させることもで
きる。消去制御データが演算の結果、（１）」になれば
、表示内Ｗｋ消去（クリア）にするように該データが書
き込み回路２６により書き込″１れる。従って、演算回
路２４と曹き込み回路２６とが動作している限り、ＣＰ
Ｕｌ０による画像変更に関するデータの書き込み、即わ
ち、データの転送処理は不要となる。
なお、前記の減算は、同期信号に同期して行わねるので
、消去制御データをもとにして、表示画面上から消去さ
れるまでの時間をＣＰ Ｕ １０に、Ｃクプリセットし
ておくことも可能となる。画面の消去が必要でない場合
には、消去不可ビットをｒＯＮＪにしておけばよい。
、消去制御データをもとにして、表示画面上から消去さ
れるまでの時間をＣＰ Ｕ １０に、Ｃクプリセットし
ておくことも可能となる。画面の消去が必要でない場合
には、消去不可ビットをｒＯＮＪにしておけばよい。
さらに、消去制御データにより、表示内容データを一定
値づつ減算或いは一定値で除算等を行えば、残像効果等
を有する表示装置が実現でき、その残像時間もＣＰ Ｕ
１（ｌからデータを設定することによジ制御可能であ
る。
値づつ減算或いは一定値で除算等を行えば、残像効果等
を有する表示装置が実現でき、その残像時間もＣＰ Ｕ
１（ｌからデータを設定することによジ制御可能であ
る。
第１図は、本発明の一実施例を示した概略構成ブロック
図であり、第２図は本発明による画像メモリのフォーマ
ット例である。 １０はＣＰＵ、１２はＣＲＴディスプレイ、１８は画像
メモリ、２０は同期信号発生器、Ｘ２２は読み出し回路
、２４はヅ演算回路、２６は書き込み回路である。 特許出願人 株式会社 高滓製作所 第ｊ図 第２図
図であり、第２図は本発明による画像メモリのフォーマ
ット例である。 １０はＣＰＵ、１２はＣＲＴディスプレイ、１８は画像
メモリ、２０は同期信号発生器、Ｘ２２は読み出し回路
、２４はヅ演算回路、２６は書き込み回路である。 特許出願人 株式会社 高滓製作所 第ｊ図 第２図
Claims (1)
- 表示内容とその消去制御とに関するそれぞねのデータを
保持する画像メモリと、ＣＰＵと、ＣＲＴ’ナイスプレ
イとを具有し、画１家メそりの訟出し回路、読出された
消去制御データの演算回路、及び演算結果に従って画像
メモＩＪ ’ｒ書き代える書き込み回路が付設され、こ
れら三者が１つの同期信号発生器にエリ制御されている
ことを特徴とする、画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054052A JPS58171081A (ja) | 1982-03-31 | 1982-03-31 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054052A JPS58171081A (ja) | 1982-03-31 | 1982-03-31 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171081A true JPS58171081A (ja) | 1983-10-07 |
| JPH0358120B2 JPH0358120B2 (ja) | 1991-09-04 |
Family
ID=12959833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054052A Granted JPS58171081A (ja) | 1982-03-31 | 1982-03-31 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171081A (ja) |
-
1982
- 1982-03-31 JP JP57054052A patent/JPS58171081A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358120B2 (ja) | 1991-09-04 |
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